JP4608235B2 - 半導体記憶装置及び半導体記憶システム - Google Patents

Description

本発明は、半導体記憶装置及び半導体記憶システムに関する。

ランダムアクセスが可能な代表的な半導体記憶装置としては、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：スタティック・ランダム・アクセス・メモリ）及びＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ダイナミック・ランダム・アクセス・メモリ）がある。

このうちＳＲＡＭは、ＤＲＡＭと比較すると、一般に高速動作が可能である。さらに、ＳＲＡＭの場合、電源を供給してアドレス信号を入力すれば、そのアドレス信号の変化を捉えて内部の順序回路が動作し、読み出しあるいは書き込みが行われる。つまり、ＳＲＡＭは単純な入力信号波形を与えるだけで動作するため、ＤＲＡＭに比べて動作制御が容易である。

加えて、ＳＲＡＭは、ＤＲＡＭとは異なり、メモリセルに記憶されたデータを保持し続けるためのリフレッシュ動作を行うことは不要であり、このようにリフレッシュ動作を必要としないため、スタンバイ状態における消費電力が小さいという利点を有している。

このような利点のためにＳＲＡＭは種々の分野において用いられているが、ＳＲＡＭは一般にメモリセル１個当たり６個のトランジスタを必要とするため、ＤＲＡＭと比較するとチップサイズが大きく、かつ、製造コストが高いという欠点がある。

他方、ＤＲＡＭのメモリセルは１個のトランジスタと１個のキャパシタとで構成することができるため、小さなチップサイズで大容量化を図ることが比較的容易である。従って、同じ記憶容量の半導体記憶装置をつくる場合、ＤＲＡＭの方がＳＲＡＭよりも製造コストは低い。

しかしながら、ＤＲＡＭは、アドレス信号として行アドレス信号及び列アドレス信号を２回に分けて別々に与え、これらアドレス信号の取り込みタイミングを規定する信号としてＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ：行アドレスストローブ）信号及びＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ：列アドレスストローブ）信号を必要とすること、定期的にメモリセルをリフレッシュするための制御が必要になることから、ＳＲＡＭと比較して、タイミング制御が複雑になる。しかも、このようにリフレッシュ動作を行う必要があるために、ＤＲＡＭには、ＳＲＡＭと比べて消費電流が大きいという問題もある。

つまり、半導体記憶装置としては、取り扱いの簡単さや消費電力の少なさを考えるとＳＲＡＭが適しているが、容量の大きさの観点からはＤＲＡＭが適している。

そのような事情のもと、従来、携帯電話装置その他の携帯機器に使われている半導体記憶装置としてはＳＲＡＭが主流であった。これは、これまでの携帯電話装置は簡単な機能しか有していなかったため大容量の半導体記憶装置は必要なかったこと、ＤＲＡＭと比較してＳＲＡＭはタイミング制御が容易であること、ＳＲＡＭはスタンバイ電流が小さく消費電力が小さいこと、などが理由である。

ところが、近年の携帯電話装置は、電子メールの送受信やウェブへのアクセスなどの種々の高度な機能が要求されるようになっており、必要な記憶容量も飛躍的に増加しつつある。

このため、携帯電話装置に代表される携帯機器に搭載される半導体記憶装置としては、ＤＲＡＭ並に大容量であることが必要になってきている。無論、携帯電話装置その他の携帯機器は小型かつ軽量であることが要求されるため、大型化及び重量化は避けなければならない。

よって、これからの携帯機器に使用される半導体記憶装置としては、ＳＲＡＭ及びＤＲＡＭの双方の長所を有する半導体記憶装置が最も望ましい。

このような観点から、従来のＳＲＡＭよりも小型のメモリセルを使用し、外部から見たときにＳＲＡＭとほぼ同じ仕様を有する擬似ＳＲＡＭと呼ばれるものが提案されている。

擬似ＳＲＡＭは、ＤＲＡＭとは異なり、アドレス信号を行アドレス信号及び列アドレス信号に分けて別々に与える必要はなく、そのためにＲＡＳ信号やＣＡＳ信号などのタイミング信号も必要としない。擬似ＳＲＡＭでは、通常のＳＲＡＭと同様に、アドレス信号を一度与えるだけでよく、クロック同期型の半導体記憶装置のクロックに相当するチップイネーブル信号をトリガとしてアドレス信号を内部に取り込み、読み出しまたは書き込みを行っている。

ただし、擬似ＳＲＡＭは、通常のＳＲＡＭとは異なり、メモリセルのリフレッシュ動作が必要である。

このような擬似ＳＲＡＭとして、現在、同期式ＭＳＲＡＭ（Ｍｏｂｉｌｅ ＳＲＡＭ）と２Ｔ−ＰＳＲＡＭ（Ｄｕａｌ Ｐｏｒｔ ＤＲＡＭ）の２つの形式のものが知られている。

このうち同期式ＭＳＲＡＭは、単位セルを一つのトランジスタと一つのキャパシタとで構成し、かつ、ＳＲＡＭインターフェースを備えるメモリである。

他方、２Ｔ−ＰＳＲＡＭは、単位セルを二つのトランジスタと一つのキャパシタとで構成し、かつ、ＳＲＡＭインターフェースを備えるメモリである。

これら２Ｔ−ＰＳＲＡＭと同期式ＭＳＲＡＭに共通することは、いずれも動作が外部クロック信号に同期して実行されることと、セル構成がダイナミックメモリであるため、リフレッシュが必要なことである。

なお、リフレッシュ動作は、リフレッシュ用に専用のワード線、すなわちリフレッシュワードを立ち上げて行う。

ここで、擬似ＳＲＡＭにおけるリフレッシュ動作は、内部で発生するリフレッシュ用パルスをトリガとして行われる。

このリフレッシュ用パルスは、通常時には、外部から一定周期で入力される外部クロック信号により規定されるタイミングで発生される。

具体的には、擬似ＳＲＡＭは、例えば、外部クロック信号とは桁違いに長い一定周期でクロック信号を発生する内部クロック発生回路を備える。そして、通常時には、内部クロック発生回路により発生される内部クロック信号の発生周期で外部クロック信号を選択し、該選択した外部クロック信号をトリガとしてリフレッシュ用パルスを発生し、該リフレッシュ用パルスを用いてリフレッシュ動作を行う。

なお、このような通常時におけるリフレッシュを、以下では定時リフレッシュという。

ここで、図１４及び図１５を参照して、擬似ＳＲＡＭにおける定時リフレッシュ動作を説明する。

このうち図１４は、同期式ＭＳＲＡＭにおける定時リフレッシュのタイミングを示す信号波形図であり、図１５は、２Ｔ−ＰＳＲＡＭにおける定時リフレッシュのタイミングを示す信号波形図である。

図１４に示すように、同期式ＭＳＲＡＭにおいては、リフレッシュワードと、リード／ライト動作用のワード線であるノーマルワードとで、立ち上がっているタイミングが相互に重複しないように、ノーマルワードとリフレッシュワードとを交互に立ち上げるようになっている。

これは、ノーマルワードとリフレッシュワードとで立ち上がっているタイミングが相互に重複してしまうと（すなわち、ワード線のマルチ選択が発生してしまうと）、セル記憶データが破壊されてしまうためである。

或いは、ノーマルワードとリフレッシュワードとのうち何れか一方のみを選択可能に構成された同期式ＭＳＲＡＭの場合には、例えば、ノーマルワードを駆動してリストア動作を行っている最中にリフレッシュワードが駆動されてしまうと、リストア動作が強制的に中断されてしまい、やはり、セル記憶データ破壊が発生してしまうためである。

つまり、同期式ＭＳＲＡＭにおける通常時のリフレッシュ動作のタイミングは、セル記憶データが破壊されないようなタイミングに制御されている。

他方、２Ｔ−ＰＳＲＡＭは、デュアルポートの構成であるため、一方のポートではリフレッシュ動作（リフレッシュワードの立ち上げ）を行いながら、他方のポートではリード／ライト動作（ノーマルワードの立ち上げ）を行うというように、リフレッシュ動作とリード／ライト動作とを並行して行うことにより制御時間を短縮できるという特徴がある。

ところで、ビット線を介したデータ読み出しに際しては、ビット線の電位と、リファレンス電位との比較動作を行うが、この比較動作においては微少な電位差を判定（以下、センス動作という）する。従って、相互に隣接したビット線の一方がこのようなセンス動作に供されているタイミングで、その隣のビット線において急激な電位変化を生じると、クロストークによるノイズの影響でセンス動作に不具合を生じ、その結果としてノーマル動作側のセル記憶データが破壊されてしまうことがある。つまり、２Ｔ−ＰＳＲＡＭの場合、リフレッシュ動作と、リード／ライト動作とが、相互に僅かにずれたタイミングで実行されてしまうと、このような問題を生じてしまう。

そのため、２Ｔ−ＰＳＲＡＭにおいては、図１５に示すように、ノーマルワードとリフレッシュワードとで、立ち上がっているタイミングが相互に一致するように、ノーマルワードとリフレッシュワードとを同時に立ち上げるようになっており、これにより、上記のような制御時間の短縮と、上記のような繊細なセンス動作とを両立している。

つまり、２Ｔ−ＰＳＲＡＭにおいても、通常時（通常状態時）のリフレッシュ動作のタイミングは、セル記憶データが破壊されないようなタイミングに制御されている。

次に、擬似ＳＲＡＭにおける通常時以外の状態時におけるリフレッシュ動作について説明する。

ここで、“通常時以外の状態時（以下、特別状態時）”としては、例えば、以下に説明する４つの状態（モード）がある。

（１）スリープモード（ＺＺモード）
スリープモード（スリープ状態）とは、外部クロック信号が半導体記憶装置に入力されない状態である。

（２）ストップＣＬＫモード
ストップＣＬＫモード（ストップＣＬＫ状態）とは、一時的に、外部クロック信号ＣＬＫが駆動されていない状態をさす。

（３）ＣＬＫ非選択モード
ＣＬＫ非選択モード（ＣＬＫ非選択状態）とは、外部クロック信号ＣＬＫが半導体記憶装置に導入されても、該外部クロック信号ＣＬＫをクロックイネーブル信号ＣＫＥにより非選択とする状態を指す。

（４）ロングサイクルモード（Ｌｏｎｇ Ｃｙｃｌｅ Ｍｏｄｅ）
ロングサイクルモード（ロングサイクル状態）とは、外部クロック信号ＣＬＫがある一定の周波数以下になっている状態、つまり、外部クロック信号ＣＬＫが半導体記憶装置に導入される１サイクルの時間が極めて長い状態を指す。

従って、このうち（１）〜（３）の状態時には、半導体記憶装置では、外部クロック信号を用いることができない。また、（４）の状態時には、十分な頻度で外部クロック信号を用いることができない。

このため、擬似ＳＲＡＭにおいて、これら（１）〜（４）の特別状態時には、内部クロックをリフレッシュの要求信号とし、該要求信号に基づきリフレッシュ用パルスを発生し、リフレッシュ動作（強制リフレッシュという）を行うようになっている。

なお、以上のような擬似ＳＲＡＭのうち、同期式ＭＳＲＡＭの一例は特許文献１に記載され、２Ｔ−ＰＳＲＡＭの一例は特許文献２に記載されている。
特許第３３６７５１９号公報 特開２００１−２１００７４号公報（図２）

ところで、上記の擬似ＳＲＡＭにおいて、上記の（１）〜（４）の何れかの特別状態から通常状態に復帰し、再び半導体記憶装置が外部クロック信号を使用可能な状態（或いは十分な頻度で使用可能な状態）となると、ノーマルワードは再び外部クロック信号ＣＬＫをトリガーとして駆動され始める。

ここで、外部クロック信号と内部クロック信号とは相互に非同期なタイミングで発生する。

また、通常状態時におけるノーマルワードは、リフレッシュワードと同一の外部クロック信号ＣＬＫをトリガとして立ち上がるだけでなく、リフレッシュ動作と関連のないその他の任意のタイミングでも、リード／ライト動作の指令があれば立ち上がる。

このため、擬似ＳＲＡＭにおいては、特別状態から通常状態への復帰直後に以下のような問題を生じる可能性がある。

すなわち、図１６に示すように、特別状態から通常状態への復帰直前に発生した強制リフレッシュの要求信号に基づくリフレッシュワードの立ち上がり期間（リフレッシュ動作の実行期間）は、復帰直後の外部クロック信号に基づくノーマルワードの立ち上がり期間（リード／ライト動作の実行期間）と重複したり、或いは、相互に僅かにずれたタイミングとなってしまう可能性がある。

このため、同期式ＭＳＲＡＭの場合には、特別状態から通常状態への復帰直後においては、上記のようなワード線マルチ選択或いはリストア動作の中断という誤動作が生じる可能性がある。

他方、２Ｔ−ＰＳＲＡＭの場合には、特別状態から通常状態への復帰直後においては、上記のようなセンス動作の不具合という誤動作を生じる可能性がある。

要するに、同期式ＭＳＲＡＭ或いは２Ｔ−ＰＳＲＡＭのような擬似ＳＲＡＭにおいては、リフレッシュ動作とリード／ライト動作とが相互干渉してしまうようなタイミングで、これらリフレッシュ動作とリード／ライト動作とが実行されてしまうことによる誤動作を生じる可能性があった。

本発明は、上記のような問題点を解決するためになされたもので、スリープ状態等の特別状態が終了して外部クロック信号を使用可能となった直後における上記相互干渉を防止することが可能な半導体記憶装置及び半導体記憶システムを提供することを目的とする。

そこで、本発明の半導体記憶装置は、リフレッシュ動作が必要なメモリセルを備える半導体記憶装置において、前記メモリセルに対するリード／ライト動作は、当該半導体記憶装置の外部から外部クロック信号が入力される通常状態時にのみ、該外部クロック信号により規定されるタイミングで行うように構成されているとともに、前記通常状態時に生じたトリガに基づく前記リフレッシュ動作は、前記外部クロック信号により規定されるタイミングで、且つ、該リフレッシュ動作が前記リード／ライト動作と相互干渉しないタイミングで行う一方で、前記外部クロック信号が当該半導体記憶装置に入力されない特別状態時に生じたトリガに基づく前記リフレッシュ動作は、当該半導体記憶装置の内部で発生される内部クロック信号により規定されるタイミングで行うように構成され、前記特別状態から前記通常状態への切り替わり後に当該半導体記憶装置へ入力される外部クロック信号のうち、最初の少なくとも１クロックにより規定されるタイミングでは前記リード／ライト動作を行わないように、当該外部クロックを少なくとも１クロック分以上遅延させて出力する外部クロック信号遅延手段と、前記外部クロック信号遅延手段からの外部クロック信号により規定されるタイミングで、前記リード／ライト動作のトリガとしてのリード／ライト用パルスを発生するリード／ライト用パルス発生手段と、を備えることを特徴とする。

本発明の半導体記憶装置においては、前記内部クロック信号を所定周期で発生し、該内部クロック信号を前記リフレッシュ動作の第１の要求信号として出力する第１の要求信号出力手段と、前記内部クロック信号と同周期の内部クロック同周期信号を出力する内部クロック同周期信号出力手段と、前記内部クロック同周期信号出力手段からの内部クロック同周期信号と、当該半導体記憶装置に入力される外部クロック信号と、を入力とし、該入力される外部クロック信号のうち、内部クロック同周期信号が入力されているタイミングで入力された外部クロック信号のみを前記リフレッシュ動作の第２の要求信号として出力する第２の要求信号出力手段と、前記第２の要求信号出力手段からの第２の要求信号と、前記第１の要求信号出力手段からの第１の要求信号と、を入力とし、前記特別状態時にはこのうち第１の要求信号を出力する一方で、前記通常状態時には第２の要求信号を出力する要求信号選択的出力手段と、前記要求信号選択的出力手段から出力される要求信号により規定されるタイミングで、前記リフレッシュ動作のトリガとしてのリフレッシュ用パルスを発生するリフレッシュ用パルス発生手段と、を備えることが好ましい。

なお、本発明の半導体記憶装置において、前記特別状態は、例えば、スリープ状態である。

本発明の半導体記憶装置は、リフレッシュ動作が必要なメモリセルを備える半導体記憶装置において、前記メモリセルに対するリード／ライト動作は、当該半導体記憶装置の外部から入力される外部クロック信号の周波数が一定以上である通常状態時にのみ、該外部クロック信号により規定されるタイミングで行うように構成されているとともに、前記通常状態時に生じたトリガに基づく前記リフレッシュ動作は、前記外部クロック信号により規定されるタイミングで、且つ、該リフレッシュ動作が前記リード／ライト動作と相互干渉しないタイミングで行う一方で、当該半導体記憶装置に入力される前記外部クロック信号の周波数が一定未満である特別状態時に生じたトリガに基づく前記リフレッシュ動作は、当該半導体記憶装置の内部で発生される内部クロック信号により規定されるタイミングで行うように構成され、当該半導体記憶装置は、前記外部クロック信号の周波数を感知し、当該周波数が一定以上であるか否かに基づいて前記特別状態及び前記通常状態のうち何れの状態であるかを判定する周波数感知回路と、前記周波数感知回路が前記特別状態から前記通常状態に切り替わったと判定した場合は、前記外部クロックによって規定されたタイミングであって前記リード／ライト動作を実行するタイミングを遅延させる遅延回路と、を備えることを特徴とする。

本発明の半導体記憶装置においては、前記内部クロック信号を所定周期で発生し、該内部クロック信号を前記リフレッシュ動作の第１の要求信号として出力する第１の要求信号出力手段と、前記内部クロック信号と同周期の内部クロック同周期信号を出力する内部クロック同周期信号出力手段と、前記内部クロック同周期信号出力手段からの内部クロック同周期信号と、当該半導体記憶装置に入力される外部クロック信号と、を入力とし、該入力される外部クロック信号のうち、内部クロック同周期信号が入力されているタイミングで入力された外部クロック信号のみを前記リフレッシュ動作の第２の要求信号として出力する第２の要求信号出力手段と、前記第２の要求信号出力手段からの第２の要求信号と、前記第１の要求信号出力手段からの第１の要求信号と、を入力とし、前記特別状態時にはこのうち第１の要求信号を出力する一方で、前記通常状態時には第２の要求信号を出力する要求信号選択的出力手段と、前記要求信号選択的出力手段から出力される要求信号により規定されるタイミングで、前記リフレッシュ動作のトリガとしてのリフレッシュ用パルスを発生するリフレッシュ用パルス発生手段と、を備えることが好ましい。

本発明の半導体記憶装置は、リフレッシュ動作が必要なメモリセルを備える半導体記憶装置において、前記メモリセルに対するリード／ライト動作は、当該半導体記憶装置の外部から入力される外部クロック信号により規定されるタイミングで、当該半導体記憶装置におけるリード／ライト動作が許可された通常状態時にのみ行うように構成されているとともに、前記通常状態時に生じたトリガに基づく前記リフレッシュ動作は、前記外部クロック信号により規定されるタイミングで、且つ、該リフレッシュ動作が前記リード／ライト動作と相互干渉しないタイミングで行う一方で、当該半導体記憶装置におけるリード／ライト動作が許可されていない特別状態時に生じたトリガに基づく前記リフレッシュ動作は、当該半導体記憶装置の内部で発生される内部クロック信号により規定されるタイミングで行うように構成され、当該半導体記憶装置は、前記特別状態から前記通常状態へ切り替わる際に、前記内部クロックが前記リフレッシュ動作のために出力されているか否かを判定する判定回路と、前記判定回路によって前記内部クロックが前記リフレッシュ動作のために出力されていると判定された場合は、前記外部クロックによって規定されたタイミングであって前記リード／ライト動作を実行するタイミングを遅延させる遅延回路と、を備えることを特徴とする。

本発明の半導体記憶装置においては、前記相互干渉判定手段は、前記特別状態から前記通常状態への切り替わりのタイミングにおける前記内部クロック信号の有無を判定し、前記遅延手段は、前記相互干渉判定手段により内部クロック信号が存在していると判定された場合に、前記リード／ライト動作の実行タイミングを遅延させることが好ましい。

本発明の半導体記憶装置においては、前記内部クロック信号を所定周期で発生し、該内部クロック信号を前記リフレッシュ動作の第１の要求信号として出力する第１の要求信号出力手段と、前記内部クロック信号と同周期の内部クロック同周期信号を出力する内部クロック同周期信号出力手段と、前記内部クロック同周期信号出力手段からの内部クロック同周期信号と、当該半導体記憶装置に入力される外部クロック信号と、を入力とし、該入力される外部クロック信号のうち、内部クロック同周期信号が入力されているタイミングで入力された外部クロック信号のみを前記リフレッシュ動作の第２の要求信号として出力する第２の要求信号出力手段と、前記第２の要求信号出力手段からの第２の要求信号と、前記第１の要求信号出力手段からの第１の要求信号と、を入力とし、前記特別状態時にはこのうち第１の要求信号を出力する一方で、前記通常状態時には第２の要求信号を出力する要求信号選択的出力手段と、前記要求信号選択的出力手段から出力される要求信号により規定されるタイミングで、前記リフレッシュ動作のトリガとしてのリフレッシュ用パルスを発生するリフレッシュ用パルス発生手段と、を備えることが好ましい。

本発明の半導体記憶装置は、リフレッシュ動作が必要なメモリセルを備える半導体記憶装置において、前記メモリセルに対するリード／ライト動作は、当該半導体記憶装置の外部から入力される外部クロック信号により規定されるタイミングで、前記リード／ライト動作への外部クロック信号の使用が許可された通常状態時にのみ行うように構成され、前記通常状態時に生じたトリガに基づく前記リフレッシュ動作は、前記外部クロック信号により規定されるタイミングで、且つ、該リフレッシュ動作が前記リード／ライト動作と相互干渉しないタイミングで行う一方で、前記リード／ライト動作への外部クロック信号の使用が許可されていない特別状態時に生じたトリガに基づく前記リフレッシュ動作も、前記外部クロック信号により規定されるタイミングで行うように構成されているとともに、前記特別状態時における前記リフレッシュ動作は、当該リフレッシュ動作のタイミングを規定する外部クロック信号に対して次周期の外部クロック信号が入力される以前に終了させるように構成されていることを特徴としている。

また、本発明の半導体記憶装置は、例えば、同期式ＭＳＲＡＭであり、前記通常状態時における前記リフレッシュ動作は、前記リード／ライト動作と相互干渉しないように、該リード／ライト動作とは実行期間をずらして行うことを好ましい一例とする。

この場合、前記相互干渉は、前記リフレッシュ動作と前記リード／ライト動作との実行期間が重複してしまうことにより発生する。

また、本発明の半導体記憶装置は、例えば、２Ｔ−ＰＳＲＡＭであり、前記通常状態時における前記リフレッシュ動作は、前記リード／ライト動作と相互干渉しないように、該リード／ライト動作と相互に一致する実行期間に行うことを好ましい一例とする。

この場合、前記相互干渉は、前記リフレッシュ動作と前記リード／ライト動作とが、相互に僅かにずれた実行期間で行われてしまうことにより発生する。

また、本発明の半導体記憶システムは、リフレッシュ動作が必要なメモリセルを備える半導体記憶装置と、
通常状態時には前記半導体記憶装置に外部クロック信号を入力する一方で、前記通常状態以外の特別状態時には、前記半導体記憶装置への外部クロック信号の入力を停止するように構成された外部クロック信号入力手段と、を備える半導体記憶システムにおいて、前記半導体記憶装置は、前記メモリセルに対するリード／ライト動作は、当該半導体記憶装置の外部から外部クロック信号が入力される通常状態時にのみ、該外部クロック信号により規定されるタイミングで行うように構成されているとともに、前記通常状態時に生じたトリガに基づく前記リフレッシュ動作は、前記外部クロック信号により規定されるタイミングで、且つ、該リフレッシュ動作が前記リード／ライト動作と相互干渉しないタイミングで行う一方で、前記特別状態時に生じたトリガに基づく前記リフレッシュ動作は、当該半導体記憶装置の内部で発生される内部クロック信号により規定されるタイミングで行うように構成され、前記外部クロック信号入力手段は、前記特別状態から前記通常状態に切り替わった場合には、該切り替わりのタイミングから所定の待機時間が経過してから、前記半導体記憶装置への前記外部クロック信号の入力を再開することを特徴としている。

本発明の半導体記憶システムにおいて、前記特別状態は、例えば、スリープ状態である。

本発明の半導体記憶システムにおいては、前記半導体記憶装置は、前記内部クロック信号を所定周期で発生し、該内部クロック信号を前記リフレッシュ動作の第１の要求信号として出力する第１の要求信号出力手段と、前記内部クロック信号と同周期の内部クロック同周期信号を出力する内部クロック同周期信号出力手段と、前記内部クロック同周期信号出力手段からの内部クロック同周期信号と、当該半導体記憶装置に入力される外部クロック信号と、を入力とし、該入力される外部クロック信号のうち、内部クロック同周期信号が入力されているタイミングで入力された外部クロック信号のみを前記リフレッシュ動作の第２の要求信号として出力する第２の要求信号出力手段と、前記第２の要求信号出力手段からの第２の要求信号と、前記第１の要求信号出力手段からの第１の要求信号と、を入力とし、前記特別状態時にはこのうち第１の要求信号を出力する一方で、前記通常状態時には第２の要求信号を出力する要求信号選択的出力手段と、前記要求信号選択的出力手段から出力される要求信号により規定されるタイミングで、前記リフレッシュ動作のトリガとしてのリフレッシュ用パルスを発生するリフレッシュ用パルス発生手段と、を備えることが好ましい。

本発明の半導体記憶システムにおいては、前記待機時間は、前記リフレッシュ用パルスの１パルス分よりも長い時間に設定されていることが好ましい。

本発明の半導体記憶システムにおいては、前記半導体記憶装置の前記要求信号選択的出力手段は、更に、前記特別状態であるか前記通常状態であるかの判別に用いられる状態判別信号を入力とし、前記状態判別信号を用いて前記通常状態であると判別される場合には前記第２の要求信号を選択して出力する一方で、前記状態判別信号を用いて前記特別状態であると判別される場合には前記第１の要求信号を選択して出力するように構成されていることが好ましい。

本発明によれば、スリープ状態等の特別状態が終了して外部クロック信号を使用可能となった直後における上記相互干渉を防止することが可能となる。

〔第１の実施形態〕
図１は、本発明の第１の実施形態に係る半導体記憶装置１０を示すブロック図である。

本実施形態に係る半導体記憶装置１０は、例えば、同期式ＭＳＲＡＭ、２Ｔ−ＰＳＲＡＭ、或いはその他の擬似ＳＲＡＭであり、リフレッシュを必要とするメモリセル（図示略）を備えている。

この半導体記憶装置１０は、メモリセルに対するリード／ライト動作は、当該半導体記憶装置１０の外部から外部クロック信号ＣＬＫが入力されるアクティブ状態時（通常状態時）にのみ、該外部クロック信号ＣＬＫにより規定されるタイミングで行うように構成されている。

また、アクティブ状態時に生じたトリガに基づくリフレッシュ動作は、外部クロック信号ＣＬＫにより規定されるタイミングで、且つ、該リフレッシュ動作がリード／ライト動作と相互干渉しないタイミングで行うように、半導体記憶装置１０は構成されている。

ここでいう相互干渉とは、半導体記憶装置１０が同期式ＭＳＲＡＭである場合、リフレッシュ動作とリード／ライト動作との実行期間が重複してしまうことにより発生する問題である。そして、該相互干渉が発生すると、ワード線マルチ選択或いはリストア動作の中断という誤動作を生じてしまう。このため、半導体記憶装置１０が同期式ＭＳＲＡＭの場合、アクティブ状態時におけるリフレッシュ動作は、リード／ライト動作と相互干渉しないように、該リード／ライト動作とは実行期間をずらして行う。

他方、半導体記憶装置１０が２Ｔ−ＰＳＲＡＭである場合の上記相互干渉は、リフレッシュ動作とリード／ライト動作とが、相互に僅かにずれた実行期間で行われてしまうことにより発生する問題である。そして、該相互干渉が発生すると、センス動作の不具合という誤動作を生じてしまう。このため、半導体記憶装置１０が２Ｔ−ＰＳＲＡＭの場合、アクティブ状態時におけるリフレッシュ動作は、リード／ライト動作と相互干渉しないように、該リード／ライト動作と相互に一致する実行期間に行う。

また、外部クロック信号ＣＬＫが半導体記憶装置１０に入力されないスリープ状態時（特別状態時）に生じたトリガに基づくリフレッシュ動作は、当該半導体記憶装置１０の内部で発生される内部クロック信号により規定されるタイミングで行うように、半導体記憶装置１０は構成されている。

なお、外部クロック信号ＣＬＫにより規定されるタイミングで行うリフレッシュを定時リフレッシュといい、内部クロック信号により規定されるタイミングで行うリフレッシュを強制リフレッシュという。

本実施形態に係る半導体記憶装置１０は、スリープ状態からアクティブ状態への切り替わり（復帰）後に半導体記憶装置１０へ入力される外部クロック信号ＣＬＫのうち、最初の少なくとも１クロックにより規定されるタイミングではリード／ライト動作を行わないように構成され、このように構成したことにより、スリープ状態からアクティブ状態に復帰した（切り替わった）直後におけるリード／ライト動作とリフレッシュ動作との相互干渉を回避可能となっている。

本実施形態は、ＺＺモードから復帰したときの対策を示すものである。

図１に示すように、本実施形態に係る半導体記憶装置１０は、レジスタ（状態判別信号遅延手段）２と、ＡＮＤ回路（外部クロック信号出力手段）３と、リフレッシュタイマー回路（第１の要求信号出力手段、内部クロック同周期信号出力手段）４と、定時リフレッシュ要求信号発生回路（第２の要求信号出力手段）５と、インバータ６と、マルチプレクサ（要求信号選択的出力手段）７と、リフレッシュ用パルス発生回路（リフレッシュ用パルス発生手段）８と、リードライド用パルス発生回路（リード／ライトパルス発生手段）９と、を備えている。

なお、半導体記憶装置１０は、従来周知の擬似ＳＲＡＭと同様に、複数のメモリセル、ノーマルワード線、リフレッシュワード線及びその他の図示しない構成を備えているが、それら図示しない各構成要素は、従来の半導体記憶装置と同様であるため、その説明を省略する。

図１に示すように、半導体記憶装置１０には、図示しない外部クロック信号入力手段から外部クロック信号ＣＬＫが入力される一方で、スリープレベル信号（ＺＺ信号）の反転信号（以下、ＺＺインバース信号）が図示しないスリープレベル信号入力手段から入力されるようになっている。

ここで、ＺＺインバース信号は、ハイがアクティブ状態に、ローがスリープ状態に、それぞれ対応する。逆に、ＺＺ信号は、ローがアクティブ状態に、ハイがスリープ状態に、それぞれ対応する。これらＺＺ信号及びＺＺインバース信号は、何れも、スリープ状態（特別状態）であるかアクティブ状態（通常状態）であるかの判別に用いられる状態判別信号である。

また、外部クロック信号ＣＬＫは、一定周期のクロック信号であり、例えば、アクティブ状態時、すなわちＺＺインバース信号がハイの状態時にのみ半導体記憶装置１０に入力されるようになっている。

半導体記憶装置１０のレジスタ（状態判別信号遅延手段）２は、外部クロック信号ＣＬＫに同期してＺＺインバース信号を取り込んで保持し、該取り込んだＺＺインバース信号を、次の外部クロック信号ＣＬＫの入力に伴いＡＮＤ回路３に出力する。つまり、レジスタ２は、状態判別信号としてのＺＺインバース信号のＡＮＤ回路３への入力を、外部クロック信号の１クロック分だけ遅延させる。

また、ＡＮＤ回路（外部クロック信号出力手段）３には、レジスタ２からのＺＺインバース信号と、レジスタ２を介さずに入力されるＺＺインバース信号と、外部クロック信号と、が入力されるようになっている。

このＡＮＤ回路３は、３つの入力が共にハイの状態時にのみ信号を出力する。つまり、ＡＮＤ回路３は、ＺＺインバース信号がハイの状態時（つまりアクティブ状態時）において、レジスタ２からのＺＺインバース信号（外部クロック信号の１クロック分遅延されたＺＺインバース信号）もハイの状態時にのみ、該ＡＮＤ回路３に入力される外部クロック信号ＣＬＫを定時リフレッシュ要求信号発生回路５及びリードライド用パルス発生回路９に出力するものであるといえる。他方、ＺＺインバース信号がローの状態時、すなわち、スリープ状態時には、ＡＮＤ回路３は、該ＡＮＤ回路３に外部クロック信号ＣＬＫが入力されても、該入力される外部クロック信号ＣＬＫを定時リフレッシュ要求信号発生回路５及びリードライド用パルス発生回路９に出力しない。

なお、レジスタ（状態判別信号遅延手段）２及びＡＮＤ回路（外部クロック信号出力手段）３により、半導体記憶装置１０に入力される外部クロック信号ＣＬＫを、少なくとも該外部クロック信号ＣＬＫの１クロック分以上遅延させて出力する外部クロック信号遅延手段が構成されている。

リフレッシュタイマー回路４は、内部クロック信号を所定周期で発生し、該内部クロック信号を強制リフレッシュの要求信号（第１の要求信号）としてマルチプレクサ７に出力する。ここで、内部クロック信号の発生周期は、外部クロック信号ＣＬＫの周期と比べて桁違いに（例えば、数百倍〜数千倍程度）長いものとする。

更に、リフレッシュタイマー回路４は、定時リフレッシュのタイミングを決定する信号（内部クロック同周期信号）を、内部クロック信号と同周期で定時リフレッシュ要求信号発生回路５に出力する。ここで、内部クロック同周期信号は、内部クロック信号の発生に基づき発生される信号であるが、該内部クロック同周期信号の出力タイミングは、例えば、内部クロック信号の発生タイミングから所定のディレイ時間が経過後となっている。

このように、リフレッシュタイマー回路４は、第１の要求信号出力手段としての機能と、内部クロック同周期信号出力手段としての機能とを兼ね備える。

定時リフレッシュ要求信号発生回路５には、リフレッシュタイマー回路４からの内部クロック同周期信号と、ＡＮＤ回路３からの外部クロック信号ＣＬＫと、が入力されるようになっている。

定時リフレッシュ要求信号発生回路５は、ＡＮＤ回路３からの外部クロック信号ＣＬＫのうち、リフレッシュタイマー回路４からの内部クロック同周期信号が入力されているタイミングで入力された外部クロック信号ＣＬＫのみを抽出し、該抽出した外部クロック信号ＣＬＫを定時リフレッシュの要求信号（第２の要求信号）としてマルチプレクサ７に出力する。つまり、内部クロック同周期信号の周期は、外部クロック信号ＣＬＫの周期と比べて上記のように桁違いに長いため、定時リフレッシュ要求信号発生回路５では、外部クロック信号ＣＬＫを“まびいて” マルチプレクサ７に出力することになる。

また、インバータ６は、ＺＺインバース信号を入力とし、該入力されるＺＺインバース信号を反転させた信号（つまりＺＺ信号）をマルチプレクサ７に出力する。

マルチプレクサ（要求信号選択的出力手段）７には、インバータ６からのＺＺ信号と、定時リフレッシュ要求信号発生回路５からの定時リフレッシュ要求信号（ＲＥＦＡ）と、リフレッシュタイマー回路４からの強制リフレッシュ要求信号（ＲＥＦＢ）と、が入力されるようになっている。

このマルチプレクサ７は、スリープ状態であるかアクティブ状態であるかに応じて、強制リフレッシュ要求信号と定時リフレッシュ要求信号とのうち何れか一方のみをリフレッシュ用パルス発生回路８に出力するように構成されている。

すなわち、マルチプレクサ７は、ＺＺ信号を用いてアクティブ状態であると判別した場合、つまりＺＺ信号がローの状態時には、定時リフレッシュ要求信号を選択してリフレッシュ用パルス発生回路８に出力する一方で、ＺＺ信号を用いてスリープ状態であると判別した場合、つまりＺＺ信号がハイの状態時には、強制リフレッシュ要求信号を選択してリフレッシュ用パルス発生回路８に出力する。

リフレッシュ用パルス発生回路（リフレッシュ用パルス発生手段）８には、マルチプレクサ７から、強制リフレッシュ要求信号及び定時リフレッシュ要求信号のうち選択された要求信号が入力されるようになっている。この要求信号に基づき、リフレッシュ用パルス発生回路８は、リフレッシュのトリガであるリフレッシュ用パルスを発生する。

すなわち、アクティブ状態時には、リフレッシュ用パルス発生回路８には定時リフレッシュ要求信号が入力され、該定時リフレッシュ要求信号により規定されるタイミングで、リフレッシュ用パルス発生回路８はリフレッシュ用パルスを発生する。逆に、スリープ状態時には、リフレッシュ用パルス発生回路８には強制リフレッシュ要求信号が入力され、該強制リフレッシュ要求信号により規定されるタイミングで、リフレッシュ用パルス発生回路８はリフレッシュ用パルスを発生する。

また、リード／ライトパルス発生回路９には、ＡＮＤ回路３からの外部クロック信号ＣＬＫと、ＺＺインバース信号と、が入力されるようになっている。

そして、リード／ライトパルス発生回路９は、ＺＺインバース信号を用いてアクティブ状態であると判別される場合に入力される外部クロック信号ＣＬＫに基づいて、リード／ライト動作のトリガであるリード／ライト用パルスを発生する。

本実施形態に係る半導体記憶装置１０は、以上のように構成されている。

次に、半導体記憶装置１０の動作について説明する。

図２は、本実施形態に係る半導体記憶装置１０が同期式ＭＳＲＡＭである場合の動作を示すタイムチャートである。

すなわち、図２には、（ａ）半導体記憶装置１０へのＺＺインバース信号の入力状態、（ｂ）半導体記憶装置１０への外部クロック信号ＣＬＫの入力状態、（ｃ）リード／ライト用パルス発生回路９への外部クロック信号ＣＬＫの入力状態、（ｄ）リフレッシュタイマー回路４による内部クロック信号（強制リフレッシュ要求信号（ＲＥＦＢ）でもある）の発生状態、（ｅ）リフレッシュタイマー回路４による内部クロック同周期信号の発生状態、（ｆ）ノーマルワード線の駆動状態及び（ｇ）リフレッシュワード線の駆動状態が示されている。

以下、図２を参照して、アクティブ状態からスリープ状態に移行し、更に、スリープ状態からアクティブ状態に復帰する場合の動作について、順を追って説明する。

先ず、アクティブ状態の動作について説明する。

図２に示すように、アクティブ状態の場合、半導体記憶装置１０には、ハイレベルのＺＺインバース信号が入力される（図２（ａ））一方で、外部クロック信号ＣＬＫが一定周期で入力される（図２（ｂ））。

このとき、レジスタ２は、ハイレベルのＺＺインバース信号を外部クロック信号ＣＬＫに同期して取り込み、該取り込んだＺＺインバース信号を、次周期の外部クロック信号ＣＬＫの入力に伴いＡＮＤ回路３に出力する。

ＡＮＤ回路３には、レジスタ２からのハイレベルのＺＺインバース信号と、レジスタ２を介さずに入力されるハイレベルのＺＺインバース信号と、外部クロック信号と、が入力される。よって、ＡＮＤ回路３は、該ＡＮＤ回路３に入力される外部クロック信号ＣＬＫを定時リフレッシュ要求信号（ＲＥＦＡ）発生回路５及びリード／ライト用パルス発生回路９に転送する（図２（ｃ））。

ここで、リフレッシュタイマー回路４は、アクティブ状態であるかスリープ状態であるかに拘わらず、常時一定間隔で内部クロック信号（図２（ｄ））を発生し、該内部クロック信号と同周期の内部クロック同周期信号（図２（ｅ））を定時リフレッシュ要求信号（ＲＥＦＡ）発生回路５に出力している。

そして、定時リフレッシュ要求信号（ＲＥＦＡ）発生回路５は、ＡＮＤ回路３からの外部クロック信号ＣＬＫのうち、リフレッシュタイマー回路４からの内部クロック同周期信号（図２（ｅ））が入力されているタイミングで入力された外部クロック信号ＣＬＫのみを抽出し、該抽出した外部クロック信号ＣＬＫを定時リフレッシュ要求信号（ＲＥＦＡ）としてマルチプレクサ７に出力する。

他方、リフレッシュタイマー回路４は、発生する内部クロック信号を強制リフレッシュ要求信号（ＲＥＦＢ）としてマルチプレクサ７に出力する。

つまり、アクティブ状態の場合、マルチプレクサ７には、定時リフレッシュ要求信号と強制リフレッシュ要求信号との双方が入力される。

ここで、アクティブ状態時にマルチプレクサ７へ入力されるＺＺ信号はローレベルであるため、該マルチプレクサ７は、定時リフレッシュ要求信号と強制リフレッシュ要求信号とのうち定時リフレッシュ要求信号のみを選択的にリフレッシュ用パルス発生回路８に出力する。

従って、リフレッシュ用パルス発生回路８は、定時リフレッシュ要求信号により規定されるタイミング（遡れば、外部クロック信号ＣＬＫにより規定されるタイミング）でリフレッシュ用パルスを発生する。

更に、リフレッシュ用パルス発生回路８により発生されたリフレッシュ用パルスに基づき、リフレッシュワード線（図２（ｇ））が立ち上がる。

他方、リード／ライト用パルス発生回路９は、リード／ライト動作の指令を受けた場合に、ＡＮＤ回路３からの外部クロック信号ＣＬＫにより規定されるタイミングでリード／ライト用パルスを発生する。

更に、リード／ライト用パルス発生回路９により発生されたリード／ライト用パルスに基づき、ノーマルワード線（図２（ｆ））が立ち上がる。

なお、図２に示すのは、半導体記憶装置１０が同期式ＭＳＲＡＭである場合であるため、同一の外部クロックによりタイミングが規定されるノーマルワード線（図２（ｆ））とリフレッシュワード線（図２（ｇ））との立ち上がりは、アクティブ状態時において交互に行われる。

次に、スリープ状態の動作について説明する。

図２に示すように、スリープ状態の場合、半導体記憶装置１０には、ローレベルのＺＺインバース信号が入力される（図２（ａ））。なお、外部クロック信号ＣＬＫは入力されていても入力停止状態となっていても良い（図２（ｂ））。

このとき、ＡＮＤ回路３には、外部クロック信号ＣＬＫが入力されなくなり、また、ハイレベルのＺＺインバース信号が入力されなくなるため、該ＡＮＤ回路３から定時リフレッシュ要求信号発生回路５への外部クロック信号ＣＬＫ出力が行われない状態となる。

よって、定時リフレッシュ要求信号発生回路５からマルチプレクサ７への定時リフレッシュ要求信号の出力も行われない状態となる。

他方、リフレッシュタイマー回路４からマルチプレクサ７への強制リフレッシュ要求信号（ＲＥＦＢ（図２（ｄ）））の出力は引き続き行われる。

また、スリープ状態の場合、マルチプレクサ７へ入力されるＺＺ信号はハイレベルであるため、該マルチプレクサ７は、強制リフレッシュ要求信号をリフレッシュ用パルス発生回路８に出力する。

従って、リフレッシュ用パルス発生回路８は、強制リフレッシュ要求信号（つまり内部クロック信号）により規定されるタイミングでリフレッシュ用パルスを発生する。

更に、リフレッシュ用パルス発生回路８により発生されたリフレッシュ用パルスに基づき、リフレッシュワード線が立ち上がる（図２（ｇ））。

なお、スリープ状態では、メモリセルへのリード／ライト動作は行われないため、ノーマルワード線（図２（ｆ））は駆動停止状態となっている。

次に、スリープ状態からアクティブ状態に復帰した直後の動作について説明する。

スリープ状態からアクティブ状態に復帰すると、再び、半導体記憶装置１０には、ハイレベルのＺＺインバース信号（図２（ａ））が入力される一方で、外部クロック信号ＣＬＫ（図２（ｂ））が一定周期で入力される状態となる。

すると、レジスタ２は、ハイレベルのＺＺインバース信号を外部クロック信号ＣＬＫに同期して取り込み、該取り込んだＺＺインバース信号を、次周期の外部クロック信号ＣＬＫの入力に伴いＡＮＤ回路３に出力する。

このため、レジスタ２からＡＮＤ回路３にハイレベルのＺＺインバース信号が入力されるタイミングは、スリープ状態からアクティブ状態に復帰したタイミングＴ１に対し、少なくとも外部クロック信号ＣＬＫの１クロック分以上遅延したタイミングとなる。

また、アクティブ状態に復帰すると、直ちにＡＮＤ回路３へのハイレベルのＺＺインバース信号と外部クロック信号の入力も再開される。

しかし、レジスタ２からＡＮＤ回路３にハイレベルのＺＺインバース信号が入力されるタイミングが、上記のように、タイミングＴ１に対し、少なくとも外部クロック信号ＣＬＫの１クロック分以上遅延したタイミングとなるため、ＡＮＤ回路３は、スリープ状態からアクティブ状態への復帰後、最初の１クロック分の外部クロック信号ＣＬＫを遮断することになる。

なお、ＡＮＤ回路３への入力が仮に外部クロック信号とレジスタ２からの出力のみであると、スリープ状態からアクティブ状態への復帰後の最初の外部クロック信号に同期してＡＮＤ回路３からパルスが出力されてしまう。これは、アクティブ状態からスリープ状態に移行後の最初の外部クロック信号が導入されたときにレジスタ２にハイレベルの信号がラッチ出力されているためである。そこで、本実施形態では、ＡＮＤ回路３にはレジスタ２を介さずにＺＺインバース信号を導入し、これによりスリープ状態に移行した際には完全にＡＮＤ回路３の出力をローレベルに固定するようにしている。

このように、スリープ状態からアクティブ状態への復帰後、最初の１クロック分の外部クロック信号ＣＬＫが遮断されるので、ＡＮＤ回路３から定時リフレッシュ要求信号発生回路５及びリード／ライト用パルス発生回路９への外部クロック信号ＣＬＫの転送が再開されるタイミングが、タイミングＴ１に対し、少なくとも外部クロック信号ＣＬＫの１クロック分以上遅延したタイミングとなる。

つまり、図２（ｃ）に示すように、スリープ状態からアクティブ状態への復帰後、最初の１クロック分の外部クロック信号ＣＬＫ１がリード／ライト用パルス発生回路９に入力されることがなく、該外部クロック信号ＣＬＫ１により規定されるタイミングＴ２ではノーマルワード線が立ち上がることがない。

よって、仮に、スリープ状態時における最終の強制リフレッシュ要求信号（ＲＥＦＢ）に基づくリフレッシュワード線の立ち上がり期間Ｔ３が、アクティブ状態への復帰後のタイミングとなり、タイミングＴ２と重複するような場合であっても、リフレッシュワード線とノーマルワード線との間で相互干渉が生じることがなく、ワード線マルチ選択或いはリストア動作の中断という誤動作の発生を好適に防止することができる。

次に、半導体記憶装置１０が２Ｔ−ＰＳＲＡＭである場合の動作について説明する。

図３は、本実施形態に係る半導体記憶装置１０が２Ｔ−ＰＳＲＡＭである場合の動作を示すタイムチャートである。

すなわち、図３には、図２と同様に、（ａ）半導体記憶装置１０へのＺＺインバース信号の入力状態、（ｂ）半導体記憶装置１０への外部クロック信号ＣＬＫの入力状態、（ｃ）リード／ライト用パルス発生回路９への外部クロック信号ＣＬＫの入力状態、（ｄ）リフレッシュタイマー回路４による内部クロック信号（強制リフレッシュ要求信号（ＲＥＦＢ）でもある）の発生状態、（ｅ）リフレッシュタイマー回路４による内部クロック同周期信号の発生状態、（ｆ）ノーマルワード線の駆動状態及び（ｇ）リフレッシュワード線の駆動状態が示されている。

図３に示すように、２Ｔ−ＰＳＲＡＭの場合の動作は、同一の外部クロックによりタイミングが規定されるノーマルワード線（図３（ｆ））とリフレッシュワード線（図３（ｇ））との立ち上がり期間が相互に一致するタイミングとなる点でのみ同期式ＭＳＲＡＭ（図２）の場合と異なり、その他の点では、同期式ＭＳＲＡＭの場合と同様である。

また、２Ｔ−ＰＳＲＡＭの場合は、スリープ状態からアクティブ状態に復帰した直後においては、仮に、スリープ状態時における最終の強制リフレッシュ要求信号（ＲＥＦＢ）に基づくリフレッシュワード線の立ち上がり期間Ｔ３がタイミングＴ２と僅かにずれているような場合であっても、リフレッシュワード線とノーマルワード線との間で相互干渉が生じることがなく、センス動作の不具合という誤動作の発生を好適に防止することができる。

以上のように、第１の実施形態に係る半導体記憶装置１０によれば、スリーＰ状態からアクティブ状態への切り替わり後に半導体記憶装置１０へ入力される外部クロック信号ＣＬＫのうち、最初の１クロックにより規定されるタイミングではリード／ライト動作を行わないように構成されているので、スリープ状態からアクティブ状態に復帰して外部クロック信号ＣＬＫを使用可能となった直後における上記相互干渉を防止することができる。

なお、上記の第１の実施形態においては、外部クロック信号遅延手段による外部クロック信号ＣＬＫの遅延を外部クロック信号ＣＬＫの１クロック分である例を説明したが、本発明はこれに限らず、２クロック分以上の遅延を発生させるように構成することも好ましい。

つまり、上記のような相互干渉を防止するのに必要なだけ、外部クロック信号ＣＬＫを遅延させると良い。

２クロック分以上の遅延を発生させるには、状態判別信号遅延手段は、例えば、ＺＺインバースを取り込んで、少なくとも外部クロック信号ＣＬＫの１クロック分以上の間だけ保持した後に出力するｎ段（ｎは２以上の正の整数）のレジスタを備えて構成されていることとすればよい。また、この２段のレジスタは、例えば、外部クロックＣＬＫに同期してＺＺインバース信号を取り込み、該取り込んだＺＺインバース信号を、その後ｎ番目の外部クロック信号ＣＬＫの入力に同期してＡＮＤ回路３に出力することとすればよい。

また、上記の第１の実施形態においては、定時リフレッシュ要求信号発生回路５への外部クロック信号ＣＬＫの入力も遅延させるような回路構成を例示したが、該定時リフレッシュ要求信号発生回路５への外部クロック信号ＣＬＫの入力は遅延させなくても良い。この場合、該定時リフレッシュ要求信号発生回路５への外部クロック信号ＣＬＫの入力経路は、リード／ライト用パルス発生回路９への外部クロック信号ＣＬＫの入力経路とは別系統にすると良い。

〔第２の実施形態〕
図４は、本発明の第２の実施形態に係る半導体記憶システム２０を示すブロック図である。

図４に示すように、本実施形態に係る半導体記憶システム２０は、半導体記憶装置２１と、該半導体記憶装置２１に外部クロック信号ＣＬＫを入力可能な外部クロック信号入力手段２２と、を備えている。

このうち半導体記憶装置２１は、ＡＮＤ回路（外部クロック信号出力手段）３と、リフレッシュタイマー回路（第１の要求信号出力手段、内部クロック同周期信号出力手段）４と、定時リフレッシュ要求信号発生回路（第２の要求信号出力手段）５と、インバータ６と、マルチプレクサ（要求信号選択的出力手段）７と、リフレッシュ用パルス発生回路（リフレッシュ用パルス発生手段）８と、リードライド用パルス発生回路（リード／ライトパルス発生手段）９と、を備えている。

すなわち、第２の実施形態に係る半導体記憶装置２１は、レジスタ（状態判別信号遅延手段）２を備えていない点と、外部からのＺＺインバース信号が、レジスタ２を介さずにＡＮＤ回路３へ入力される点で第１の実施形態に係る半導体記憶装置１０と異なる。

また、第２の実施形態に係る半導体記憶装置２１においては、外部クロック信号入力手段２２からの外部クロック信号ＣＬＫがリード／ライト用パルス発生回路９に入力される点でも第１の実施形態に係る半導体記憶装置１０と異なる。

ただし、それらの点の他は、第２の実施形態に係る半導体記憶装置２１は、第１の実施形態に係る半導体記憶装置１０と同様であるため、同様の構成要素についての説明は省略する。

他方、外部クロック信号入力手段２２には、スリープレベル信号（ＺＺ信号）の反転信号（ＺＺインバース信号）が、図示しないスリープレベル信号入力手段から入力されるようになっている。ここで、ＺＺ信号及びＺＺインバース信号は上記第１の実施形態と同様である。

外部クロック信号入力手段２２は、ＺＺインバース信号のレベルに応じて外部クロック信号ＣＬＫを半導体記憶装置２１に入力する状態と、出力しない状態とに切り替える。すなわち、外部クロック信号入力手段２２は、ＺＺインバース信号がハイの状態時、すなわちアクティブ状態時にのみ外部クロック信号ＣＬＫを一定周期で半導体記憶装置２１に入力する一方で、ローの状態時、すなわちスリープ状態時には外部クロック信号を半導体記憶装置２１に入力しない。

第２の実施形態に係る半導体記憶システム２０においては、スリープ状態からアクティブ状態への切り替わり後に半導体記憶装置２１への外部クロック信号ＣＬＫの入力を再開するタイミングを、該切り替わりのタイミングから所定のセットアップ時間（待機時間）Ｔｓ（図５）だけ遅らせるように構成され、このように構成したことにより、スリープ状態からアクティブ状態に復帰した直後におけるリフレッシュ動作とリード／ライト動作との相互干渉を回避可能となっている。

すなわち、外部クロック信号入力手段２２は、該外部クロック信号入力手段２２に入力されるＺＺインバース信号がローからハイに切り替わった場合に、該切り替わりのタイミングからセットアップ時間Ｔｓが経過してから、半導体記憶装置２１への外部クロック信号ＣＬＫの入力を再開するように構成されている。

このようなセットアップ時間Ｔｓの設定は、例えば、外部クロック信号入力手段２２内の配線によるディレイがセットアップ時間Ｔｓに相当する時間となるように該配線の特性を調節することにより行うことが挙げられる。或いは、セットアップ時間Ｔｓに相当するディレイを生じるような論理回路を外部クロック信号入力手段２２内に設けることにより該セットアップ時間Ｔｓを設定することとしても良い。

なお、セットアップ時間Ｔｓは、例えば、リフレッシュパルス時間Ｔｒよりも長い時間に設定する。

本実施形態に係る半導体記憶システム２０は、以上のように構成されている。

次に、半導体記憶システム２０の動作について説明する。

図５は、本実施形態に係る半導体記憶システム２０の半導体記憶装置２１が同期式ＭＳＲＡＭである場合の動作を示すタイムチャートである。

すなわち、図５には、図２と同様に、（ａ）半導体記憶装置２１へのＺＺインバース信号の入力状態、（ｂ）半導体記憶装置２１への外部クロック信号ＣＬＫの入力状態、（ｃ）リード／ライト用パルス発生回路９への外部クロック信号ＣＬＫの入力状態、（ｄ）リフレッシュタイマー回路４による内部クロック信号（強制リフレッシュ要求信号（ＲＥＦＢ）でもある）の発生状態、（ｅ）リフレッシュタイマー回路４による内部クロック同周期信号の発生状態、（ｆ）ノーマルワード線の駆動状態及び（ｇ）リフレッシュワード線の駆動状態が示されている。

以下、図５を参照して、アクティブ状態からスリープ状態に移行し、更に、スリープ状態からアクティブ状態に復帰する場合の動作について、順を追って説明する。

なお、上記第１の実施形態と同様の動作については適宜説明を省略する。

先ず、アクティブ状態の動作について説明する。

図５に示すように、アクティブ状態の場合、半導体記憶装置２１には、図示しないスリープレベル信号入力手段からはハイレベルのＺＺインバース信号が入力される（図５（ａ））一方で、外部クロック信号入力手段２２からは外部クロック信号ＣＬＫが一定周期で入力され、これら外部クロック信号ＣＬＫ及びＺＺインバース信号がそれぞれＡＮＤ回路３に入力される。よって、ＡＮＤ回路３は、該ＡＮＤ回路３に入力される外部クロック信号ＣＬＫを定時リフレッシュ要求信号（ＲＥＦＡ）発生回路５に転送する（図５（ｃ））。

また、リフレッシュタイマー回路４は、内部クロック信号（図５（ｄ））を発生し、該内部クロック信号を強制リフレッシュ要求信号（ＲＥＦＢ（図５（ｄ）））としてマルチプレクサ７に出力する一方で、内部クロック信号と同周期の内部クロック同周期信号（図５（ｅ））を定時リフレッシュ要求信号（ＲＥＦＡ）発生回路５に出力する。

定時リフレッシュ要求信号（ＲＥＦＡ）発生回路５は、ＡＮＤ回路３からの外部クロック信号ＣＬＫ（図５（ｃ））を“まびいて”、該まびいた外部クロック信号ＣＬＫを定時リフレッシュ要求信号（ＲＥＦＡ）としてマルチプレクサ７に出力する。

また、アクティブ状態時にマルチプレクサ７へ入力されるＺＺ信号はローレベルであるため、該マルチプレクサ７は、定時リフレッシュ要求信号（ＲＥＦＡ）のみを選択的にリフレッシュ用パルス発生回路８に出力する。

リフレッシュ用パルス発生回路８は、定時リフレッシュ要求信号により規定されるタイミングでリフレッシュ用パルスを発生する。

更に、リフレッシュ用パルス発生回路８により発生されたリフレッシュ用パルスに基づき、リフレッシュワード線（図５（ｇ））が立ち上がる。

他方、リード／ライト用パルス発生回路９は、リード／ライト動作の指令を受けた場合に、外部クロック信号入力手段２２からの外部クロック信号ＣＬＫにより規定されるタイミングでリード／ライト用パルスを発生する。

更に、リード／ライト用パルス発生回路９により発生されたリード／ライト用パルスに基づき、ノーマルワード線（図２（ｆ））が立ち上がる。

なお、図５に示すのは、半導体記憶装置２１が同期式ＭＳＲＡＭである場合であるため、ノーマルワード線（図５（ｆ））とリフレッシュワード線（図５（ｇ））との立ち上がりは交互に行われる。

また、スリープ状態の動作については、上記第１の実施形態と同様であるため説明を省略する。

次に、スリープ状態からアクティブ状態に復帰した直後の動作について説明する。

図５に示すように、アクティブ状態に復帰すると、再び、半導体記憶装置２１には、ハイレベルのＺＺインバース信号（図５（ａ））が入力される一方で、外部クロック信号入力手段２２から外部クロック信号ＣＬＫ（図５（ｂ））が一定周期で入力される状態となる。

ただし、本実施形態の場合、外部クロック信号入力手段２２から半導体記憶装置２１への外部クロック信号ＣＬＫの入力は、スリープ状態からアクティブ状態に復帰したタイミングＴ１から上記セットアップ時間Ｔｓが経過してから再開される。つまり、ＡＮＤ回路３及びリード／ライト用パルス発生回路９への外部クロック信号ＣＬＫの入力は、タイミングＴ１からセットアップ時間Ｔｓが経過してから再開される。

このため、例えば、スリープ状態からアクティブ状態への復帰後、図５に示すように、例えば最初の１クロック分の外部クロック信号ＣＬＫ１はＡＮＤ回路３及びリード／ライト用パルス発生回路９に入力されないことになる。

よって、第２の実施形態の場合にも上記第１の実施形態の場合と同様の効果が得られる。

また、図６は、本実施形態に係る半導体記憶システム２０の半導体記憶装置２１が２Ｔ−ＰＳＲＡＭである場合の動作を示すタイムチャートであるが、この場合にも、上記第１の実施形態の場合と同様の効果が得られる。

〔第３の実施形態〕
図７は、本発明の第３の実施形態に係る半導体記憶装置３０を示すブロック図である。

本実施形態は、ストップＣＬＫモードから復帰したときの対策を示すものである。

本実施形態に係る半導体記憶装置３０は、上記の各実施形態の場合と同様に、例えば、同期式ＭＳＲＡＭ、２Ｔ−ＰＳＲＡＭ、或いはその他の擬似ＳＲＡＭであり、リフレッシュを必要とするメモリセル（図示略）を備えている。

本実施形態に係る半導体記憶装置３０には、ＺＺインバース信号及び外部クロック信号ＣＬＫの他に、チップセレクト信号ＣＳが入力されるようになっている。

ここで、チップセレクト信号ＣＳはハイとローの何れかのレベルとなる信号であり、このうちハイレベルは選択レベル（半導体記憶装置３０におけるリード／ライト動作が許可された状態）に対応し、ローレベルは非選択（ｄｅｓｅｌｅｃｔ）レベル（半導体記憶装置３０におけるリード／ライト動作が許可されていない状態）に対応している。

そして、本実施形態に係る半導体記憶装置３０においては、メモリセルに対するリード／ライト動作は、当該半導体記憶装置３０に入力されるチップセレクト信号ＣＳが選択レベル（ハイレベル）であり、且つ、該半導体記憶装置３０に入力される外部クロック信号ＣＬＫの周波数が一定以上であるアクティブ状態時（通常状態時）にのみ、該外部クロック信号ＣＬＫにより規定されるタイミングで行うように構成されている。

また、アクティブ状態時に生じたトリガに基づくリフレッシュ動作は、外部クロック信号ＣＬＫにより規定されるタイミングで、且つ、該リフレッシュ動作がリード／ライト動作と相互干渉しないタイミングで行うように、半導体記憶装置３０は構成されている。

他方、アクティブ状態以外の状態時（特別状態時）に生じたトリガに基づくリフレッシュ動作は、当該半導体記憶装置３０の内部で発生される内部クロック信号により規定されるタイミングで行うように、半導体記憶装置３０は構成されている。

本実施形態に係る半導体記憶装置３０は、外部クロック信号ＣＬＫの周波数が一定未満の状態から一定以上の状態に切り替わるのに伴いアクティブ状態に復帰した場合に、半導体記憶装置３０へ入力される外部クロック信号ＣＬＫのうち、最初の少なくとも１クロックにより規定されるタイミングではリード／ライト動作を行わないように構成され、このように構成したことにより、スリープ状態からアクティブ状態に復帰した（切り替わった）直後におけるリード／ライト動作とリフレッシュ動作との相互干渉を回避可能となっている。

図７に示すように、本実施形態に係る半導体記憶装置３０は、ＡＮＤ回路３１と、リフレッシュタイマー回路（第１の要求信号出力手段、内部クロック同周期信号出力手段）４と、定時リフレッシュ要求信号発生回路（第２の要求信号出力手段）５と、マルチプレクサ（要求信号選択的出力手段）７と、リフレッシュ用パルス発生回路（リフレッシュ用パルス発生手段）８と、周波数感知回路（周波数判定結果出力手段）３２と、レジスタ（外部クロック信号遅延手段、判定結果信号遅延手段）３３と、ＡＮＤ回路３４（外部クロック信号遅延手段、外部クロック信号出力手段）と、ＡＮＤ回路３５と、リードライド用パルス発生回路（リード／ライトパルス発生手段）９と、を備えている。

また、半導体記憶装置３０は、従来周知の擬似ＳＲＡＭと同様に、複数のメモリセル、ノーマルワード線、リフレッシュワード線及びその他の図示しない構成を備えているが、それら図示しない各構成要素は、従来の半導体記憶装置と同様であるため、その説明を省略する。

図７に示すように、半導体記憶装置３０には、外部クロック信号ＣＬＫが図示しない外部クロック信号入力手段から入力され、ＺＺインバース信号が図示しないスリープレベル信号入力手段からは入力され、更に、チップセレクト信号ＣＳが図示しないチップセレクト信号入力手段から入力されるようになっている。

そして、ＡＮＤ回路３１には、ＺＺインバース信号と外部クロック信号ＣＬＫとが入力されるようになっている。このＡＮＤ回路３１は、外部クロック信号ＣＬＫ及びＺＺインバース信号が共にハイの状態時にのみ信号を出力する。つまり、ＡＮＤ回路３１は、ＺＺインバース信号がハイの状態時、すなわち、アクティブ状態時にのみ、該ＡＮＤ回路３１に入力される外部クロック信号ＣＬＫを定時リフレッシュ要求信号発生回路５、周波数感知回路３２、レジスタ３３及びＡＮＤ回路３４に出力する。

また、リフレッシュタイマー回路４及び定時リフレッシュ要求信号発生回路５は、上記の第１の実施形態と同様であるため、その説明を省略する。

周波数感知回路（周波数判定結果出力手段）３２は、ＡＮＤ回路３１からの外部クロック信号ＣＬＫの周波数を感知し、該感知した周波数が一定以上であるか一定未満であるかを判定し、その判定結果をマルチプレクサ７及びレジスタ３３に信号出力する。具体的には、例えば、一定以上であると判定した場合には、ハイレベルの信号を出力し、一定未満であると判定した場合には、ローレベルの信号を出力する。

マルチプレクサ７は、周波数感知回路３２からの判定結果が「周波数が一定以上である（つまり、ハイレベル）」の場合には、定時リフレッシュ要求信号発生回路５からの定時リフレッシュ要求信号（ＲＥＦＡ）をリフレッシュ用パルス発生回路８に出力する一方で、周波数感知回路３２からの判定結果が「周波数が一定未満である（つまり、ローレベル）」の場合には、リフレッシュタイマー回路４からの強制リフレッシュ要求信号（ＲＥＦＢ）をリフレッシュ用パルス発生回路８に出力する。

なお、周波数感知回路３２が「周波数が一定未満である」と判定した場合にマルチプレクサ７に入力される判定結果（つまり、ローレベルの信号）を強制リフレッシュ活性化信号ということとする。

また、リフレッシュ用パルス発生回路８は、マルチプレクサ７からの定時リフレッシュ要求信号（ＲＥＦＡ）或いは強制リフレッシュ要求信号（ＲＥＦＢ）の何れかの要求信号を受けて、上記第１の実施形態と同様に機能する。

他方、ＡＮＤ回路３５には、チップセレクト信号ＣＳとＺＺインバース信号とが入力されるようになっている。このＡＮＤ回路３５は、チップセレクト信号ＣＳとＺＺインバース信号とが共にハイレベルである状態時にハイレベルの信号をリード／ライト用パルス発生回路９に入力する。

また、レジスタ３３は、周波数感知回路３２からの判定結果を、ＡＮＤ回路３１からの外部クロック信号ＣＬＫに同期して取り込み、該取り込んだ判定結果を、次にＡＮＤ回路３１から入力される外部クロック信号ＣＬＫに同期してＡＮＤ回路３４に出力する。つまり、レジスタ３３は、ＡＮＤ回路３４への「周波数感知回路３２からの判定結果」の出力を、外部クロック信号ＣＬＫの１クロック分だけ遅延させる。

また、ＡＮＤ回路３４は、レジスタ３３から外部クロック信号ＣＬＫの１クロック分だけ遅れて入力される「周波数感知回路３２からの判定結果」と、ＡＮＤ回路３１から入力される外部クロック信号ＣＬＫと、が共にハイである状態時にのみ外部クロック信号をリード／ライト用パルス発生回路９に出力する。つまり、外部クロック信号ＣＬＫの周波数が一定以上である場合に入力された外部クロック信号のみをリード／ライト用パルス発生回路９に出力する。

リード／ライト用パルス発生回路９は、ＡＮＤ回路３５からハイレベルの信号が入力される状態時（つまり、選択状態時）にＡＮＤ回路３４から入力される外部クロック信号ＣＬＫに基づきリード／ライト用パルスを発生する。

半導体記憶装置３０は、以上のように構成されている。

次に、半導体記憶装置３０の主要な動作について説明する。

図８は、本実施形態に係る半導体記憶装置３０が同期式ＭＳＲＡＭの動作を示すタイムチャートである。

すなわち、図８には、（ａ）リード／ライト用パルス発生回路９への外部クロック信号ＣＬＫの入力状態、（ｂ）ノーマルワード線の駆動状態及び（ｃ）リフレッシュワード線の駆動状態、（ｄ）ＺＺインバース信号の入力状態、（ｅ）ＣＳ信号の入力状態が示されている。

以下、特別状態から通常状態に復帰する場合の半導体記憶装置３０の動作について説明する。

特別状態から通常状態に復帰すると、半導体記憶装置３０は、外部クロック信号ＣＬＫ（図２（ａ））により規定されるタイミングでリード／ライト動作を行う状態となる。

ただし、本実施形態に係る半導体記憶装置３０においては、特別状態から通常状態に復帰した場合におけるリード／ライト用パルス発生回路９への外部クロック信号の入力再開が、復帰のタイミングに対し外部クロック信号ＣＬＫの１クロック分以上遅延される。このため、図２（ａ）に示すように、特別状態から通常状態への復帰後、最初の１クロック分の外部クロック信号ＣＬＫ１がリード／ライト用パルス発生回路９に入力されることがなく、該外部クロック信号ＣＬＫ１により規定されるタイミングＴ２では、ノーマルワード線が立ち上がることがない。

よって、仮に、特別状態時における最終の強制リフレッシュ要求信号（ＲＥＦＢ）に基づくリフレッシュワード線の立ち上がり期間Ｔ３がタイミングＴ２と重複するか或いは僅かにずれるような場合であっても、リフレッシュワード線とノーマルワード線との間で相互干渉が生じることがなく、ワード線マルチ選択、リストア動作の中断或いはセンス動作の不具合という誤動作の発生を好適に防止することができる。

つまり、第３の実施形態に係る半導体記憶装置３０においても、上記第１及び第２の実施形態と同様の効果が得られる。

〔第４の実施形態〕
図９は、本発明の第４の実施形態に係る半導体記憶装置４０を示すブロック図である。

本実施形態は、ロングサイクルモードから復帰したときの対策を示すものである。

本実施形態に係る半導体記憶装置４０は、上記の各実施形態の場合と同様に、例えば、同期式ＭＳＲＡＭ、２Ｔ−ＰＳＲＡＭ、或いはその他の擬似ＳＲＡＭであり、リフレッシュを必要とするメモリセル（図示略）を備えている。

本実施形態に係る半導体記憶装置４０には、外部クロック信号ＣＬＫ及びチップセレクト信号ＣＳが入力されるようになっている。

そして、本実施形態に係る半導体記憶装置４０においては、メモリセルに対するリード／ライト動作は、当該半導体記憶装置４０に入力される外部クロック信号ＣＬＫにより規定されるタイミングで行うように構成されている。

ただし、このリード／ライト動作が行われるのは、半導体記憶装置４０に入力されるチップセレクト信号ＣＳが選択レベル（ハイレベル）である状態時（半導体記憶装置４０におけるリード／ライト動作が許可された通常状態時）だけである。

また、アクティブ状態時に生じたトリガに基づくリフレッシュ動作は、外部クロック信号ＣＬＫにより規定されるタイミングで、且つ、該リフレッシュ動作がリード／ライト動作と相互干渉しないタイミングで行うように、半導体記憶装置４０は構成されている。

他方、半導体記憶装置４０に入力されるチップセレクト信号ＣＳが非選択レベル（ローレベル）である状態時（半導体記憶装置４０におけるリード／ライト動作が許可されていない特別状態時）に生じたトリガに基づくリフレッシュ動作は、当該半導体記憶装置４０の内部で発生される内部クロック信号により規定されるタイミングで行うように、半導体記憶装置４０は構成されている。

本実施形態に係る半導体記憶装置４０は、特別状態から通常状態への復帰の際に上記の相互干渉が発生しうるか否かを判定し、発生しうる場合には、相互干渉を回避できる程度にリード／ライト動作を遅延させるように構成され、このように構成したことにより、非選択状態からアクティブ状態に復帰した直後におけるリード／ライト動作とリフレッシュ動作との相互干渉を回避可能となっている。

本実施形態に係る半導体記憶装置４０は、入力レジスタ４１と、ＡＮＤ回路４２と、判定回路４３と、マルチプレクサ７と、リフレッシュ用パルス発生回路８と、リード／ライト用パルス発生回路９と、を備えている。

また、半導体記憶装置４０は、図示は省略するが、上記の各実施形態と同様に、リフレッシュタイマー回路４及び定時リフレッシュ要求信号発生回路５を備えている。

そして、本実施形態に係る半導体記憶装置４０のマルチプレクサ７には、例えば判定結果信号（上記第３の実施形態参照）又はＺＺ信号（上記第１の実施形態参照）が入力されるようになっていて、これら何れかの信号に応じてリフレッシュタイマー回路４からの強制リフレッシュ要求信号ＲＥＦＢ又はリフレッシュ要求信号発生回路５からの定時リフレッシュ要求信号ＲＥＦＡを選択的に出力する。

入力レジスタ４１は、外部クロック信号ＣＬＫに同期してチップセレクト信号を取り込んで保持し、該取り込んだチップセレクト信号を、次の外部クロック信号ＣＬＫの入力に伴いＡＮＤ回路４２に出力する。

ＡＮＤ回路４２は、入力レジスタ４１からのチップセレクト信号ＣＳがハイレベルの状態時に該ＡＮＤ回路４２に入力される外部クロック信号ＣＬＫのみを判定回路４３に出力する。

判定回路４３は、ＡＮＤ回路４２からの外部クロック信号ＣＬＫと、図示しないリフレッシュタイマー回路４からのＲＥＦＢとを入力としている。

そして、判定回路４３は、特別状態から通常状態への切り替わりに伴い、ＡＮＤ回路４２からの外部クロック信号ＣＬＫの入力が再開されると、該切り替わりの際におけるＲＥＦＢの有無を判定することによって、該切り替わりの際における相互干渉の発生可能性の有無を判定する。

すなわち、判定回路４３は、特別状態から通常状態への切り替わりの際において、ＲＥＦＢが発生している（入力されている）場合には、相互干渉の発生可能性があると判定し、ＲＥＦＢが発生していない場合には、相互干渉の発生可能性がないと判定する。

そして、判定回路４３は、相互干渉の発生可能性があると判定した場合には、該相互干渉が回避できる程度に遅延させて、外部クロック信号をリード／ライト用パルス発生回路９に入力する。

ここで、遅延時間は、リフレッシュ動作の完了まで待ってからリード／ライト動作が開始される程度の時間に設定すると良い。この時間は、例えば、数ｎｓ〜５０ｎｓ程度である。

他方、判定回路４３は、相互干渉の発生可能性がないと判定した場合には、外部クロック信号を遅延させずにリード／ライト用パルス発生回路９に入力する。

リード／ライト用パルス発生回路９は、判定回路４３からの外部クロック信号ＣＬＫの入力に基づき、リード／ライト用パルスを発生する。

つまり、リード／ライト用パルス発生回路９は、判定回路４３により相互干渉の発生可能性があると判定された場合には、該相互干渉が回避できる程度に遅延したタイミングでリード／ライト用パルスを発生する。

次に、図１０を参照して、動作を説明する。

図１０は、本実施形態に係る半導体記憶装置４０の動作を示すタイムチャートである。

例えば、図１０に示すように、時刻Ｔｂにおいて、チップセレクト信号ＣＳがローレベルからハイレベルに切り替わり、アクティブ状態に復帰したものとする。

判定回路４３は、時刻Ｔｂの時点におけるＲＥＦＢの入力有無を判定し、入力されていると判定した場合には、相互干渉の発生可能性があると判定し、外部クロック信号ＣＬＫを、該相互干渉が回避できる程度に遅延させてリード／ライト用パルス発生回路９に出力する。

その結果、図１０に示すように、ノーマルワード、ノーマルＳＥ（センスイネーブル）、ノーマルＹＪ（カラムセレクト）及びＤＡ（データアンプ）の立ち上がり期間がそれぞれ、リフレッシュワード、リフレッシュＳＥ（センスイネーブル）、リフレッシュＹＪ（カラムセレクト）との相互干渉を回避できるまで遅延される。

よって、第４の実施形態に係る半導体記憶装置４０においても、上記第１乃至第３の実施形態と同様の効果が得られる。

〔第５の実施形態〕
図１１は、本発明の第５の実施形態に係る半導体記憶装置５０を示すブロック図である。

本実施形態は、ＣＬＫ非選択モードから復帰したときの対策を示すものである。

本実施形態に係る半導体記憶装置５０は、例えば、同期式ＭＳＲＡＭ、２Ｔ−ＰＳＲＡＭ、或いはその他の擬似ＳＲＡＭであり、リフレッシュを必要とするメモリセル（図示略）を備えている。

本実施形態に係る半導体記憶装置５０は上述のＣＬＫ非選択モードに対応するものである。

すなわち、半導体記憶装置５０には、外部クロック信号ＣＬＫと、リード／ライト動作への外部クロック信号ＣＬＫの使用可／使用不可を設定するクロックイネーブル信号（ＣＫＥインバース信号）と、が入力されるようになっている。

ここで、ＣＫＥインバース信号は、ローレベルが半導体記憶装置５０で外部クロック信号ＣＬＫをリード／ライト動作に使用可能な状態（通常状態）に対応し、ハイレベルが半導体記憶装置５０で外部クロック信号ＣＬＫをリード／ライト動作に使用不可能な状態（特別状態）に対応する。

そして、半導体記憶装置５０は、メモリセルに対するリード／ライト動作は、外部クロック信号がリード／ライト動作に使用可能である状態時（ＣＫＥインバース信号がローレベル）にのみ、当該半導体記憶装置５０の外部から入力される外部クロック信号ＣＬＫにより規定されるタイミングで行うように構成されている。

また、通常状態時に生じたトリガに基づくリフレッシュ動作は、外部クロック信号ＣＬＫにより規定されるタイミングで、且つ、該リフレッシュ動作がリード／ライト動作と相互干渉しないタイミングで行うように、半導体記憶装置５０は構成されている。

更に、特別状態時に生じたトリガに基づくリフレッシュ動作も、外部クロック信号ＣＬＫにより規定されるタイミングで行うように構成されている。

そして、本実施形態に係る半導体記憶装置５０は、特別状態に生じたトリガに基づくリフレッシュ動作は、該トリガとなる外部クロック信号に対して次周期の外部クロック信号が入力される以前に終了させるように構成され、このように構成したことにより、特別状態から通常状態に復帰した直後におけるリード／ライト動作とリフレッシュ動作との相互干渉を回避可能となっている。

図１１に示すように、本実施形態に係る半導体記憶装置５０は、リフレッシュタイマー回路４と、定時リフレッシュ要求信号発生回路（要求信号出力手段）５と、リフレッシュ用パルス発生回路８と、インバータ５１と、リードライド用パルス発生回路９と、を備えている。

このうちリフレッシュタイマー回路４は、内部クロック信号を所定周期で発生し、該内部クロック信号と同周期の内部クロック同周期信号を定時リフレッシュ要求信号発生回路５に出力する。

定時リフレッシュ要求信号発生回路５は、リフレッシュタイマー回路４からの内部クロック同周期信号と、当該半導体記憶装置５０に入力される外部クロック信号ＣＬＫと、を入力とし、該入力される外部クロック信号ＣＬＫのうち、内部クロック同周期信号が入力されているタイミングで入力された外部クロック信号ＣＬＫのみをリフレッシュ動作の要求信号としてリフレッシュ用パルス発生回路８に出力する。

リフレッシュ用パルス発生回路８は、定時リフレッシュ要求信号発生回路５から出力される要求信号により規定されるタイミングで、リフレッシュ動作のトリガとしてのリフレッシュ用パルスを発生する。

また、インバータ５１は、クロックイネーブル信号（ＣＫＥインバース信号）を入力とし、該信号を反転させてＡＮＤ回路５２に出力する。

ＡＮＤ回路５２は、インバータ５１からの反転信号と、当該半導体記憶装置５０に入力される外部クロック信号ＣＬＫと、を入力とし、これら双方の信号が共にハイである場合にのみ信号をリード／ライト用パルス発生回路９に出力する。つまり、インバータ５１からの反転信号がハイである場合に入力される外部クロック信号ＣＬＫのみをリード／ライト用パルス発生回路９に出力する。

リード／ライト用パルス発生回路９は、インバータ５１からの外部クロック信号ＣＬＫに基づいてリード／ライト動作のトリガとなるリード／ライト用パルスを発生する。

次に、図１２を参照して、半導体記憶装置５０の動作について説明する。

図１２は、本実施形態に係る半導体記憶装置５０の動作を示すタイムチャートである。

例えば、図１２に示すように、時刻Ｔａにおいて、クロックイネーブル信号ＣＫＥがハイレベルからローレベルに移行し、それに伴って、外部クロック信号ＣＬＫがアクティブに復帰したとする。

すると、リード／ライト用パルスの発生が再開され、それに伴いリード／ライト動作も再開される。

ただし、本実施形態に係る半導体記憶装置５０においては、特別状態時にトリガを生じるリフレッシュ動作Ｒａは、該トリガとなる外部クロック信号ＣＬＫａに対して次周期の外部クロック信号ＣＬＫｂが入力されるタイミングＴ５以前に終了する。

これにより、特別状態から通常状態に復帰した直後におけるリード／ライト動作Ｒｂとリフレッシュ動作Ｒａとの相互干渉を回避可能となっている。

よって、第５の実施形態に係る半導体記憶装置５０においても、上記第１乃至第４の実施形態と同様の効果が得られる。

〔第６の実施形態〕
次に、図１３を参照して、本発明の第６の実施形態に係る半導体記憶装置６０について説明する。

図１３にブロック構成を示す半導体記憶装置６０は、例えば、上述のＺＺモード、ストップＣＬＫモード及びロングサイクルモードの３つのモードに対応することができるように構成されている。

つまり、半導体記憶装置６０は、上記半導体記憶システム２０の半導体記憶装置２１、上記半導体記憶装置３０及び上記半導体記憶装置５０の機能を組み合わせた装置である。

なお、以下の説明において、上記の何れかの実施形態と同様の構成要素については、同一の符号を付している。

半導体記憶装置６０は、具体的には、例えば、メモリコア回路５１と、レジスタ５３、５４、５５と、リード／ライト用パルス発生回路９と、パルスシフト信号発生回路５６と、周波数感知回路３２と、リフレッシュ用パルス発生回路８と、タイマー５９と、フリップフロップ（ＦＦ）６２と、リフレッシュ用アドレス発生回路６１と、インバータ５１と、ＡＮＤ回路３１、５２と、ＮＡＮＤ回路６５、６６、６７、６８と、を備えている。

クロックイネーブル信号（ＣＫＥインバース信号）はインバータ５１に入力され、インバータ５１により反転された後、ＡＮＤ回路５２の一方の入力端子に入力される。ＡＮＤ回路５２は、反転されたクロックイネーブル信号ＣＫＥと、ＡＮＤ回路３１の出力信号とを入力し、これら二つの信号に応じた信号をクロック信号ＣＬＫｉとしてレジスタ５３、レジスタ５４、レジスタ５５及びリード／ライト用パルス発生回路９に出力する。

ＡＮＤ回路３１は、外部クロック信号ＣＬＫ及びＺＺインバース信号を入力し、これら二つの信号に応じた信号をＡＮＤ回路５２及びＮＡＮＤ回路６６に出力する。

ＮＡＮＤ回路６５は、ＺＺインバース信号と、周波数感知回路３２からの出力信号とを入力し、これら二つの信号に応じた信号をＮＡＮＤ回路６７に出力する。

ＮＡＮＤ回路６６は、ＡＮＤ回路３１の出力信号と、周波数感知回路３２の出力信号と、フリップフロップ（ＦＦ）６２の出力信号とを入力し、定時リフレッシュ要求信号ＲＥＦＡをＮＡＮＤ回路６８に出力する。

ＮＡＮＤ回路６７は、ＮＡＮＤ回路６５からの出力信号と、フリップフロップ（ＦＦ）６２からの出力信号とを入力し、強制リフレッシュ要求信号ＲＥＦＢをＮＡＮＤ回路６８に出力する。

ＮＡＮＤ回路６８は、ＮＡＮＤ回路６６から定時リフレッシュ要求信号ＲＥＦＡを、ＮＡＮＤ回路６７から強制リフレッシュ要求信号ＲＥＦＢをそれぞれ受信し、何れか一方を選択し、選択した要求信号をリフレッシュ用パルス発生回路８、リフレッシュ用アドレス発生回路６１及びフリップフロップ（ＦＦ）６２に出力する。

ＮＡＮＤ回路６５、６６、６７及び６８がリフレッシュ要求信号発生回路を構成している。

フリップフロップ（ＦＦ）６２は、タイマー５９が出力する信号によって指定される時刻において、ＮＡＮＤ回路６８が出力する要求信号をリセットし、ＮＡＮＤ回路６６及びＮＡＮＤ回路６７に出力する。

ＮＡＮＤ回路６８が出力した要求信号を受信したリフレッシュ用パルス発生回路８及びリフレッシュ用アドレス発生回路６１は、それぞれリフレッシュ用パルス及びリフレッシュ用アドレス信号をメモリコア回路５１に出力する。

レジスタ５３は、信号Ａｄｄ及びデータを入力し、ＡＮＤ回路５２からのクロック信号ＣＬＫｉに応じて、メモリコア回路５１に出力する。

レジスタ５４は、信号ＣＳ及びリード／ライト信号を入力し、ＡＮＤ回路６３からのクロック信号ＣＬＫｉに応じて、リード／ライト用パルス発生回路９に出力する。

周波数感知回路３２は、外部クロック信号ＣＬＫの周波数を感知し、ストップＣＬＫモード及びロングサイクルモードの場合にはローレベルの信号を出力し、それら以外の場合にはハイレベルの信号をパルスシフト信号発生回路５６、ＮＡＮＤ回路６５及びＮＡＮＤ回路６６に出力する。

パルスシフト信号発生回路５６は、上記第３の実施形態におけるレジスタ３３及びＡＮＤ回路３４に相当する回路であり、周波数感知回路３２から出力されるローレベルまたはハイレベルの信号に応じて、パルスシフト信号をリード／ライト用パルス発生回路９に出力する。

リード／ライト用パルス発生回路９は、パルスシフト信号発生回路５６からのパルスシフト信号と、レジスタ５５からの出力信号と、ＡＮＤ回路５２からのクロック信号ＣＬＫｉとを入力し、リード／ライト用パルスをメモリコア回路５１に発生する。

メモリコア回路５１は、読み出されたデータをレジスタ５４に出力し、レジスタ５４は、ＡＮＤ回路５２からのクロック信号ＣＬＫｉに応じて、メモリコア回路５１からのデータを出力する。

このような構成により、半導体記憶装置６０は、上記半導体記憶システム２０の半導体記憶装置２１、上記半導体記憶装置３０及び上記半導体記憶装置５０の機能を組み合わせた機能を実現する。

なお、本実施形態に係る半導体記憶装置６０は、上記の例に限らず、ＺＺモード、ストップＣＬＫモード、ＣＬＫ非選択モード及びロングサイクルモードの４つのモードにそれぞれ対応するように構成されている半導体記憶装置を適宜組み合わせることにより、これら４つのモードの何れか２つ、３つまたは４つ全てに対応可能な半導体記憶装置を構成することも可能である。

第１の実施形態に係る半導体記憶装置を示すブロック図である。 図１の半導体記憶装置が同期式ＭＳＲＡＭである場合の動作を示すタイムチャートである。 図１の半導体記憶装置が２Ｔ−ＰＳＲＡＭである場合の動作を示すタイムチャートである。 第２の実施形態に係る半導体記憶システムを示すブロック図である。 図４の半導体記憶システムの半導体記憶装置が同期式ＭＳＲＡＭである場合の動作を示すタイムチャートである。 図４の半導体記憶システムの半導体記憶装置が２Ｔ−ＰＳＲＡＭである場合の動作を示すタイムチャートである。 第３の実施形態に係る半導体記憶装置を示すブロック図である。 図７の半導体記憶装置の動作を示すタイムチャートである。 第４の実施形態に係る半導体記憶装置を示すブロック図である。 図９の半導体記憶装置の動作を示すタイムチャートである。 第５の実施形態に係る半導体記憶装置を示すブロック図である。 図１１の半導体記憶装置の動作を示すタイムチャートである。 第６の実施形態に係る半導体記憶装置を示すブロック図である。 同期式ＭＳＲＡＭにおける定時リフレッシュ動作のタイミングを示す信号波形図である。 ２Ｔ−ＰＳＲＡＭにおける定時リフレッシュ動作のタイミングを示す信号波形図である。 従来の半導体記憶装置における問題点を説明するためのタイムチャートである。

符号の説明

２ レジスタ（外部クロック信号遅延手段、状態判別信号遅延手段）
３ ＡＮＤ回路（外部クロック信号遅延手段、外部クロック信号出力手段）
４ リフレッシュタイマー回路（第１の要求信号出力手段、内部クロック同周期信号出力手段）
５ 定時リフレッシュ要求信号発生回路（第２の要求信号出力手段、要求信号出力手段）
７ マルチプレクサ（要求信号選択的出力手段）
８ リフレッシュ用パルス発生回路（リフレッシュ用パルス発生手段）
９ リード／ライト用パルス発生回路（リード／ライト用パルス発生手段）
１０ 半導体記憶装置
２０ 半導体記憶システム
２１ 半導体記憶装置
２２ 外部クロック信号入力手段
３０ 半導体記憶装置
３２ 周波数感知回路（周波数判定結果出力手段）
３３ レジスタ（外部クロック信号遅延手段、判定結果信号遅延手段）
３４ ＡＮＤ回路（外部クロック信号遅延手段、外部クロック信号出力手段）
４０ 半導体記憶装置
４３ 判定回路（相互干渉判定手段、遅延手段）
５０ 半導体記憶装置

Claims (6)

1. リフレッシュ動作が必要なメモリセルを備える半導体記憶装置において、
   前記メモリセルに対するリード／ライト動作は、当該半導体記憶装置の外部から外部クロック信号が入力される通常状態時にのみ、該外部クロック信号により規定されるタイミングで行うように構成されているとともに、
   前記通常状態時に生じたトリガに基づく前記リフレッシュ動作は、前記外部クロック信号により規定されるタイミングで、且つ、該リフレッシュ動作が前記リード／ライト動作と相互干渉しないタイミングで行う一方で、
   前記外部クロック信号が当該半導体記憶装置に入力されない特別状態時に生じたトリガに基づく前記リフレッシュ動作は、当該半導体記憶装置の内部で発生される内部クロック信号により規定されるタイミングで行うように構成され、
   前記特別状態から前記通常状態への切り替わり後に当該半導体記憶装置へ入力される外部クロック信号のうち、最初の少なくとも１クロックにより規定されるタイミングでは前記リード／ライト動作を行わないように、当該外部クロックを少なくとも１クロック分以上遅延させて出力する外部クロック信号遅延手段と、
   前記外部クロック信号遅延手段からの外部クロック信号により規定されるタイミングで、前記リード／ライト動作のトリガとしてのリード／ライト用パルスを発生するリード／ライト用パルス発生手段と、を備えた半導体記憶装置。
2. 前記内部クロック信号を所定周期で発生し、該内部クロック信号を前記リフレッシュ動作の第１の要求信号として出力する第１の要求信号出力手段と、
   前記内部クロック信号と同周期の内部クロック同周期信号を出力する内部クロック同周期信号出力手段と、
   前記内部クロック同周期信号出力手段からの内部クロック同周期信号と、当該半導体記憶装置に入力される外部クロック信号と、を入力とし、該入力される外部クロック信号のうち、内部クロック同周期信号が入力されているタイミングで入力された外部クロック信号のみを前記リフレッシュ動作の第２の要求信号として出力する第２の要求信号出力手段と、
   前記第２の要求信号出力手段からの第２の要求信号と、前記第１の要求信号出力手段からの第１の要求信号と、を入力とし、前記特別状態時にはこのうち第１の要求信号を出力する一方で、前記通常状態時には第２の要求信号を出力する要求信号選択的出力手段と、
   前記要求信号選択的出力手段から出力される要求信号により規定されるタイミングで、前記リフレッシュ動作のトリガとしてのリフレッシュ用パルスを発生するリフレッシュ用パルス発生手段と、
   を備えることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記特別状態は、スリープ状態であることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. リフレッシュ動作が必要なメモリセルを備える半導体記憶装置において、
   前記メモリセルに対するリード／ライト動作は、当該半導体記憶装置の外部から入力される外部クロック信号の周波数が一定以上である通常状態時にのみ、該外部クロック信号により規定されるタイミングで行うように構成されているとともに、
   前記通常状態時に生じたトリガに基づく前記リフレッシュ動作は、前記外部クロック信号により規定されるタイミングで、且つ、該リフレッシュ動作が前記リード／ライト動作と相互干渉しないタイミングで行う一方で、
   当該半導体記憶装置に入力される前記外部クロック信号の周波数が一定未満である特別状態時に生じたトリガに基づく前記リフレッシュ動作は、当該半導体記憶装置の内部で発生される内部クロック信号により規定されるタイミングで行うように構成され、
   当該半導体記憶装置は、
   前記外部クロック信号の周波数を感知し、当該周波数が一定以上であるか否かに基づいて前記特別状態及び前記通常状態のうち何れの状態であるかを判定する周波数感知回路と、
   前記周波数感知回路が前記特別状態から前記通常状態に切り替わったと判定した場合は、前記外部クロックによって規定されたタイミングであって前記リード／ライト動作を実行するタイミングを遅延させる遅延回路と、を備えた半導体記憶装置。
5. リフレッシュ動作が必要なメモリセルを備える半導体記憶装置において、
   前記メモリセルに対するリード／ライト動作は、当該半導体記憶装置の外部から入力される外部クロック信号により規定されるタイミングで、当該半導体記憶装置におけるリード／ライト動作が許可された通常状態時にのみ行うように構成されているとともに、
   前記通常状態時に生じたトリガに基づく前記リフレッシュ動作は、前記外部クロック信号により規定されるタイミングで、且つ、該リフレッシュ動作が前記リード／ライト動作と相互干渉しないタイミングで行う一方で、
   当該半導体記憶装置におけるリード／ライト動作が許可されていない特別状態時に生じたトリガに基づく前記リフレッシュ動作は、当該半導体記憶装置の内部で発生される内部クロック信号により規定されるタイミングで行うように構成され、
   当該半導体記憶装置は、
   前記特別状態から前記通常状態へ切り替わる際に、前記内部クロックが前記リフレッシュ動作のために出力されているか否かを判定する判定回路と、
   前記判定回路によって前記内部クロックが前記リフレッシュ動作のために出力されていると判定された場合は、前記外部クロックによって規定されたタイミングであって前記リード／ライト動作を実行するタイミングを遅延させる遅延回路と、を備えた半導体記憶装置。
6. リフレッシュ動作が必要なメモリセルを備える半導体記憶装置と、
   通常状態時には前記半導体記憶装置に外部クロック信号を入力する一方で、前記通常状態以外の特別状態時には、前記半導体記憶装置への外部クロック信号の入力を停止するように構成された外部クロック信号入力手段と、
   を備える半導体記憶システムにおいて、
   前記半導体記憶装置は、
   前記メモリセルに対するリード／ライト動作は、当該半導体記憶装置の外部から外部クロック信号が入力される通常状態時にのみ、該外部クロック信号により規定されるタイミングで行うように構成されているとともに、
   前記通常状態時に生じたトリガに基づく前記リフレッシュ動作は、前記外部クロック信号により規定されるタイミングで、且つ、該リフレッシュ動作が前記リード／ライト動作と相互干渉しないタイミングで行う一方で、
   前記特別状態時に生じたトリガに基づく前記リフレッシュ動作は、当該半導体記憶装置の内部で発生される内部クロック信号により規定されるタイミングで行うように構成され、
   前記外部クロック信号入力手段は、
   前記特別状態から前記通常状態に切り替わった場合には、該切り替わりのタイミングから所定の待機時間が経過してから、前記半導体記憶装置への前記外部クロック信号の入力を再開することを特徴とする半導体記憶システム。

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