JP4353331B2

JP4353331B2 - 半導体記憶装置

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Authority: JP
Inventors: 千晶堂野; 康二越川
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
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Filing date: 2006-12-05
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Description

本発明は半導体記憶装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）のように、リフレッシュ動作が必要な半導体記憶装置に関する。

種々の半導体記憶装置の中でも、ＤＲＡＭは最も大容量化に適した半導体記憶装置の一つであり、コンピュータのメインメモリなどに広く利用されている。ＤＲＡＭが大容量化に優れている最大の理由は、他の半導体記憶装置に比べてメモリセル構造が極めて単純だからである。すなわち、ＤＲＡＭのメモリセルは、１個のキャパシタと１個のＭＯＳトランジスタによって構成され、キャパシタに蓄えられた電荷量によって情報を記憶する。キャパシタに対する充放電は、ワード線に接続されたＭＯＳトランジスタによって制御され、ＭＯＳトランジスタがオンすると、キャパシタの蓄積電極がビット線に接続され、これによって情報の読み出し又は書き込みが行うことができる。

このように、ＤＲＡＭのメモリセルは、キャパシタに蓄えられた電荷量によって情報を記憶していることから、定期的にリフレッシュ動作を行わなければ、リーク電流によって情報が消失してしまう。このため、リーク電流によって情報が消失する前に、全てメモリセルをリフレッシュする必要があり、全てのメモリセルをリフレッシュすべきサイクル（＝ｔ_ＲＥＦ）は、規格によって例えば６４ｍｓｅｃと定められている。このことは、各メモリセルの情報保持時間としてｔ_ＲＥＦ以上の時間が要求されることを意味する。したがって、情報保持時間がｔ_ＲＥＦに満たないメモリセルは「リフレッシュ欠陥セル」であり、リフレッシュ欠陥セルに対応するアドレスは「リフレッシュ欠陥アドレス」として扱われる。通常は、リフレッシュ欠陥セルを冗長メモリセルに置き換えることによりリフレッシュ欠陥アドレスが救済され、正常チップとして出荷される。

しかしながら、微細化や大容量化が進むに連れ、１チップ当たりに含まれるリフレッシュ欠陥セルの数も非常に多くなっている。このため、近年、１チップ当たり用意すべき冗長メモリセルの数や、欠陥アドレスを記憶するためのヒューズ素子（ＲＯＭ）の数も非常に多くなっており、これが大容量化の妨げになるという問題が生じている。

このような問題を解決するためには、リフレッシュ欠陥セルを全て冗長メモリセルに置き換えるのではなく、情報保持時間が僅かにｔ_ＲＥＦに満たないリフレッシュ欠陥セルについては、リフレッシュ動作の実行頻度を高めることによって救済することが考えられる。例えば、情報保持時間がｔ_ＲＥＦ（＝例えば６４ｍｓｅｃ）に満たないものの、ｔ_ＲＥＦ／２（＝例えば３２ｍｓｅｃ）以上の情報保持時間を有するリフレッシュ欠陥セルについては、リフレッシュ動作の実行頻度を２倍に高めることにより、冗長メモリセルに置き換えることなく救済（リフレッシュ救済）することが可能となる。

このように、特定のメモリセルのみリフレッシュ動作の実行頻度を高めることによってリフレッシュ欠陥セルを救済する技術としては、特許文献１及び２に記載されているように、リフレッシュ欠陥アドレスと一部のビットのみが異なるアドレスがリフレッシュカウンタより与えられた際に、リフレッシュカウンタが示すアドレスに対応するワード線のみならず、リフレッシュ欠陥セルに対応するワード線についても同時に活性化させる（多重リフレッシュ）技術が知られている。

ＤＲＡＭのリフレッシュモードとしては、オートリフレッシュモードとセルフリフレッシュモードが存在する。前者は、外部から供給される外部リフレッシュコマンドに応答してリフレッシュが実行されるモードであり、リード動作やライト動作の合間に挿入することによってｔ_ＲＥＦの期間内に全てのメモリセルがリフレッシュされるよう制御される。一方、後者は、内部で自動生成される内部リフレッシュコマンドに応答してリフレッシュが実行されるモードであり、ＤＲＡＭがパワーダウン状態である場合に実行される。

オートリフレッシュは、通常のリード動作やライト動作が実行されている期間に実行されることから、リフレッシュ動作による消費電力については、スペック上ほとんど問題とならない。しかしながら、リード動作やライト動作の実行によって電源電圧が変動しやすい状態にあり、しかも、リード動作やライト動作による発熱によってチップ温度が上昇していることから、オートリフレッシュ時においてはメモリセルの情報保持特性が低下している可能性がある。

一方、セルフリフレッシュ時は、ＤＲＡＭがパワーダウン状態であることから、電源電圧の変動がほとんど無く、しかも、チップ温度も安定していることから、メモリセルの情報保持特性は高い状態にある。しかしながら、スペック上、パワーダウン状態において許容される消費電力は非常に小さいことから、広範囲に亘って多重リフレッシュを行うと、電流規格を満足しないおそれが生じる。

このように、多重リフレッシュを行えば、冗長メモリセルに置き換えることなくフレッシュ欠陥セルを救済することが可能となるが、多重リフレッシュを行うと、セルフリフレッシュ時における消費電力が問題となることがあった。

セルフリフレッシュ時における消費電力を低減する技術としては、特許文献３〜５に記載されているように、セルフリフレッシュ時において一部のメモリセルに対するリフレッシュを行わないという方法が提案されている。また、チップ温度に応じてリフレッシュタイマの周期を調整することにより、セルフリフレッシュ時における消費電力を低減する技術が特許文献６及び７に記載されている。
特開２０００−１３２９６３号公報特開２００５−１１６１０６号公報特開２００２−１５７８８０号公報特開２０００−２９８９８２号公報特開２００３−６８０７５号公報特開２００２−１１７６７１号公報特開２００６−１７２５２６号公報

しかしながら、特許文献３〜５に記載された方法は、一部のデータを破壊することを前提としているため、適用できないケースがほとんどであると考えられる。また、特許文献６及び７に記載された方法は、チップ温度に応じた消費電力の低減は可能であるものの、多重リフレッシュによって生じる消費電力の増大を抑えることはできない。

したがって、本発明の目的は、多重リフレッシュによってフレッシュ欠陥セルを救済しつつ、セルフリフレッシュモードのように内部リフレッシュコマンドに応答したリフレッシュ動作時の消費電力を抑制可能な半導体記憶装置を提供することである。

本発明による半導体記憶装置は、リフレッシュ動作によって情報の保持が必要な複数のメモリセルと、外部から供給される外部リフレッシュコマンドに応答して前記リフレッシュ動作を実行する第１のリフレッシュモードと、内部で自動生成される内部リフレッシュコマンドに応答して前記リフレッシュ動作を実行する第２のリフレッシュモードと、前記第１及び前記第２のリフレッシュモードの一方のリフレッシュモード時において複数のワード線に接続される前記複数のメモリセルを並列にリフレッシュし、前記第１及び前記第２のリフレッシュモードの他方のリフレッシュモード時において前記複数のワード線の数よりも少ない前記複数のワード線に対応するワード線に接続される前記複数のメモリセルをリフレッシュするリフレッシュ変更手段と、を備えることを特徴とする。

本発明において「リフレッシュ周期」とは、同一のメモリセルに対してリフレッシュ動作が行われる平均的な時間を意味する。また、本発明において、第１のリフレッシュモードとは、例えばオートリフレッシュモードが該当し、第２のリフレッシュモードとは、例えばセルフリフレッシュモードが該当する。

第１のリフレッシュ周期変更手段は、外部リフレッシュコマンドに応答してリフレッシュするメモリセルの数を変更することによって、第１のリフレッシュモードによるリフレッシュ周期を変更することが可能である。

また、本発明による半導体記憶装置は、第１のリフレッシュモードによるリフレッシュ周期に影響を与えることなく、第２のリフレッシュモードによるリフレッシュ周期を変更する第２のリフレッシュ周期変更手段をさらに備えることが好ましい。

第２のリフレッシュ周期変更手段は、内部リフレッシュコマンドに応答してリフレッシュするメモリセルの数を変更することによって、第２のリフレッシュモードによるリフレッシュ周期を変更することが可能である。この場合、特定のアドレスについてのみ、リフレッシュ周期を変更しても構わない。さらに、内部リフレッシュコマンドの生成頻度を変更することによって、第２のリフレッシュモードによるリフレッシュ周期を変更することも可能である。

このように、本発明によれば、第１のリフレッシュモードによるリフレッシュ周期と第２のリフレッシュモードによるリフレッシュ周期をそれぞれ独立に制御可能であることから、各モードにおける特性を考慮したリフレッシュ動作を行うことが可能となる。例えば、第１のリフレッシュモードがオートリフレッシュモードであり、第２のリフレッシュモードがセルフリフレッシュモードであれば、オートリフレッシュ時における多重リフレッシュの適用範囲よりも、セルフリフレッシュ時における多重リフレッシュの適用範囲を狭くすることにより、リフレッシュ欠陥セルを効果的に救済しつつ、セルフリフレッシュ時における消費電力を低減することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体記憶装置１００の構成を示すブロック図である。

図１に示すように、本実施形態による半導体記憶装置１００は、リフレッシュ動作によって情報の保持が必要な複数のメモリセルを有するメモリセルアレイ１１０を備え、アドレスピンＡＤＤを介して供給されるアドレスに記録されたデータを読み出し、これをデータピンＤＱを介して出力する機能（リード機能）を有するとともに、データピンＤＱを介して供給されたデータを、アドレスピンＡＤＤを介して供給されたアドレスに書き込む機能（ライト機能）を有している。

図２は、メモリセルアレイ１１０の構造を模式的に示す回路図である。

図２に示すように、メモリセルアレイ１１０は、複数のワード線ＷＬ_１〜ＷＬ_ｎと複数のビット線ＢＬ_１〜ＢＬ_ｍとが互いに交差するマトリクス構造を有しており、これらの各交点にメモリセルＭＣが配置されている。メモリセルＭＣは、ＭＯＳトランジスタ１１１とキャパシタ１１２の直列回路によって構成されており、ＭＯＳトランジスタ１１１のドレインは、対応するビット線ＢＬ_１〜ＢＬ_ｍに接続され、ＭＯＳトランジスタ１１１のゲートは、対応するワード線ＷＬ_１〜ＷＬ_ｎに接続されている。これにより、あるワード線ＷＬ_ｉがハイレベルに変化すると、ワード線ＷＬ_ｉに接続された全てのメモリセルＭＣのキャパシタ１１２が、対応するビット線ＢＬ_１〜ＢＬ_ｍにそれぞれ接続される。ワード線ＷＬ_１〜ＷＬ_ｎの制御は、図１に示すロウデコーダ１２１によって行われる。

一方、ビット線ＢＬ_１〜ＢＬ_ｍは、それぞれ対応するセンスアンプＳＡ_１〜ＳＡ_ｍからなるセンスアンプ群１２２に接続されており、これによって、リード時においてはメモリセルＭＣより読み出された信号が増幅され、ライト時においてはメモリセルＭＣに書き込むべき信号が増幅される。いずれのセンスアンプＳＡ_１〜ＳＡ_ｍをＩ／Ｏ回路１２３に接続するかは、図１に示すカラムデコーダ１２４によって制御される。カラムデコーダ１２４は、アドレス置換回路１３３より供給されるカラムアドレスを受け、これに基づき選択された、１又は２以上のセンスアンプＳＡ_１〜ＳＡ_ｍとＩ／Ｏ回路１２３とを相互に接続する。

アドレスバッファ１３１は、アドレスピンＡＤＤを介して供給される外部アドレスを一時的に保持する回路であり、保持されたアドレスは、アドレス置換回路１３２又はアドレス置換回路１３３へ供給される。具体的には、外部アドレスがロウアドレスである場合にはこれをアドレス置換回路１３２へ供給し、外部アドレスがカラムアドレスである場合にはこれをアドレス置換回路１３３へと供給する。かかる制御は、制御信号ピンＣＯＭを介して供給される外部制御信号ＲＡＳ、ＣＡＳ、ＣＳ、ＷＥ・・・などの組み合わせからなる「コマンド」に基づき、コントローラ１３０による制御によって行われる。

アドレス置換回路１３２，１３３は、それぞれ不良ロウアドレス及び不良カラムアドレスを内部変換することにより、不良ワード線及び不良ビット線をそれぞれ冗長ワード線及び冗長ビット線に置き換えるための回路である。不良ワード線や不良ビット線とは、ショート不良などにより、これに接続された全てのメモリセルＭＣが使用不能となるワード線やビット線を指す。このような不良ワード線や不良ビット線に接続されたメモリセルＭＣは、情報保持時間がｔ_ＲＥＦに満たないリフレッシュ欠陥セルとは異なり、多重リフレッシュなどによって救済することができないため、ワード線又はビット線ごと置換することによって当該アドレスを救済する必要がある。アドレス置換回路１３２，１３３は、このようなアドレス置換を行うための回路である。

アドレス置換回路１３２，１３３は、不良アドレスを記憶するためのヒューズ素子群や、不良アドレスへのアクセスを検出するための比較回路などによって構成されるが、アドレス置換回路１３２，１３３の詳細は本発明の要旨と直接関係がないことから、説明を省略する。

アドレス置換回路１３２によって置換されたロウアドレスは、アドレスセレクタ１３４に供給される。また、アドレス置換回路１３３によって置換されたカラムアドレスは、上述の通り、カラムデコーダ１２４に供給される。

アドレスセレクタ１３４は、アドレス置換回路１３２より供給されるロウアドレスと、リフレッシュカウンタ１３５より供給されるロウアドレスのいずれか一方を選択し、選択したアドレスをロウデコーダ１２１に供給する回路である。かかる制御についても、制御信号ピンＣＯＭを介して供給されるコマンドに基づき、コントローラ１３０による制御によって行われる。具体的には、制御信号ピンＣＯＭを介して供給されるコマンドがリード動作又はライト動作を示している場合には、コントローラ１３０より供給される活性化信号ＡＣＴ信号が活性化し、これに基づき、アドレスセレクタ１３４はアドレス置換回路１３２からのロウアドレスを選択する。一方、制御信号ピンＣＯＭを介して供給されるコマンドがリフレッシュ動作を示している場合には、活性化信号ＡＣＴ信号が非活性となり、これに基づき、アドレスセレクタ１３４はリフレッシュカウンタ１３５からのロウアドレスを選択する。

制御信号ピンＣＯＭより供給されるリフレッシュコマンドとしては、オートリフレッシュコマンドとセルフリフレッシュコマンドが存在する。オートリフレッシュコマンドが発行されると、コントローラ１３０は、オートリフレッシュ信号ＡＲを活性化させる。オートリフレッシュ信号ＡＲは、リフレッシュカウンタ１３５に供給され、リフレッシュカウンタ１３５はこれに応答してカウント値をインクリメント（又はデクリメント）する。リフレッシュカウンタのカウント値は、リフレッシュすべきロウアドレス（リフレッシュアドレス）を示している。したがって、外部からオートリフレッシュコマンドが発行されると、リフレッシュカウンタ１３５が示すリフレッシュアドレスに対して、リフレッシュ動作が実行される。

一方、セルフリフレッシュコマンドが発行されると、コントローラ１３０は、セルフリフレッシュ信号ＳＲを活性化させる。セルフリフレッシュ信号ＳＲは、リフレッシュタイマ１３６に供給され、リフレッシュタイマ１３６はこれに応答して、内部リフレッシュコマンドＩＲを定期的に自動生成する。内部リフレッシュコマンドＩＲが活性化すると、リフレッシュカウンタ１３５のカウント値はインクリメント（又はデクリメント）される。したがって、外部からセルフリフレッシュコマンドが発行されると、内部で自動生成される内部リフレッシュコマンドＩＲに応答してリフレッシュ動作が順次実行されることになる。

オートリフレッシュコマンドは、リードコマンドやライトコマンドの合間に発行されるコマンドであり、ｔ_ＲＥＦの期間内に全てのメモリセルがリフレッシュされるよう、メモリコントローラの制御のもとで随時発行される。このため、オートリフレッシュコマンドは、短い周期（例えば１００ｎｓ間隔）で連続的に発行されることがあり、電源電圧の変動が生じやすいという特徴を有している。また、リード動作やライト動作の実行によってチップ温度が上昇していることから、メモリセルの情報保持特性が低下しやすいという特徴を有している。このため、オートリフレッシュ時の条件を基準に判断すると、リフレッシュ欠陥セルが多くなる傾向が見られる。

一方、セルフリフレッシュコマンドは、リード動作やライト動作が行われないスタンバイ時、つまり、パワーダウン状態にエントリする際に１度だけ発行されるコマンドである。セルフリフレッシュコマンドが発行されると、ｔ_ＲＥＦの期間内に全てのメモリセルがリフレッシュされるよう、上述の通り、内部リフレッシュコマンドＩＲが定期的に自動生成される。内部リフレッシュコマンドＩＲの生成周期は、ｔ_ＲＥＦの期間内に全てのメモリセルがリフレッシュされる限度において最長（例えば８μｓ）に設定される。しかも、この期間はリード動作やライト動作が実行されないことから、電源電圧の変動が生じにくいという特徴を有している。また、チップ温度も低く保たれることから、メモリセルの情報保持特性は高い状態に保たれる。このため、セルフリフレッシュ時の条件を基準に判断すると、リフレッシュ欠陥セルが少なくなる傾向が見られる。

図１に示すように、オートリフレッシュ信号ＡＲやセルフリフレッシュ信号ＳＲは、ロウデコーダ１２１にも供給される。これにより、ロウデコーダ１２１は、現在のアクセスがリード動作又はライト動作によるものであるのか、或いは、リフレッシュ動作によるものであるのかを区別することが可能とされている。

さらに、本実施形態による半導体記憶装置１００は、図１に示すように、リフレッシュ周期変更回路１４１，１４２を備えている。リフレッシュ周期変更回路１４１は、オートリフレッシュ時のリフレッシュ周期を指定するための回路であり、リフレッシュ周期変更回路１４２は、セルフリフレッシュ時のリフレッシュ周期を指定するための回路である。

図３は、リフレッシュ周期変更回路１４１，１４２の回路図である。

図３に示すように、本実施形態では、いずれのリフレッシュ周期変更回路１４１，１４２も、トランジスタ１５１とヒューズ素子１５２の直列回路と、これらの接続点の論理レベルを保持するラッチ回路１５３によって構成されている。トランジスタ１５１のゲートにはリセット時に活性化されるパワーアップ信号ＰＵＰが供給される。このため、半導体記憶装置１００がリセットされると、ヒューズ素子１５２が切断されていない場合にはリフレッシュ周期指定信号ＲＣ１，ＲＣ２の論理レベルがローレベルとなり、ヒューズ素子１５２が切断されている場合にはリフレッシュ周期指定信号ＲＣ１，ＲＣ２の論理レベルがハイレベルとなる。リフレッシュ周期指定信号ＲＣ１，ＲＣ２の論理レベルはラッチ回路１５３によって保持される。

ヒューズ素子１５２の切断は製造時において行われ、リフレッシュ周期を標準値（＝ｔ_ＲＥＦ）に設定する場合には非切断とし、リフレッシュ周期を半分（＝ｔ_ＲＥＦ／２）に設定する場合には切断する。したがって、リフレッシュ周期変更回路１４１に含まれるヒューズ素子１５２を切断すると、オートリフレッシュ時のリフレッシュ周期が半分に短縮され、リフレッシュ周期変更回路１４２に含まれるヒューズ素子１５２を切断すると、セルフリフレッシュ時のリフレッシュ周期が半分に短縮されることになる。既に説明したとおり、「リフレッシュ周期」とは、同一のメモリセルに対してリフレッシュ動作が行われる平均的な時間を意味する。

尚、リフレッシュ周期指定信号ＲＣ１，ＲＣ２の論理レベルを切り替えるための素子としては、ヒューズ素子に限定されず、他の不揮発性記憶回路を用いても構わない。

このようにして生成されるリフレッシュ周期指定信号ＲＣ１，ＲＣ２は、図１に示すように、ロウデコーダ１２１に供給される。ロウデコーダ１２１は、オートリフレッシュ信号ＡＲが活性化した場合、リフレッシュ周期指定信号ＲＣ１を参照することによって活性化させるワード線の数を選択する。同様に、セルフリフレッシュ信号ＳＲが活性化した場合には、リフレッシュ周期指定信号ＲＣ２を参照することによって活性化させるワード線の数を選択する。

次に、本実施形態による半導体記憶装置１００のリフレッシュ時の動作について説明する。

図４及び図５は、オートリフレッシュ時の動作を説明するためのタイミング図である。このうち、図４はリフレッシュ周期指定信号ＲＣ１がローレベルである場合の動作を示しており、図５はリフレッシュ周期指定信号ＲＣ１がハイレベルである場合の動作を示している。

図４及び図５に示すように、外部からオートリフレッシュコマンドが発行されると、リフレッシュカウンタ１３５のカウント値がアドレスセレクタ１３４を介してロウデコーダ１２１に供給される。この時、リフレッシュ周期指定信号ＲＣ１がローレベルであれば、図４に示すように、リフレッシュカウンタ１３５のカウント値によって指定されるワード線ＷＬ_ｉが活性化され、これに繋がる全てのメモリセルがリフレッシュされる。オートリフレッシュコマンドは、通常のリフレッシュ周期（＝ｔ_ＲＥＦ）内に全てのワード線が活性化されるよう、外部から供給されることから、リフレッシュ周期は通常通り（＝ｔ_ＲＥＦ）となる。

一方、リフレッシュ周期指定信号ＲＣ１がハイレベルであれば、図５に示すように、上記ワード線ＷＬ_ｉのみならず、別のワード線ＷＬ_ｊも同時に活性化され、これらワード線に繋がる全てのメモリセルがリフレッシュされる。つまり、多重リフレッシュにより、通常の２倍のメモリセルがリフレッシュされることになる。

ワード線ＷＬ_ｉと同時に活性化されるワード線ＷＬ_ｊとしては、例えば、ロウアドレスの上位１ビットのみがワード線ＷＬ_ｉと異なるワード線とすることができる。この場合、リフレッシュカウンタ１３５のカウント値がワード線ＷＬ_ｉを示している場合も、リフレッシュカウンタ１３５のカウント値がワード線ＷＬ_ｊを示している場合も、同じくワード線ＷＬ_ｉ，ＷＬ_ｊの両方が活性化されることになる。これにより、通常のリフレッシュ周期（＝ｔ_ＲＥＦ）内に同じワード線が２回活性化することになることから、リフレッシュ周期が通常の半分（＝ｔ_ＲＥＦ／２）となる。

このように、オートリフレッシュ時のリフレッシュ周期は、リフレッシュ周期指定信号ＲＣ１によって変更することができる。しかも、オートリフレッシュ時のリフレッシュ周期を変更しても、セルフリフレッシュ時のリフレッシュ周期には影響を与えないことから、オートリフレッシュ時の条件、つまり、電源電圧の変動やチップ温度の上昇を考慮して、リフレッシュ周期を指定することが可能となる。

図６及び図７は、セルフリフレッシュ時の動作を説明するためのタイミング図である。このうち、図６はリフレッシュ周期指定信号ＲＣ２がローレベルである場合の動作を示しており、図７はリフレッシュ周期指定信号ＲＣ２がハイレベルである場合の動作を示している。

図６及び図７に示すように、外部からセルフリフレッシュコマンドが発行されると、リフレッシュタイマ１３６から内部リフレッシュコマンドＩＲが定期的に生成される。これに応答して、リフレッシュカウンタ１３５は定期的にインクリメント（又はデクリメント）され、その値がアドレスセレクタ１３４を介してロウデコーダ１２１に供給される。この時、リフレッシュ周期指定信号ＲＣ２がローレベルであれば、図６に示すように、リフレッシュカウンタ１３５のカウント値によって順次指定されるワード線ＷＬ_ｉ，ＷＬ_ｉ＋１，ＷＬ_ｉ＋２，ＷＬ_ｉ＋３・・・が順次活性化され、これに繋がる全てのメモリセルがリフレッシュされる。リフレッシュカウンタ１３５は、通常のリフレッシュ周期（＝ｔ_ＲＥＦ）内に全てのワード線が活性化されるよう、内部リフレッシュコマンドＩＲを定期的に生成することから、リフレッシュ周期は通常通り（＝ｔ_ＲＥＦ）となる。

一方、リフレッシュ周期指定信号ＲＣ２がハイレベルであれば、図７に示すように、上記ワード線ＷＬ_ｉ，ＷＬ_ｉ＋１，ＷＬ_ｉ＋２，ＷＬ_ｉ＋３・・・のみならず、別のワード線ＷＬ_ｊ，ＷＬ_ｊ＋１，ＷＬ_ｊ＋２，ＷＬ_ｊ＋３・・・も同時に順次活性化され、これらワード線に繋がる全てのメモリセルがリフレッシュされる。つまり、多重リフレッシュにより、通常の２倍のメモリセルがリフレッシュされることになる。これにより、通常のリフレッシュ周期（＝ｔ_ＲＥＦ）内に同じワード線が２回活性化することになることから、リフレッシュ周期が通常の半分（＝ｔ_ＲＥＦ／２）となる。

このように、セルフリフレッシュ時のリフレッシュ周期は、リフレッシュ周期指定信号ＲＣ２によって変更することができる。しかも、セルフリフレッシュ時のリフレッシュ周期を変更しても、オートリフレッシュ時のリフレッシュ周期には影響を与えないことから、パワーダウン状態において許容される消費電力などを考慮して、リフレッシュ周期を指定することが可能となる。

以上説明したように、本実施形態による半導体記憶装置１００は、オートリフレッシュ時のリフレッシュ周期とセルフリフレッシュ時のリフレッシュ周期をそれぞれ独立して変更することができる。このため、オートリフレッシュ時の条件を考慮してリフレッシュ周期を短縮しつつ、パワーダウン状態において許容される消費電力を満足することが可能となる。

図８は、リフレッシュ周期変更回路１４１，１４２の設定と、これにより得られる特性を纏めた表である。

図８に示すように、本実施形態による半導体記憶装置１００においては、リフレッシュ周期変更回路１４１，１４２の設定方法として３種類の設定方法が想定される。第１の設定方法は、オートリフレッシュ時及びセルフリフレッシュ時とも、リフレッシュ周期を通常のリフレッシュ周期（＝ｔ_ＲＥＦ）に設定する方法である。これは、全体的にメモリセルの情報保持特性が高く、リフレッシュ救済すべきメモリセル数が少ない場合に選択すればよい。この設定を選択するためには、リフレッシュ周期変更回路１４１，１４２に含まれるヒューズ素子１５２をいずれも未切断のままとすればよい。この設定を選択すると、消費電力が最も少なくなる。

第２の設定方法は、オートリフレッシュ時のリフレッシュ周期のみ通常の半分（＝ｔ_ＲＥＦ／２）に設定する方法である。これは、オートリフレッシュ時の条件ではリフレッシュ救済すべきメモリセル数が多いものの、セルフリフレッシュ時の条件ではリフレッシュ救済すべきメモリセル数が少ない場合に選択すればよい。この設定を選択するためには、リフレッシュ周期変更回路１４１に含まれるヒューズ素子１５２を切断すればよい。この設定を選択すると、セルフリフレッシュ時の消費電力を増やすことなく、情報保持特性の低いメモリセルをオートリフレッシュ時においてリフレッシュ救済することが可能となる。

第３の設定方法は、オートリフレッシュ時及びセルフリフレッシュ時とも、リフレッシュ周期を通常のリフレッシュ周期の半分（＝ｔ_ＲＥＦ／２）に設定する方法である。これは、全体的にメモリセルの情報保持特性が低く、リフレッシュ救済すべきメモリセル数が多い場合に選択すればよい。この設定を選択するためには、リフレッシュ周期変更回路１４１，１４２に含まれるヒューズ素子１５２をいずれも切断すればよい。この設定を選択すると消費電力が最も多くなるが、全体的に情報保持特性の低い半導体記憶装置を廃棄することなく救済することが可能となる。

尚、その他の設定方法（第４の設定方法）として、セルフリフレッシュ時のリフレッシュ周期のみ通常の半分（＝ｔ_ＲＥＦ／２）に設定する方法も選択可能であるが、実用性は少ない。

次に、本発明の好ましい第２の実施形態について説明する。

図９は、本発明の好ましい第２の実施形態による半導体記憶装置２００の構成を示すブロック図である。

本実施形態による半導体記憶装置２００は、リフレッシュ周期変更回路１４２がリフレッシュ周期変更回路２４０に置き換えられている点において、上述した第１の実施形態による半導体記憶装置１００と異なる。その他の点は、第１の実施形態による半導体記憶装置１００と同一であることから、同一の要素については同一の符号を付し、重複する説明は省略する。

図１０は、リフレッシュ周期変更回路２４０の構成を示すブロック図である。

図１０に示すように、リフレッシュ周期変更回路２４０は、アドレス記憶回路２４１と比較回路２４２によって構成されている。アドレス記憶回路２４１は、リフレッシュ救済すべきメモリセルのアドレスに「関連するアドレス」を記憶する回路であり、製造段階において検出された情報保持特性の低いメモリセルの１又は２以上のアドレスに「関連するアドレス」が書き込まれる。ここでに「関連するアドレス」とは、リフレッシュ救済すべきメモリセルのアドレスそのものではなく、リフレッシュ救済すべきアドレスと一部のビットのみが異なるアドレス、例えば、リフレッシュ救済すべきアドレスに対して上位１ビットのみが異なるアドレスを指す。

比較回路２４２は、アドレスセレクタ１３４より供給されるロウアドレスと、アドレス記憶回路２４１に記憶されたアドレスとを比較する回路であり、両者が一致すると、リフレッシュ周期指定信号ＲＣ２をハイレベルに活性化させる。このように、リフレッシュ周期変更回路２４０は、アドレス置換回路１３２，１３３と類似した回路構成を有している。

図１１は、セルフリフレッシュ時の動作を説明するためのタイミング図である。

図１１に示すように、外部からセルフリフレッシュコマンドが発行されると、リフレッシュタイマ１３６によって内部リフレッシュコマンドＩＲが定期的に生成され、これに応答して、リフレッシュカウンタ１３５が定期的にインクリメント（又はデクリメント）される。そして、その値がアドレス記憶回路２４１に記憶されたアドレスと一致しない場合には、リフレッシュ周期指定信号ＲＣ２はローレベルとなることから、リフレッシュカウンタ１３５のカウント値によって指定されるワード線ＷＬ_ｉ，ＷＬ_ｉ＋１，ＷＬ_ｉ＋２，ＷＬ_ｉ＋３・・・だけが順次活性化される。

これに対し、リフレッシュカウンタ１３５のカウント値がアドレス記憶回路２４１に記憶されたアドレスと一致すると、リフレッシュ周期指定信号ＲＣ２がハイレベルとなる。これにより、リフレッシュカウンタ１３５のカウント値によって指定されるワード線ＷＬ_ｉ，ＷＬ_ｉ＋１，ＷＬ_ｉ＋２，ＷＬ_ｉ＋３・・・のみならず、リフレッシュ救済すべきメモリセルに繋がるワードＷＬ_ｊ＋１も同時に活性化される。これにより、リフレッシュ救済すべきメモリセルに繋がるワード線だけが、通常のリフレッシュ周期（＝ｔ_ＲＥＦ）内に２回活性化することになる。その他のワード線のリフレッシュ周期については、通常通り（＝ｔ_ＲＥＦ）である。

このように、本実施形態による半導体記憶装置２００は、セルフリフレッシュ時にリフレッシュ救済すべきメモリセルを選択できることから、多重リフレッシュによって情報保持特性の低いメモリセルを救済しつつ、パワーダウン状態における消費電力を低減することが可能となる。

尚、上記実施形態では、セルフリフレッシュ時のみ特定のメモリセルをリフレッシュ救済しているが、リフレッシュ周期変更回路１４１をリフレッシュ周期変更回路２４０と同様の回路に置き換えることにより、オートリフレッシュ時においても特定のメモリセルだけリフレッシュ救済することも可能である。しかしながら、セルフリフレッシュ時と異なり、オートリフレッシュ時の消費電力はあまり問題とならないため、アドレス記憶回路２４１の占有面積等を考慮すれば、セルフリフレッシュ時のみ特定のメモリセルをリフレッシュ救済する構成とすることが好ましい。

次に、本発明の好ましい第３の実施形態について説明する。

図１２は、本発明の好ましい第３の実施形態による半導体記憶装置３００の構成を示すブロック図である。

本実施形態による半導体記憶装置３００は、リフレッシュ周期変更回路１４２がリフレッシュ周期変更回路３４０に置き換えられている点において、上述した第１の実施形態による半導体記憶装置１００と異なる。その他の点は、第１の実施形態による半導体記憶装置１００と同一であることから、同一の要素については同一の符号を付し、重複する説明は省略する。

リフレッシュ周期変更回路３４０は、複数ビットのデジタル値又はアナログ値からなるリフレッシュ周期指定信号ＲＣ３を生成する回路である。具体的な回路構成については図示しないが、例えば、リフレッシュ周期指定信号ＲＣ３のビット数に応じた数のヒューズ素子を含む回路を用いることができる。

図１２に示すように、リフレッシュ周期指定信号ＲＣ３は、リフレッシュタイマ１３６に供給され、これに応じてリフレッシュタイマ１３６のタイマ周期が指定される。これにより、内部リフレッシュコマンドＩＲの生成頻度を可変とすることができることから、全体的な情報保持特性に応じてセルフリフレッシュ時のリフレッシュ周期を調整することが可能となる。

このように、本実施形態による半導体記憶装置３００は、セルフリフレッシュ時のリフレッシュ周期を調整することが可能であることから、全体的な情報保持特性を考慮してパワーダウン状態における消費電力を最適化することが可能となる。つまり、全体的な情報保持特性が高い場合には、タイマ周期を通常よりも長く設定することにより、パワーダウン状態における消費電力をより低減することができ、全体的な情報保持特性が低い場合には、タイマ周期を通常よりも短く設定することにより、パワーダウン状態における消費電力の増大を最小限に抑えつつ、リフレッシュ救済を行うことが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記各実施形態においては、２つのワード線を同時に活性化させることにより多重リフレッシュを行っているが、同時に活性化させるワード線の数はこれに限定されず、３つ以上であっても構わない。

例えば、上記各実施形態においては、２つのワード線を同時に活性化させることにより多重リフレッシュを行っているが、多重リフレッシュさせるワード線の活性化が同時である必要はなく、少しタイミングをずらして活性化させても構わない。

本発明の好ましい第１の実施形態による半導体記憶装置１００の構成を示すブロック図である。メモリセルアレイ１１０の構造を模式的に示す回路図である。リフレッシュ周期変更回路１４１，１４２の回路図である。リフレッシュ周期指定信号ＲＣ１がローレベルである場合におけるオートリフレッシュ時の動作を説明するためのタイミング図である。リフレッシュ周期指定信号ＲＣ１がハイレベルである場合におけるオートリフレッシュ時の動作を説明するためのタイミング図である。リフレッシュ周期指定信号ＲＣ２がローレベルである場合におけるセルフリフレッシュ時の動作を説明するためのタイミング図である。リフレッシュ周期指定信号ＲＣ２がハイレベルである場合におけるセルフリフレッシュ時の動作を説明するためのタイミング図である。リフレッシュ周期変更回路１４１，１４２の設定と、これにより得られる特性を纏めた表である。本発明の好ましい第２の実施形態による半導体記憶装置２００の構成を示すブロック図である。リフレッシュ周期変更回路２４０の構成を示すブロック図である。セルフリフレッシュ時の動作を説明するためのタイミング図である。本発明の好ましい第３の実施形態による半導体記憶装置３００の構成を示すブロック図である。

符号の説明

１００，２００，３００半導体記憶装置
１１０メモリセルアレイ
１１１トランジスタ
１１２キャパシタ
１２１ロウデコーダ
１２２センスアンプ群
１２３Ｉ／Ｏ回路
１２４カラムデコーダ
１３０コントローラ
１３１アドレスバッファ
１３２，１３３アドレス置換回路
１３４アドレスセレクタ
１３５リフレッシュカウンタ
１３６リフレッシュタイマ
１４１，１４２，２４０，３４０リフレッシュ周期変更回路
１５１トランジスタ
１５２ヒューズ素子
１５３ラッチ回路
２４１アドレス記憶回路
２４２比較回路
ＡＲオートリフレッシュ信号
ＳＲセルフリフレッシュ信号
ＩＲ内部リフレッシュコマンド
ＲＣ１〜ＲＣ３リフレッシュ周期指定信号

Claims

リフレッシュ動作によって情報の保持が必要な複数のメモリセルと、
外部から供給される外部リフレッシュコマンドに応答して前記リフレッシュ動作を実行する第１のリフレッシュモードと、
内部で自動生成される内部リフレッシュコマンドに応答して前記リフレッシュ動作を実行する第２のリフレッシュモードと、
前記第１のリフレッシュモード時において複数のワード線に接続される前記複数のメモリセルを並列にリフレッシュし、前記第２のリフレッシュモード時において前記複数のワード線の数よりも少ない前記複数のワード線に対応するワード線に接続される前記複数のメモリセルをリフレッシュするリフレッシュ変更手段と、を備えることを特徴とする半導体記憶装置。