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KR100608377B1 - 메모리 소자의 셀 트랜지스터 제조방법 - Google Patents

메모리 소자의 셀 트랜지스터 제조방법 Download PDF

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Publication number
KR100608377B1
KR100608377B1 KR1020050036794A KR20050036794A KR100608377B1 KR 100608377 B1 KR100608377 B1 KR 100608377B1 KR 1020050036794 A KR1020050036794 A KR 1020050036794A KR 20050036794 A KR20050036794 A KR 20050036794A KR 100608377 B1 KR100608377 B1 KR 100608377B1
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KR
South Korea
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field oxide
recess
gate electrode
film
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KR1020050036794A
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장세억
김용수
오재근
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주식회사 하이닉스반도체
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Publication date
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Abstract

저저항 게이트 전극 형성시 보이드 발생을 억제하고, 공정 난이도를 감소시킬 수 있는 메모리 소자의 셀 트랜지스터 제조방법을 제공한다.
이 트랜지스터 제조방법은, 반도체 기판을 식각하여, 상기 기판의 소정 영역으로부터 돌출된 활성영역을 형성하고, 그 주변부에는 상기 활성영역을 정의하는 필드산화막을 형성한다. 활성영역 내의 채널 영역에 제 1 요홈부를 형성한다. 게이트 전극이 통과하게 될 필드산화막 부위를 상기 제 1 요홈부의 깊이보다 깊게 식각하여 제 2 요홈부를 형성한다. 활성영역의 상면 및 제 1, 제 2 요홈부를 통해 드러난 활성영역의 표면 노출부를 따라 게이트 절연막을 형성한다. 게이트 절연막과 필드산화막 상에 제 1, 제 2 요홈부와 중첩되어 활성영역의 상면을 가로지르는 "제 1 도전막/제 2 도전막" 적층 구조의 게이트 전극을 형성한다.
이처럼 필드산화막을 게이트 전극이 통과될 부분만 선택적으로 리세스 식각하는 방식으로 트랜지스터를 제조하면, 폴리실리콘 재질의 제 1 도전막을 패터닝되는 부위 어디에서나 동일 두께로 확보할 수 있으므로, 공정 진행상의 어려움없이도 저저항 게이트 전극을 형성할 수 있고, 보이드 발생 또한 막을 수 있다.
돌기형 트랜지스터, 저저항 게이트 전극, 보이드

Description

메모리 소자의 셀 트랜지스터 제조방법{METHOD FOR FABRICATING CELL TRANSISTOR OF MEMORY DEVICE}
도 1a 내지 도 1e는 종래 기술로서, 돌기형 트랜지스터의 일 제조방법을 도시한 공정순서도이다.
도 2a 내지 도 2g는 종래 기술로서, 돌기형 트랜지스터의 다른 제조방법을 도시한 공정순서도이다.
도 3a 및 도 3b는 본 발명의 기술적 원리를 설명하기 위해 도입된 개념도로서,
도 3a는 요홈부 내에 폴리실리콘막이 증착된 상태를 보인 단면도이고,
도 3b는 폴리실리콘막의 증착 두께에 따른 밸리 깊이 변화를 도시한 그래프이다.
도 4a 내지 도 4f는 본 발명의 제 1 실시예에 의한 메모리 소자의 셀 트랜지스터 제조방법을 도시한 공정순서도이다.
도 5a 및 도 5b는 제 1 실시예의 공정 결과 만들어진 셀 트랜지스터의 단면 구조를 도시한 것으로,
도 5a는 도 4f의 A-A' 단면도이고,
도 5b는 도 4f의 B-B' 단면도이다.
도 6a 내지 도 6g는 본 발명의 제 2 실시예에 의한 메모리 소자의 셀 트랜지스터 제조방법을 도시한 공정순서도이다.
도 7a 내지 도 7d는 제 2 실시예의 공정 결과 만들어진 돌기형 트랜지스터의 구조를 도시한 것으로,
도 7a는 도 6g의 A-A' 단면도이고,
도 7b는 도 6g의 A1-A1' 단면도이며,
도 7c는 도 6g의 B-B' 단면도이고,
도 7d는 도 6g의 B1-B1' 단면도이다.
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 트리플 채널(triple channel)을 갖는 메모리 소자의 셀 트랜지스터 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 그에 대응하는 셀 트랜지스터의 채널 길이(channel length) 및 폭(width)도 매우 짧아지고 있다. 또한 단채널(short channel) 구조로 가면서 더 이상 문턱전압이 채널 폭과 무관하지 않게 되었다. 따라서, 특정 소자에서 요구하는 셀 트랜지스터의 문턱전압 타겟을 구현함에 있어, 종래의 2차원적인 평면(plannar) 구조로는 그 한계점에 이르렀다는 것이 일반적인 견해이다.
이를 극복하기 위해 최근 로직 소자(logic device)에서는 3차원 트랜지스터 에 대한 연구가 활발히 진행되고 있다. 특히, 트리플 채널을 형성시키는 돌기형 트랜지스터는 차세대 나노 스케일(NANO SCALE) 트랜지스터로서 가장 주목받고 있다.
돌기형 트랜지스터는 채널로서 3면을 이용하기 때문에 온-오프(ON-OFF) 특성이 매우 뛰어나고, 높은 전류구동능력(current drivability)을 지니며, 문턱전압의 낮은 백 바이어스 의존성(back bias dependency)을 지닌다. 이 때문에 로직 소자 적용 가능성에 대한 연구가 활발히 진행되고 있다.
도 1a 내지 도 1e에는 이러한 특성을 갖는 종래의 돌기형 트랜지스터 제조방법을 보인 공정순서도가 제시되어 있다. 이를 참조하여, 그 제조방법을 설명하면 다음과 같다.
도 1a와 같이, 반도체 기판(1)의 소자분리영역에 트랜치를 형성하여, 상기 기판(1)으로부터 수직으로 돌출된 활성영역(1a)을 형성한다. 이어, 트랜치 내에 필드산화막(2)을 형성한다.
도 1b와 같이, 습식 또는 건식식각법으로 필드산화막(112)을 일정 두께 식각하여, 상기 활성영역(1a)의 상부를 노출시킨다.
도 1c와 같이, 표면이 노출된 상기 활성영역(1a)의 상부면을 따라 게이트 절연막(3)을 형성한다.
도 1d와 같이, 게이트 절연막(3)과 잔존 필드산화막(2) 상에 폴리실리콘 재질의 제 1 도전막(4a)과 저저항 재질의 제 2 도전막(4b)을 순차 형성한다. 이때, 제 2 도전막은 WSix, W 등의 재질로 형성된다.
도 1e와 같이, 제 1 및 제 2 도전막(4a),(4b)을 소정 부분 순차식각하여, 채 널 영역과 중첩되어 활성영역(1a)의 상부를 가로지르는 "제 1 도전막(4a)/제 2 도전막(4b)" 적층 구조의 저저항 게이트 전극(4)을 형성한다. 여기서, 참조부호 S와 D는 트랜지스터의 소오스 영역 및 드레인 영역이 형성될 위치를 나타낸다.
하지만 상기 공정을 적용해서 트랜지스터를 제조하면, 반도체 기판(1)으로부터 수직 돌출된 활성영역(1a)과 필드산화막(2) 간에 단차가 존재하기 때문에 저저항 게이트 전극(4)을 이루는 제 2 도전막(4b) 형성시 도 1e의 Ｉ 부분에 도시된 형태의 보이드(V)가 형성되어, 게이트 전극(4)의 저항이 급격히 증가되는 문제가 발생한다.
도 2a 내지 도 2g는 이러한 문제를 해결하기 위해 제안된 종래 기술로서, 돌기형 트랜지스터의 다른 제조방법을 도시한 공정순서도이다. 이를 참조해서 그 제조방법을 살펴보면 다음과 같다.
도 2a와 같이, 반도체 기판(1)의 소자분리영역에 트랜치를 형성하여, 상기 기판(1)으로부터 수직으로 돌출된 활성영역(1a)을 형성한다. 이어, 트랜치 내에 필드산화막(2)을 형성한다.
도 2b와 같이, 습식 또는 건식식각법으로 필드산화막(112)을 일정 두께 식각하여, 상기 활성영역(1a)의 상부를 노출시킨다.
도 2c와 같이, 표면이 노출된 상기 활성영역(1a)의 상부면을 따라 게이트 절연막(3)을 형성한다.
도 2d와 같이, 게이트 절연막(3)과 잔존 필드산화막(2) 상에 폴리실리콘 재질의 제 1 도전막(4a)을 형성한다.
도 2e와 같이, CMP(Chemical Mechanical Polishing) 공정으로 제 1 도전막(4a)을 평탄화한다. 그 결과, 활성영역(1a) 위에는 "t1" 두께의 제 1 도전막(4a)이 잔존되고, 필드산화막(2) 위에는 "t1 +α" 두께의 제 1 도전막(4a)이 잔존된다. 이처럼 제 1 도전막(4a)을 평탄화한 것은, 활성영역(1a)과 필드산화막(2) 간에 단차가 존재하더라도 평탄화된 제 1 도전막(4a)으로 인해 이들 간에 단차가 존재하지 않는 것과 같은 효과를 기대할 수 있기 때문이다. 따라서, 이 상태에서 후속 막질 증착 공정(예컨대, 제 2 도전막 형성 공정)을 실시하면 증착 막질 내에 보이드가 생성되는 것을 막을 수 있다.
도 2f와 같이, 평탄화된 제 1 도전막(4a) 상에 저저항 재질의 제 2 도전막(4b)을 형성한다. 이때, 제 2 도전막(4b)은 WSix, W 등의 재질로 형성된다.
도 2g와 같이, 제 1 및 제 2 도전막(4a),(4b)을 소정 부분 순차 식각하여 채널 영역과 중첩되어 활성영역(1a)의 상부를 가로지르는 저저항 게이트 전극(4)을 형성한다. 이때, 상기 게이트 전극(4)은 도시된 바와 같이 "제 1 도전막(4a)/제 2 도전막(4b)"의 적층 구조로 형성된다. 그리고, 참조부호 S와 D는 트랜지스터의 소오스 영역 및 드레인 영역이 형성될 위치를 나타낸다.
이와 같이 CMP 공정을 도입하여 하부 막질을 평탄화한 상태에서 상부 막질을 증착하는 방식으로 저저항 게이트 전극(4)을 형성하면, 게이트 전극(4) 내에 생성되는 보이드는 최대한 억제할 수 있지만, 공정 측면에서 또 다른 문제가 야기된다. 즉, 필드산화막(2) 위에 남겨진 제 1 도전막(4a)의 두께(t1 +α)가 활성영역(1a) 위에 남겨진 제 1 도전막(4a)의 두께(t1)보다 상대적으로 두껍기 때문에 제 1 및 제 2 도전막(4a),(4b)을 식각하여 게이트 전극(4)을 형성할 때 공정 난이도가 증가되고, 수율이 저하되는 문제가 발생된다.
본 발명이 이루고자 하는 기술적 과제는, 필드산화막을 게이트 전극이 통과될 부분만 선택적으로 리세스 식각하고, 폴리 밸리를 최소화하는 공정 기술을 도입하여 폴리실리콘 재질의 도전막을 형성하므로써, 게이트 전극을 형성하기 위한 도전막 식각 공정시, 공정 난이도를 감소시키고, 수율을 향상시킬 수 있도록 한 메모리 소자의 셀 트랜지스터 제조방법을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 폴리실리콘 재질의 제 1 도전막 위에 저저항 재질의 제 2 도전막 형성시 야기되던 보이드 발생을 방지하여 게이트 전극의 저항 증가를 막을 수 있도록 한 메모리 소자의 셀 트랜지스터 제조방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 제 1 실시예는 셀 트랜지스터의 일 제조방법을 제공한다. 이 방법은, 반도체 기판을 식각하여 상기 기판의 소정 영역으로부터 돌출된 활성영역을 형성하고, 그 주변부에는 활성영역을 정의하는 필드산화막을 형성한다. 게이트 전극이 통과하게 될 필드산화막 부위를 소정 깊이 식각하여 상기 활성영역 내의 채널 영역과 일체로 연결되는 요홈부를 형성하고, 그 위에 게이트 절연막을 형성한다. 활성영역 내의 채널 영역 및 요홈부와 중첩되어 상기 활성영역의 상면을 가로지르도록, 게이트 절연막을 포함한 필드산화막 상에 " 제 1 도전막/제 2 도전막" 적층 구조의 게이트 전극을 형성한다.
이때, 필드산화막은 2000 ~ 6000Å의 두께로 형성하며, 요홈부는 그 저면에 필드산화막 두께의 1/2에 해당되는 막질이 잔존되도록 그 깊이를 조절한다. 제 1 도전막은 폴리실리콘 재질로 형성하고, 제 2 도전막은 W, WN, WSix, TiSix 등의 저저항 재질로 형성한다. 제 1 도전막의 바람직한 증착 두께는 300 ~ 1500Å이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 제 2 실시예는 셀 트랜지스터의 다른 제조방법을 제공한다. 이 방법은, 반도체 기판을 식각하여 상기 기판의 소정 영역으로부터 돌출된 활성영역을 형성하고, 그 주변부에는 활성영역을 정의하는 필드산화막을 형성한다. 활성영역 내의 채널 영역에 제 1 요홈부를 형성하고, 게이트 전극이 통과하게 될 필드산화막 부위를 소정 깊이 식각하여 제 2 요홈부를 형성한다. 이때, 제 2 요홈부는 제 1 요홈부보다 깊은 깊이로 형성한다. 상기 활성영역의 상면 및 제 1, 제 2 요홈부를 통해 드러난 활성영역의 표면 노출부를 따라 게이트 절연막을 형성한다. 제 1, 제 2 요홈부와 중첩되어 활성영역의 상면을 가로지르도록 게이트 절연막을 포함한 필드산화막 상에 "제 1 도전막/제 2 도전막" 적층 구조의 게이트 전극을 형성한다.
이때, 필드산화막은 2000 ~ 6000Å의 두께로 형성하고, 제 1 요홈부는 필드산화막 두께의 1/3 수준으로 그 깊이를 조절한다. 반면, 제 2 요홈부는 그 저면에 기 증착된 필드산화막 두께의 1/3에 해당하는 막질이 잔존하도록 깊이를 조절한다. 또한 일 변형예로서, 제 1 요홈부를 형성하는 단계와 제 2 요홈부를 형성하는 단계는 그 순서를 바꾸어 진행해도 무방하다. 제 1 도전막은 폴리실리콘 재질로 형성하 고, 제 2 도전막은 W, WN, WSix, TiSix 등의 저저항 재질로 형성한다. 제 1 도전막의 바람직한 증착 두께는 300 ~ 1500Å이다.
상기 공정을 적용하여 트랜지스터를 제조하면, 필드산화막이 게이트 전극이 통과될 부분만 선택적으로 리세스 식각되므로, 폴리실리콘 재질의 제 1 도전막을 패터닝되는 부위 어디에서나 동일 두께로 확보할 수 있게 된다. 따라서, 제 1 도전막 위에 저저항 재질의 제 2 도전막 형성시 보이드가 생성되지 않는다. 또한, 제 1 및 제 2 도전막을 식각하여 게이트 전극을 형성할 때, 공정 난이도를 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3a 및 도 3b는 본 발명의 기술적 원리를 설명하기 위해 도입된 개념도로서, 도 3a는 요홈부 내에 폴리실리콘막이 증착된 상태를 보인 단면도이고, 도 3b는 폴리실리콘막의 증착 두께에 따른 폴리 밸리 깊이(poly valley depth)의 변화를 도시한 그래프이다.
상기 도면에 의하면, 요홈부(g)의 너비 W가 적을수록 그리고 폴리실리콘막(12)의 증착 두께 t가 두꺼울수록 상기 막(12)의 밸리 깊이 ℓ이 얕아져 요홈부(g)를 용이하게 매립할 수 있음을 알 수 있다. 즉, 주어진 요홈부(g)의 폭 W에 적정 두께의 폴리실리콘막(12)을 증착하면 폴리 밸리 염려없이 요홈부를 매립할 수 있게 된다. 도 3a에서 미설명 참조번호 10은 반도체 기판을 나타낸다.
상기 기술적 원리에 기초하여 본 발명의 제 1 및 제 2 실시예에서 제안된 메 모리 소자의 셀 트랜지스터 제조방법을 각각 살펴본다.
도 4a 내지 도 4f는 본 발명의 제 1 실시예에 의한 메모리 소자의 셀 트랜지스터 제조방법을 도시한 공정순서도이다. 이를 참조하여 그 제조방법을 구체적으로 설명하면 다음과 같다.
도 4a와 같이, 반도체 기판(1)을 소정 부분 식각하여 기판(1) 내에 트랜치를 형성한다. 그 결과, 기판(1)으로부터 수직으로 돌출된 활성영역(1a)이 형성된다. 상기 활성영역(1a) 주변의 식각된 영역 예컨대, 트랜치가 형성된 부분은 소자분리영역에 해당한다. 이어, 트랜치 내에 2000 ~ 6000Å 두께(h1)의 필드산화막(2)을 형성한다.
도 4b와 같이, 게이트 전극이 통과하게 될 필드산화막(2) 부위를 소정 깊이 식각하여 요홈부(g)를 형성한다. 이때, 요홈부(g)는 기 형성된 트랜치보다 얕은 깊이로 형성되며, 요홈부(g) 저면에는 소정 두께(h2)의 필드산화막(2)이 남겨진다. 요홈부 저면에 남겨진 필드산화막(2)의 두께(h2)는 초기 형성된 필드산화막 두께(h1)의 1/2 수준이 바람직하다. 예컨대, 초기 형성된 필드산화막(2)의 두께(h1)가 3000Å인 경우, 요홈부(g) 저면에 남겨진 필드산화막(2)의 두께(h2)는 1500Å이 되도록 조절한다. 경우에 따라서는 요홈부(g) 저면에 남겨진 필드산화막(2)의 두께(h2)를 이와 달리 조절하는 것도 가능하다.
도 4c와 같이, 상기 활성영역(1a)의 상면과 요홈부(g)를 통해 드러난 활성영역의 표면 노출부를 따라 게이트 절연막(3)을 형성한다.
도 4d와 같이, 상기 게이트 절연막(3)과 요홈부(g)를 포함한 필드산화막(2) 상에 폴리실리콘 재질의 제 1 도전막(4a)을 300 ~ 1500Å의 두께로 형성한다. 이때, 활성영역과 소자분리영역의 리세스된 골을 따라 폴리 밸리(poly valley)가 형성되나, 이는 도 3a 및 도 3b에서 언급했듯이 적정 두께의 폴리실리콘막을 사용하므로써 밸리 깊이를 최소화할 수 있으므로, 고려하지 않아도 된다. 따라서, 제 1 도전막(4a)은 활성영역(1a)과 필드산화막(2) 위에서 모두 동일 두께 t2를 가지게 된다.
도 4e와 같이, 제 1 도전막(4a) 상에 저저항 재질의 제 2 도전막(4b)을 형성한다. 이때, 제 2 도전막(4b)은 W, WN, WSix, TiSix 등의 재질로 형성하며, CVD(Chemical vapor Deposition) 또는 PVD(Physical vapor Deposition) 방식으로 적층된다.
도 4f와 같이, 제 1 및 제 2 도전막(4a),(4b)을 소정 부분 순차 식각하여 상기 활성영역(1a) 내의 채널 영역 및 요홈부(g)와 중첩되어 활성영역(1a)의 상면을 가로지르는 저저항 게이트 전극(4)을 형성한다. 이때, 게이트 전극(4)은 도시된 바와 같이 "제 1 도전막(4a)/제 2 도전막(4b)"의 적층 구조로 형성된다. 그후, 이온주입 공정으로 게이트 전극(4) 양측의 상기 활성영역(1a) 내에 소오스 및 드레인 영역(S),(D)을 형성한다.
도 5a 및 도 5b는 제 1 실시예의 공정 결과 만들어진 셀 트랜지스터의 구조를 도시한 것으로, 도 5a는 도 4f의 A-A' 단면도이며, 도 5b는 도 4f의 B-B' 단면도이다.
상기 도면들을 참조하면, 이 트랜지스터는 다음과 같이 구성되어 있음을 알 수 있다. 기판(1)의 소정 영역으로부터 수직으로 돌출된 활성영역(1a)을 가지며, 이 활성영역(1a)의 양측 주변부에는 필드산화막(2)이 형성되고, 게이트 전극이 통과될 부분의 필드산화막(2) 내에는 상기 활성영역(1a) 내의 채널 영역과 일체로 연결되는 요홈부(g)가 구비된다. 필드산화막(2) 위에는 상기 활성영역(1a) 내의 채널 영역 및 요홈부(g)와 중첩되어 활성영역(1a)의 상면을 가로지르는 저저항 게이트 전극(4)이 놓인다. 게이트 전극(4)과 활성영역(1a) 사이에는 게이트 절연막(3)이 개재된다. 게이트 전극(4) 양측의 활성영역(1a) 내부에는 소오스 및 드레인 영역(S),(D)이 형성된다.
이와 같은 방법으로 트랜지스터를 제조하면, 패터닝될 부분의 제 1 도전막(4a) 두께가 어느 위치에서나 "t2"로 동일하기 때문에 제 1 및 제 2 도전막(4a),(4b)을 식각하여 저저항 게이트 전극(4)을 형성할때 기존대비 공정 난이도를 감소시킬 수 있다.
또한, 기판(1)으로부터 돌출된 활성영역(1a)과 필드산화막(2) 간에 단차가 존재하지 않을 뿐 아니라 그 위에 형성된 제 1 도전막(4a)의 두께가 어느 위치에서나 "t2"로 동일하므로, 저저항 게이트 전극(4) 형성시 보이드가 발생하는 것을 막을 수 있다.
도 6a 내지 도 6g는 본 발명의 제 2 실시예에 의한 메모리 소자의 셀 트랜지스터 제조방법을 도시한 공정순서도이다. 이를 참조하여 그 제조방법을 구체적으로 설명하면 다음과 같다.
도 6a와 같이, 반도체 기판(1)을 소정 부분 식각하여 기판(1) 내에 트랜치를 형성한다. 그 결과, 기판(1)으로부터 수직으로 돌출된 활성영역(1a)이 형성된다. 상기 활성영역(1a) 주변의 식각된 영역 예컨대, 트랜치가 형성된 부분은 소자분리영역에 해당한다. 이어, 트랜치 내에 2000 ~ 6000Å의 두께(h1)의 필드산화막(2)을 형성한다.
도 6b와 같이, 상기 활성영역(1a) 내의 채널 영역에 소정 깊이의 제 1 요홈부(g1)를 형성한다. 제 1 요홈부(g1)의 깊이(d1)는 초기 형성된 필드산화막 두께(h1)의 1/3 수준으로 형성하는 것이 바람직하나, 경우에 따라 그 깊이(d1)를 달리 조절하는 것도 가능하다. 예컨대, 초기 형성된 필드산화막(2)의 두께(h1)가 3000Å인 경우, 제 1 요홈부(g)의 깊이(d1)는 1000Å이 되도록 조절한다.
도 6c와 같이, 게이트 전극이 통과하게 될 필드산화막(2) 부위를 소정 깊이 식각하여 제 1 요홈부(g1)와 일체로 연결되는 제 2 요홈부(g2)를 형성한다. 이때, 제 2 요홈부(g2)는 제 1 요홈부(g1)보다 깊은 깊이(d2)로 형성되며, 제 2 요홈부(g2)의 저면에는 소정 두께(h2)의 필드산화막(2)이 남겨진다. 제 2 요홈부(g2) 저면에 남겨진 필드산화막(2)의 두께(h2)는 초기 형성된 필드산화막 두께(h1)의 1/3 수준이 바람직하다. 예컨대, 초기 형성된 필드산화막(2)의 두께(h1)가 3000Å인 경우, 제 2 요홈부(g2) 저면에 남겨진 필드산화막(2)의 두께(h2)는 1000Å이 되도록 조절한다. 경우에 따라 남겨진 필드산화막(2)의 두께(h2)를 이와 달리 조절하는 것도 가능하다. 이처럼 제 2 요홈부(g2)의 리세스 깊이(d2)를 제 1 요홈부(g1)의 리세스 깊이(d1)보다 깊게 가져간 것은 이후 게이트 라인을 따라 트랜지스터를 절단했을 때 채널이 3면에 걸쳐 형성되도록 하기 위함이다.
본 실시예의 일 변형예로서, 도 6b의 제 1 요홈부(g1) 형성 공정과 도 6c의 제 2 요홈부(g2) 형성 공정은 그 순서를 바꾸어 진행할 수도 있으며, 서로 다른 식각선택비를 갖는 케미컬을 사용하여 1회의 사진식각공정으로 제 1 및 제 2 요홈부(g1),(g2)를 모두 형성하는 방식으로 공정을 진행할 수도 있다.
도 6d와 같이, 활성영역(1a)의 상면 및 제 1, 제 2 요홈부(g1),(g2)를 통해 드러난 활성영역(1a)의 표면 노출부를 따라 게이트 절연막(3)을 형성한다.
도 6e와 같이, 제 1 및 제 2 요홈부(g1),(g2)를 포함한 게이트 절연막(3)과 필드산화막(3) 상에 폴리실리콘 재질의 제 1 도전막(4a)을 300 ~ 1500Å의 두께로 형성한다. 이때, 활성영역과 소자분리영역의 리세스된 골을 따라 폴리 밸리가 형성되나, 도 3a 및 도 3b에서 언급한 바와 같이 적정 두께의 폴리실리콘막을 사용하므로써 밸리 깊이를 최소화할 수 있으므로, 고려하지 않아도 된다. 따라서, 제 1 도전막(4a)은 기판(1)으로부터 돌출된 활성영역(1a)과 필드산화막(2) 위에서 모두 동일 두께 t2를 가지게 된다.
도 6f와 같이, 제 1 도전막(4a) 상에 CVD 또는 PVD 방식으로 저저항 재질의 제 2 도전막(4b)을 형성한다. 이때, 제 2 도전막(4b)은 W, WN, WSix, TiSix 등의 재질로 형성된다.
도 6g와 같이, 제 1 도전막(4a)과 제 2 도전막(4b)을 소정 부분 순차 식각하여 제 1, 제 2 요홈부(g)와 중첩되어 활성영역(1a)의 상면을 가로지르는 저저항 게이트 전극(4)을 형성한다. 이때, 게이트 전극(4)은 도시된 바와 같이 "제 1 도전막(4a)/제 2 도전막(4b)"의 적층 구조로 형성된다. 그후, 이온주입 공정으로 게이트 전극(4) 양측의 상기 활성영역(1a) 내에 소오스 및 드레인 영역(S),(D)을 형성한다.
도 7a 내지 도 7d는 제 2 실시예의 공정 결과 만들어진 메모리 셀 트랜지스터의 구조를 도시한 것으로, 도 7a는 도 6g의 A-A' 단면도이고, 도 7b는 도 6g의 A1-A1' 단면도이며, 도 7c는 도 6g의 B-B' 단면도이고, 도 7d는 도 6g의 B1-B1' 단면도이다.
상기 도면들을 참조하면, 제 2 실시예에서 제안된 트랜지스터는 다음과 같이 구성되어 있음을 알 수 있다. 기판(1)의 소정 영역으로부터 수직으로 돌출된 활성영역(1a)을 가지며, 이 활성영역(1a)의 양측 주변부에는 필드산화막(2)이 형성되고, 상기 활성영역(1a) 내의 채널 영역에는 "d1" 깊이의 제 1 요홈부(g1)가 구비된다. 따라서, 채널이 형성될 부분의 활성영역 높이(Hc)는 소오스 및 드레인 영역(S),(D)이 형성될 부분의 활성영역 높이(Hs/d)보다 "d1" 사이즈만큼 낮다. 게이트 전극이 통과될 부분의 필드산화막(2) 내에는 제 1 요홈부(g1)와 일체로 연결되는 "d2" 깊이의 제 2 요홈부(g2)가 구비된다. 이때, d2는 d1보다 깊게 리세스된 깊이를 갖는다. 필드산화막(2) 위에는 제 1, 제 2 요홈부(g1),(g2)와 중첩되어 활성영역(1a)의 상면을 가로지르는 저저항 게이트 전극(4)이 놓인다. 게이트 전극(4)과 활성영역(1a) 사이에는 게이트 절연막(3)이 개재된다. 게이트 전극(4) 양측의 활성영역(1a) 내부에는 소오스 및 드레인 영역(S),(D)이 형성된다.
이와 같은 방법으로 트랜지스터를 제조할 경우 역시, 패터닝될 부분의 제 1 도전막(4a) 두께가 어느 위치에서나 "t2"로 동일하기 때문에 제 1 및 제 2 도전막 (4a),(4b)을 식각하여 저저항 게이트 전극(4)을 형성할때 기존대비 공정 난이도를 감소시킬 수 있다. 또한, 이로 인해 트랜지스터 제조시 불량 발생율을 줄일 수 있으므로, 수율을 향상시킬 수 있다.
게다가, 기판(1)으로부터 수직 돌출된 활성영역(1a)과 필드산화막(2) 간에 단차가 존재하지 않고, 그 위에 형성된 제 1 도전막(4a)의 두께 또한 어느 위치에서나 "t2"로 동일하므로, 제 2 도전막(4b) 형성시 보이드가 생성되지 않는다. 그 결과, 저저항 게이트 전극의 저항 증가를 막을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명하였지만, 본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형 실시될 수 있음은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 필드산화막을 게이트 전극이 통과될 부분만 선택적으로 리세스 식각하고, 폴리 밸리를 최소화하는 기술을 도입하므로써, 폴리실리콘 재질의 제 1 도전막을 패터닝되는 부위 어디에서나 동일 두께로 확보할 수 있으므로, 게이트 전극을 형성하기 위한 도전막 식각 공정시, 공정 난이도를 감소시킬 수 있을 뿐 아니라 수율 향상을 꾀할 수 있다. 또한, 이로 인해 제 1 도전막 위에 저저항 재질의 제 2 도전막 증착시 보이드가 생성되지 않으므로, 게이트 전극의 저항 증가를 방지할 수 있고 공정 신뢰성을 향상시킬 수 있다.

Claims (15)

  1. 반도체 기판을 식각하여 상기 기판의 소정 영역으로부터 돌출된 활성영역을 형성하는 단계;
    상기 기판에 상기 활성영역을 정의하는 필드산화막을 형성하는 단계;
    게이트 전극이 통과하게 될 상기 필드산화막 부위를 소정 깊이 식각하여 요홈부를 형성하는 단계;
    상기 활성영역의 상면 및 상기 요홈부를 통해 드러난 상기 활성영역의 표면 노출부를 따라 게이트 절연막을 형성하는 단계; 및
    상기 활성영역 내의 채널 영역 및 상기 요홈부와 중첩되어 상기 활성영역의 상면을 가로지르도록, 상기 게이트 절연막을 포함한 상기 필드산화막 상에 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
  2. 제 1항에 있어서,
    상기 필드산화막은 2000 ~ 6000Å의 두께로 형성하는 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
  3. 제 1항에 있어서,
    상기 요홈부는 그 저면에 상기 필드산화막 두께의 1/2에 해당되는 막질이 잔 존하도록 그 깊이를 조절하는 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
  4. 제 1항에 있어서,
    상기 게이트 전극은 "제 1 도전막/제 2 도전막" 적층 구조로 형성하는 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
  5. 제 4항에 있어서,
    상기 제 1 도전막은 300 ~ 1500Å 두께의 폴리실리콘 재질로 형성하는 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
  6. 제 4항에 있어서,
    상기 제 2 도전막은 W, WN, WSix, TiSix 등의 저저항 재질로 형성하는 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
  7. 반도체 기판을 식각하여 상기 기판의 소정 영역으로부터 돌출된 활성영역을 형성하는 단계;
    상기 기판에 상기 활성영역을 정의하는 필드산화막을 형성하는 단계;
    상기 활성영역 내의 채널 영역에 제 1 요홈부를 형성하는 단계;
    게이트 전극이 통과하게 될 상기 필드산화막 부위를 상기 제 1 요홈부보다 깊게 식각하여 제 2 요홈부를 형성하는 단계;
    상기 활성영역의 상면 및 상기 제 1, 제 2 요홈부를 통해 드러난 상기 활성영역의 표면 노출부를 따라 게이트 절연막을 형성하는 단계; 및
    상기 제 1 및 제 2 요홈부와 중첩되어 상기 활성영역의 상면을 가로지르도록, 상기 게이트 절연막을 포함한 상기 필드산화막 상에 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
  8. 제 7항에 있어서,
    상기 필드산화막은 2000 ~ 6000Å의 두께로 형성하는 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
  9. 제 7항에 있어서,
    상기 제 1 요홈부는 상기 필드산화막 두께의 1/3 수준으로 그 깊이를 조절하는 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
  10. 제 7항에 있어서,
    상기 제 2 요홈부는 그 저면에 상기 필드산화막 두께의 1/3에 해당되는 막질이 잔존하도록 그 깊이를 조절하는 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
  11. 제 7항에 있어서,
    상기 제 1 요홈부를 형성하는 단계와 상기 제 2 요홈부를 형성하는 단계는 그 순서를 바꾸어 진행해도 무방한 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
  12. 제 7항에 있어서,
    상기 게이트 전극은 "제 1 도전막/제 2 도전막" 적층 구조로 형성하는 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
  13. 제 12항에 있어서,
    상기 제 1 도전막은 300 ~ 1500Å 두께의 폴리실리콘 재질로 형성하는 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
  14. 제 12항에 있어서,
    상기 제 2 도전막은 W, WN, WSix, TiSix 등의 저저항 재질로 형성하는 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
  15. 제 7항에 있어서,
    상기 제 1 및 제 2 요홈부는 서로 다른 식각 선택비를 갖는 케미컬을 사용하여 1회의 사진식각공정으로 형성하는 것을 특징으로 하는 메모리 소자의 셀 트랜지 스터 제조방법.
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