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KR100520222B1 - 반도체 소자에서의 듀얼 게이트 산화막 구조 및 그에 따른형성방법 - Google Patents

반도체 소자에서의 듀얼 게이트 산화막 구조 및 그에 따른형성방법 Download PDF

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KR100520222B1
KR100520222B1 KR10-2003-0040714A KR20030040714A KR100520222B1 KR 100520222 B1 KR100520222 B1 KR 100520222B1 KR 20030040714 A KR20030040714 A KR 20030040714A KR 100520222 B1 KR100520222 B1 KR 100520222B1
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KR
South Korea
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oxide film
active region
film
device isolation
active
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전종식
조현호
정병홍
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삼성전자주식회사
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Abstract

반도체 소자에서의 듀얼 게이트 산화막 형성방법이 개시된다. 본 발명에서는 서로 다른 전압에서 동작되는 제1 및 제2 활성영역들을 반도체 기판에 가지며, 상기 제1 및 제2 활성영역들은 STI 구조의 소자분리막을 갖는 반도체 소자의 듀얼 게이트 절연막 제조방법에 있어서, 상기 제1 및 제2 활성영역들에 각기 대응되는 게이트 절연막을 형성하기 이전에, 상기 소자분리막의 최상부 높이가 상기 제1 활성영역 및 제2 활성영역의 상부 표면보다 더 낮게 상기 소자분리막을 형성하는 단계를 포함함을 특징으로 한다. 본 발명에 의하면, 소자분리막의 최상부 높이가 활성영역의 상부 표면보다 아래에 위치하게 형성됨으로써 트렌치 측벽 일부까지도 활성영역으로 활용하여 활성영역의 셀 전류를 증가시킬 수 있고, 활성영역과 필드영역의 단차에 기인하는 스트링거를 방지할 수 있으며, 활성영역과 필드영역의 경계면에서 덴트 현상이 발생하는 것도 방지할 수 있다.

Description

반도체 소자에서의 듀얼 게이트 산화막 구조 및 그에 따른 형성방법{Dual gate oxide structure for use in semiconductor device and method therefore}
본 발명은 반도체 소자에 관한 것으로서, 더 상세하게는 서로 다른 전압 영역에서 서로 다른 두께의 산화막을 갖는 듀얼 게이트 산화막 형성방법에 관한 것이다.
에스램(SRAM)등과 같은 반도체 메모리 장치에서, 메모리 셀을 형성하는 트랜지스터의 동작전압과 상기 메모리 셀에 데이터를 억세스하기 위해 주변 로직회로내에 위치되는 트랜지스터의 동작전압은 서로 다르기 때문에 게이트 절연막 예컨대 산화막의 두께도 서로 다르게 된다. 또한, LDI(LCD Driver IC) 제품과 같은 전력소자(power device) 분야에서도, 소자 구동시 로직회로(LOGIC circuit) 구동을 위한 로우전압(Low Voltage) 동작과 LCD 구동을 위한 하이전압(High Voltage) 동작이 모두 필요하므로 게이트 산화막을 듀얼 게이트 구조로 가져가야 함은 물론, 선폭의 축소에 기인하여 얕은 트렌치 소자분리막(STI : Shallow Trench Isolation) 구조의 채용이 늘어나고 있다.
그렇지만 STI 구조에 하기에 설명되는 바와 같은 종래의 듀얼 게이트 산화막 제조공정을 그대로 적용하면 소자분리막의 최상부 높이가 활성영역의 상부 표면보다 높게 위치되어 단차가 발생된다. 단차가 발생되면, 트렌치 측벽 일부를 활성영역으로 활용할 수 없고, 활성영역과 필드영역의 단차에 기인한 스트링거(stringer)가 발생되며, STI에 형성되는 필드산화막과 활성영역에 형성되는 열산화막의 재질에 대한 습식식각률의 차이에 의해 활성영역과 필드영역의 경계면에서 심하게 덴트(dent)가 발생된다.
이하에서는 상기한 현상들이 발생되는 원인이 더욱 철저히 이해되도록 하기 위하여 종래의 듀얼 게이트 산화막 제조공정이 첨부된 도면들을 참조하여 설명될 것이다.
도 1a 내지 도 1f에 제시된 종래의 듀얼 게이트 산화막 형성방법을 보인 공정순서도를 참조하여 이를 구체적으로 설명하면 다음과 같다. 여기서는 편의상, 상기 공정을 제 6단계로 구분하여 설명한다. 상기 도면에서 참조부호 Ⅰ은 로우전압(LV) 영역으로서 얇은 게이트 산화막이 형성될 제1 활성영역을 나타내고, 참조부호 Ⅱ는 하이전압(HV) 영역으로서 두꺼운 게이트 산화막이 형성될 제2 활성영역을 나타낸다.
제 1단계로서, 도 1a와 같이 반도체 기판(100) 상에 패드산화막(102)과 질화막(104)을 순차적으로 적층한 결과물(105)이 형성된 후, 제1 활성영역(Ⅰ)과 제2 활성영역(Ⅱ)을 한정하는 트렌치가 형성될 부분 및 각 활성영역의 소자분리를 위한 트렌치가 형성될 부분을 노출시키는 포토레지스트 패턴(109)이 상기 질화막(104) 상에 형성된다.
제 2단계로서, 도 1b와 같이 상기 포토레지스트 패턴(109)을 식각마스크로 이용하여 상기 질화막(104), 패드산화막(102) 및 반도체 기판(100)을 순차적으로 식각함에 의해 상기 반도체 기판(100)에 제1 활성영역(Ⅰ)과 제2 활성영역(Ⅱ)을 한정하는 트렌치(t1)가 형성되고, 각 활성영역에서 소자들을 분리하는 트렌치(t2)가 형성된다. 이 후, 남아있는 포토레지스트 패턴(109)은 에싱공정으로 제거된다.
제 3단계로서, 도 1c와 같이 상기 트렌치(t1,t2) 내부가 충분히 채워지도록 상기 결과물 상에 USG(Undoped Silicate Glass) 또는 HDP(High Density Plasma) 재질의 필드산화막(108)이 형성된다. 또한, 상기 제1 및 제2 활성영역(Ⅰ,Ⅱ)에 질화막 패턴이 일부 잔존(107)하도록 상기 필드산화막(108) 및 질화막(104)을 화학 기계적 연마(CMP : Chemical Mechanical Polishing) 등과 같은 평탄화 공정을 진행함으로써 트렌치(t1,t2) 내부가 매립되는 제1 및 제2 소자분리막(110,112)이 형성된다. 상기 제1 소자분리막(110)은 제1, 2 활성영역 및 필드영역을 분리하는 막으로서 정의되고, 상기 제2 소자분리막(112)은 각 활성영역의 소자들을 분리하는 막으로서 정의된다.
제 4단계로서, 도 1d와 같이 상기 잔존 질화막(107)은 인산(H3PO4)을 이용한 습식식각으로 제거되고, 상기 패드산화막(102)은 희석화된 불산(HF)를 이용한 습식식각으로 제거됨으로써 제1 및 제2 활성영역(Ⅰ,Ⅱ)의 표면을 노출시킨다. 이어서, 상기 제1 및 제2 활성영역(Ⅰ,Ⅱ)의 표면 노출부에 300Å 두께의 하이전압용 제1 열산화막(114)이 형성된다.
제 5단계로서, 도 1e와 같이 상기 제1 활성영역(Ⅰ) 및 상기 제1 소자분리막(110)의 일부를 노출시키는 포토레지스트 패턴(111)이 형성된 후, 상기 포토레지스트 패턴(111)을 식각마스크로 이용하여 제1 열산화막을 식각함에 의해 제2 활성영역(Ⅱ)에만 선택적으로 제1 열산화막(114)을 남긴다.
제 6단계로서, 도 1f와 같이 상기 포토레지스트 패턴(111)이 에싱공정으로 제거되고, 제1 활성영역(Ⅰ)에 40Å 두께의 로우전압용 제2 열산화막(116)이 형성됨으로써 듀얼 게이트 산화막 공정이 완료된다. 물론, 상기 제2 열산화막(116) 형성시 제1 열산화막(114)도 추가적으로 성장하지만 그 양이 미미하므로 고려하지 않아도 된다.
상기 공정의 결과로서, 제1 활성영역(Ⅰ)에는 제2 열산화막 재질의 얇은 로우전압용 게이트 산화막(116)이 형성되고, 제2 활성영역(Ⅱ)에는 제1 열산화막 재질의 두꺼운 하이전압용 게이트 산화막(114)이 형성된다.
상기한 종래기술에 의해 형성된 듀얼 게이트 산화막 형성구조는 소자의 집적도가 증가하여도 활성영역의 사이즈는 고정되는 구조를 갖고, STI의 상부가 활성영역의 상부보다 높게 위치되어 단차 구조를 갖기 때문에 다음과 같은 여러 가지 문제점들이 발생된다.
첫째, STI의 상부가 활성영역의 상부보다 높게 위치되어 단차 구조를 갖기 때문에 트렌치 측벽 일부를 활성영역으로 활용할 수 없어 활성영역의 사이즈가 고정되는 문제점이 있다.
둘째, 후속 게이트 식각공정을 진행하는 경우에 활성영역과 필드영역의 단차에 기인한 스트링거(stringer)가 발생된다.
셋째, STI는 USG 또는 HDP 등의 필드산화막 재질로 형성되고, 게이트 산화막은 열산화막의 재질로 구성되어 듀얼 게이트 산화막을 형성하기 위한 식각공정시 필드산화막과 열산화막간의 습식식각률의 차이에 의해 활성영역과 필드영역의 경계면에서 심하게 덴트(dent)가 발생하는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 반도체 소자에서의 듀얼 게이트 산화막 구조 및 그에 따른 형성방법을 제공함에 있다.
본 발명의 다른 목적은 소자분리막의 트렌치 측벽 일부를 활성영역으로 활용하여 활성영역의 면적을 증가시키는 듀얼 게이트 산화막 구조 및 그에 따른 형성방법을 제공함에 있다.
본 발명의 또 다른 목적은 활성영역의 셀 전류를 증가시켜 소자의 특성을 개선하는 듀얼 게이트 산화막 구조 및 그에 따른 형성방법을 제공함에 있다.
본 발명의 또 다른 목적은 활성영역과 필드영역의 단차에 기인한 스트링거의 발생을 방지하는 듀얼 게이트 산화막 구조 및 그에 따른 형성방법을 제공함에 있다.
본 발명의 또 다른 목적은 STI에 형성되는 필드산화막과 활성영역에 형성되는 열산화막의 재질에 대한 습식식각률의 차이에 의한 활성영역과 필드영역의 경계면에서 덴트가 발생하는 것을 방지하는 듀얼 게이트 산화막 구조 및 그에 따른 형성방법을 제공함에 있다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 듀얼 게이트 산화막 형성방법은; 반도체 기판 상에 제1 절연막 및 제2 절연막을 순차적으로 적층하는 단계; 상기 제2 절연막, 제1 절연막 및 상기 반도체 기판의 일부를 순차적으로 식각하여 상기 반도체 기판에 제1 활성영역 및 제2 활성영역을 한정하는 트렌치를 형성하는 단계; 상기 트렌치 내부를 필드산화막으로 채운 후, 상기 제1 절연막 상에 적층된 상기 제2 절연막이 일정 두께 잔존하도록 상기 필드산화막 및 제2 절연막을 평탄화하여 소자분리막을 형성하는 단계; 상기 잔존 제2 절연막을 제거한 후, 상기 소자분리막의 최상부 높이가 상기 제1 활성영역 및 제2 활성영역의 상부 표면보다 아래에 위치하도록 상기 제1 절연막 및 소자분리막을 식각하는 단계; 상기 제1 활성영역 및 제2 활성영역에 게이트 산화막용 제1 열산화막을 형성하는 단계; 및 상기 제1 활성영역 상의 상기 제1 열산화막을 제거한 후, 상기 제1 활성영역에 상기 제1 열산화막보다 얇은 두께의 게이트 산화막용 제2 열산화막을 형성하는 단계; 를 포함함을 특징으로 한다.
본 발명에 있어서, 상기 소자분리막의 최상부 높이가 제1 활성영역 및 제2 활성영역의 상부 표면보다 일정 두께 아래에 위치되도록 상기 소자분리막을 형성하는 것을 특징으로 한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 듀얼 게이트 산화막 형성방법은; 서로 다른 전압에서 동작되는 제1 및 제2 활성영역들을 반도체 기판에 가지며, 상기 제1 및 제2 활성영역들은 STI 구조의 소자분리막을 갖는 반도체 소자의 듀얼 게이트 절연막 제조방법에 있어서; 상기 제1 및 제2 활성영역들에 각기 대응되는 게이트 절연막을 형성하기 이전에, 상기 소자분리막의 최상부 높이가 상기 제1 활성영역 및 제2 활성영역의 상부 표면보다 더 아래에 상기 소자분리막을 형성하는 단계를 포함함을 특징으로 한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 듀얼 게이트 산화막 구조는; 서로 다른 전압에서 동작되는 제1 및 제2 활성영역들을 반도체 기판에 가지며, 상기 제1 및 제2 활성영역들은 STI 구조의 소자분리막을 갖는 반도체 소자의 듀얼 게이트 절연막 구조에 있어서, 상기 소자분리막의 최상부 높이가 상기 제1 활성영역 및 제2 활성영역의 상부 표면보다 더 낮은 소자분리막을 가짐을 특징으로 한다.
상기한 본 발명의 방법들에 따르면, 활성영역의 면적이 증가됨에 따라 셀 전류가 증가되어 소자의 특성이 개선되고, 활성영역과 필드영역의 단차에 기인한 스트링거의 발생이 방지되며, 활성영역과 필드영역의 경계면에서 덴트 현상이 발생하는 것도 방지될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
도 2a 내지 도 2h는 본 발명에 따른 듀얼 게이트 산화막 형성방법을 보인 공정순서도로서, 이를 참조하여 구체적으로 살펴보면 다음과 같다. 여기서는 편의상 상기 공정을 제 8단계로 구분하여 설명한다.
상기 도면에서 참조부호 Ⅰ은 로우전압(LV) 영역으로서 얇은 게이트 산화막이 형성될 제1 활성영역을 나타내고, 참조부호 Ⅱ는 하이전압(HV) 영역으로서 두꺼운 게이트 산화막이 형성될 제2 활성영역을 나타낸다. 또한, 상기 하이전압(HV) 영역이란 동작전압이 3.3 내지 50V의 내압을 가지도록 설계된 영역을 나타낸다.
제 1단계로서, 도 2a와 같이 반도체 기판(200) 상에 제1 절연막(202)과 제2 절연막(204)을 순차적으로 적층한 결과물(205)이 형성된 후, 제1 활성영역(Ⅰ)과 제2 활성영역(Ⅱ)을 한정하는 트렌치가 형성될 부분과 각 활성영역에서 소자분리를 위한 트렌치가 형성될 부분을 노출시키는 포토레지스트 패턴(209)이 상기 제2 절연막(204) 상에 형성된다. 상기 제2 절연막(204) 상에 700℃ 내지 800℃의 온도에서 형성된 MTO(Medium Temperature Oxide) 재질의 산화막(206)이 더 적층되고, 상기 MTO(206) 상에 상기 포토레지스트 패턴(209)이 형성되는 것이 바람직하다.
상기 제1 절연막(202)은 산화막 재질을 사용하여 열산화법으로 형성될 수 있고, 상기 제2 절연막(204)은 저압 화학기상증착법(LPCVD : Low Pressure Chemical Vapor Deposition)에 의하여 형성될 수 있다.
또한, 상기 제2 절연막(204)은 화학 기계적 연마 등과 같은 평탄화 공정을 진행하는 경우 필드산화막에 비하여 상대적으로 제거되는 비율이 낮은 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 재질을 사용하여 형성하는 것이 적합하다.
제 2단계로서, 도 2b와 같이 상기 포토레지스트 패턴(209)을 식각마스크로 이용하여 상기 MTO(206), 제2 절연막(204), 제1 절연막(202) 및 반도체 기판(200)을 순차적으로 식각함에 의해 상기 반도체 기판(200)에 제1 활성영역(Ⅰ)과 제2 활성영역(Ⅱ)을 한정하는 트렌치(t1)가 형성되고, 각 활성영역에서 소자들을 분리하는 트렌치(t2)가 형성된다. 이 후, 남아있는 포토레지스트 패턴(209)은 에싱공정으로 제거된다.
제 3단계로서, 도 2c와 같이 상기 트렌치(t1,t2) 내부를 필드산화막(208)으로 채운 후, 상기 제1 절연막(202) 상에 적층된 상기 제2 절연막(204)이 일정 두께 잔존(207)하도록 상기 필드산화막(208), MTO(206) 및 제2 절연막(204)을 화학 기계적 연마 등과 같은 평탄화 공정을 진행하여 평탄화시킴으로써 제1 활성영역(Ⅰ)과 제2 활성영역(Ⅱ)을 한정하는 제1 소자분리막(210) 및 각 활성영역의 소자들을 분리하는 제2 소자분리막(212)이 형성된다. 상기 제1 소자분리막(210)은 제1, 2 활성영역 및 필드영역을 분리하는 막으로서 정의되고, 상기 제2 소자분리막(212)은 각 활성영역의 소자들을 분리하는 막으로서 정의된다.
상기 필드산화막(208)은 상기 트렌치(t1,t2)의 내부와 반도체 기판의 표면을 충분히 덮을 정도로 채우는 것이 바람직하다. 또한, 상기 필드산화막(208)은 SOG(Spin On Glass), USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphor Silicate Glass), PE-TEOS(Plasma Enhanced Tatra Ethyl Otho Silicate) 및 유동성 산화막(Flowable Oxide) 재질로 이루어진 산화막군에서 어느 하나로 형성되거나, 또는 상기 산화막군 중에서 둘 이상을 포함하는 다중막으로 형성될 수 있다. 상기 산화막군은 화학기상증착법(CVD), 리플로우(reflow) 방식 및 고밀도 플라즈마(HDP : High Density Plasma) 장비를 사용하여 증착하는 방식으로 형성될 수 있다. 상기 화학 기계적 연마시 제2 절연막(204)은 연마가 최종적으로 정지되는 정지막으로서의 기능을 한다.
제 4단계로서, 도 2d와 같이 상기 잔존 제2 절연막(207)은 인산(H3PO4)을 이용한 습식식각으로 제거된다. 물론 상기 잔존 제2 절연막(207)은 습식식각이 아닌 건식식각으로도 제거가 가능하다.
이어서, 상기 제1 및 제2 소자분리막(210,212)의 최상부가 상기 제1 및 제2 활성영역(Ⅰ,Ⅱ)의 상부 표면보다 일정 두께(h) 아래에 위치되도록 상기 제1 절연막(202) 및 상기 소자분리막(210,212)이 함께 식각된다. 그 결과로, 상기 소자분리막(210,212)의 최상부가 상기 제1 및 제2 활성영역(Ⅰ,Ⅱ)의 상부 표면보다 일정 두께(h) 아래에 위치되고, 각 활성영역(Ⅰ,Ⅱ)의 상부 표면 및 미충진된 트렌치의 측벽(215,217)이 노출되도록 형성되는 도 2d의 결과물이 얻어진다.
상기 제1 절연막(202)은 산화막 재질이 사용되고, 상기 소자분리막(210,212)을 형성하고 있는 필드산화막(208) 역시 산화막 재질이 사용되고 있기 때문에 식각 장비를 제어함으로써 상기 제1 절연막(202)과 상기 소자분리막(210,212)을 함께 식각할 수 있다. 따라서, 상기 제1 절연막(202)을 식각함과 동시에 동일 재질의 상기 소자분리막(210,212)을 식각함으로써 상기 제1 절연막이 제거되고, 상기 제1 및 제2 활성영역(Ⅰ,Ⅱ)의 상부 표면보다 일정 두께(h) 아래에 위치되도록 상기 소자분리막(210,212)의 상부가 형성될 수 있기 때문에, 상기 제1 절연막(202)을 별도로 제거하는 공정은 종래의 기술과는 달리 불필요하게 된다.
또한, 상기 소자분리막(210,212)의 최상부의 높이가 상기 제1 및 제2 활성영역(Ⅰ,Ⅱ)의 상부 표면보다 일정 두께(h) 아래에 위치됨으로써 미충진된 트렌치 측벽(215,217) 표면이 노출되어 후속공정에서 상기 노출부에 게이트 산화막이 형성될 수 있도록 한다.
상기 일정 두께(h)는 상기 소자분리막(210,212)의 최상부의 높이가 활성영역(Ⅰ,Ⅱ)의 상부 표면보다 아래에 위치되어 미충진된 트렌치의 측벽(215,217)을 활성영역으로 활용하여 활성영역의 면적을 증가시키는 본 발명의 특징에 있어서 중요한 의미를 가지며, 소자분리에 대한 불량을 고려하여 상기 제1 및 제2 활성영역(Ⅰ,Ⅱ)의 상부 표면보다 약 200Å 내지 300Å 아래에 위치되도록 형성되는 것이 바람직하다.
종래의 기술에 의하면, 소자분리막의 최상부 높이가 활성영역의 상부 표면보다 높게 위치되어 단차가 발생하게 되므로 트렌치의 측벽 일부를 활성영역을 활용할 수 없는 문제가 있다. 하지만 본 발명에 의하면 상기 소자분리막(210,212)의 최상부 높이가 제1 및 제2 활성영역(Ⅰ,Ⅱ)의 상부 표면보다 아래에 위치하도록 형성됨으로써 미충진된 트렌치의 측벽(215,217)을 활성영역으로 활용할 수 있어 활성영역의 면적 및 셀 전류를 증가시킬 수 있다. 또한, 상기한 바와 같이 상기 소자분리막(210,212)의 최상부 높이를 제1 및 제2 활성영역(Ⅰ,Ⅱ)의 상부 표면보다 아래에 위치되도록 소자분리막을 형성하는 경우에도 소자분리막의 미충진된 트렌치의 측벽(215,217)에 제1 및 제2 활성영역(Ⅰ,Ⅱ)의 산화막을 정상적인 두께로 형성시킬 수 있어 미충진된 트렌치의 측벽(215,217)을 활성영역으로 활용할 수 있다.
또한, 종래의 기술과 같이 필드영역이 활성영역보다 높게 위치되는 경우에 후속 게이트 식각공정에서 폴리 스트링거를 유발할 수 있지만, 본 발명의 공정에 의하는 경우에는 필드영역이 활성영역보다 아래에 위치되어 스트링거를 방지할 수 있다.
또한, 소자분리막에 형성되는 필드산화막과 활성영역에 형성되는 열산화막의 재질에 대한 습식식각률의 차이에 의해 활성영역과 필드영역의 경계면에서 심하게 덴트가 발생하는 현상도 방지할 수 있다.
제 5단계로서, 도 2e와 같이 제1 및 제2 활성영역(Ⅰ,Ⅱ)의 표면 노출부에 약 400 내지 450Å 두께의 하이전압용 제1 열산화막(214)이 형성된다. 따라서, 상기 미충진된 트렌치의 측벽(215,217)의 노출부에도 제1 열산화막(214)이 형성되고, 상기 노출부에도 정상적인 두께로 제1 열산화막(214)이 형성되어 미충진된 트렌치의 제1 측벽(215)이 활성영역으로 활용될 수 있다.
제 6단계로서, 도 2g와 같이 상기 제1 활성영역(Ⅰ) 및 상기 제1 소자분리막(210)의 일부를 노출시키는 포토레지스트 패턴(211)이 형성된 후, 상기 포토레지스트 패턴(211)을 식각마스크로 이용하여 제1 열산화막을 식각함에 의해 제2 활성영역(Ⅱ)에만 선택적으로 제1 열산화막(214)을 남긴다.
제 7단계로서, 도 2f와 같이 상기 포토레지스트 패턴(214)이 에싱공정으로 제거되고, 제1 활성영역(Ⅰ)에 30 내지 50Å 두께의 로우전압용 제2 열산화막(216)이 형성됨으로써 듀얼 게이트 산화막 공정이 완료된다. 물론, 상기 제1 활성영역의 미충진된 트렌치의 제2 측벽(217)의 노출부에도 제2 열산화막(216)이 정상적인 두께로 형성됨으로써 미충진된 트렌치의 제2 측벽(217)이 활성영역으로 활용될 수 있다. 상기 제2 열산화막(216) 형성시 제1 열산화막(214)도 추가적으로 성장하지만 그 양이 미미하므로 고려하지 않아도 된다.
상기 공정의 결과로서, 상기 소자분리막(210,212)의 최상부 높이가 제1 및 제2 활성영역(Ⅰ,Ⅱ)의 상부 표면보다 아래에 위치되고, 제1 활성영역(Ⅰ)의 상부 표면과 미충진된 트렌치의 제2 측벽(217)에 제2 열산화막 재질의 얇은 로우전압용 게이트 산화막(216)이 형성되며, 제2 활성영역(Ⅱ)의 상부 표면과 미충진된 트렌치의 제1 측벽(215)에는 제1 열산화막 재질의 두꺼운 하이전압용 게이트 산화막(214)이 마침내 형성된다.
상기 본 발명의 실시예에 의하면, 소자분리막의 최상부 높이가 활성영역의 상부 표면보다 아래에 위치되어 미충진된 트렌치의 측벽을 활성영역으로 활용하여 활성영역의 면적을 증가시킴으로써 활성영역의 셀 전류를 증가시키는 효과가 있고, 활성영역과 필드영역의 단차에 기인한 스트링거의 발생을 억제할 수 있으며, STI에 형성되는 필드산화막과 활성영역에 형성되는 열산화막의 재질에 대한 습식식각률의 차이에 의한 활성영역과 필드영역의 경계면에서 덴트가 발생하는 것을 방지할 수 있는 장점이 있다.
제 8단계로서, 도 2h와 같이 각 활성영역(Ⅰ,Ⅱ)의 상부 표면 및 미충진된 트렌치(t1,t2)의 측벽에 형성된 게이트 산화막 상에 폴리 실리콘막(219)이 적층되어 제1 및 제2 활성영역에 각각 게이트 패턴(218,220)이 형성된 결과물이 보여진다. 상기 게이트 패턴(218,220)은 각 활성영역의 상부 뿐만 아니라 상기 미충진된 트렌치(t1,t2)의 측벽을 채널영역으로 사용할 수 있도록 형성되어 채널영역의 면적을 증가시키고, 셀 전류를 증가시킬 수 있음이 명백히 보여진다.
게이트 패턴은 상기 실시예에서 제시한 설계방식에 한정되지 않고 다양하게 설계되어 형성될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이다.
한편, 본 발명은 실시예에서 설명된 바와 같은 일반 포토공정 대신에 예컨대 질화막 마스킹법을 적용해서 실시될 수도 있다.
도면에서 구체적으로 도시하지는 않았지만, 상기 소자분리막의 최상부 높이가 상기 제1 및 제2 활성영역(Ⅰ,Ⅱ)의 상부 표면보다 더 아래에 상기 소자분리막(210)이 형성된 후, 상기 경과물의 전면에 질화막이 증착되고, 제2 활성영역(Ⅱ)과 상기 소자분리막(210)의 일부가 노출되도록 상기 질화막을 선택적으로 식각하여 제1 활성영역(Ⅰ)에만 상기 질화막을 선택적으로 남긴다. 이 후, 상기 잔존 질화막을 마스크로 이용하여 제2 활성영역(Ⅱ)의 표면 노출부에 약 400 내지 450Å 두께의 하이전압용 제1 열산화막(214)이 형성된 후, 상기 잔존 질화막을 제거되고, 제1 활성영역에 30 내지 50Å 두께의 로우전압용 제2 열산화막(216)이 형성됨으로써 소자분리막의 최상부 높이가 활성영역의 상부 표면보다 아래에 위치되도록 형성되는 듀얼 게이트 산화막 공정이 완료된다.
상술한 바와 같이, 본 발명은 STI의 트렌치 계면을 활성영역으로 활용하여 활성영역의 면적을 증가시킴으로써 활성영역의 셀 전류를 증가시키는 효과가 있다.
또한, 본 발명은 패드산화막과 하이전압 영역의 열산화막의 두께 불균형에 기인한 콘 티펙트의 발생을 억제하고, 활성영역과 필드영역의 단차에 기인한 스트링거의 발생을 억제하는 효과가 있다.
또한, 본 발명은 STI에 형성되는 필드산화막과 활성영역에 형성되는 열산화막의 재질에 대한 습식식각률의 차이에 의한 활성영역과 필드영역의 경계면에서 덴트가 발생하는 것을 방지하는 효과가 있다.
도 1a 내지 도 1f는 종래 기술에 따른 듀얼 게이트 산화막의 형성방법을 보인 공정순서도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 듀얼 게이트 산화막 형성방법을 보인 공정순서도이다.
<도면의 주요부분에 대한 부호의 설명>
200 : 반도체 기판 202 : 제1 절연막
204 : 제2 절연막 206 : MTO
208 : 필드산화막 210 : 제1 소자분리막
212 : 제2 소자분리막 214 : 제1 열산화막
215 : 미충진된 트렌치의 측벽 216 : 제2 열산화막
219 : 폴리실리콘막 220 : 게이트 패턴

Claims (11)

  1. 반도체 기판 상에 제1 절연막 및 제2 절연막을 순차적으로 적층하는 단계;
    상기 제2 절연막, 제1 절연막 및 상기 반도체 기판의 일부를 순차적으로 식각하여 상기 반도체 기판에 제1 및 제2 활성영역을 한정하는 트렌치를 형성하는 단계;
    상기 트렌치 내부를 필드산화막으로 채운 후, 상기 제1 절연막 상에 적층된 상기 제2 절연막이 일정 두께 잔존하도록 상기 필드산화막 및 제2 절연막을 평탄화하여 소자분리막을 형성하는 단계;
    상기 잔존 제2 절연막을 제거한 후, 상기 소자분리막의 최상부 높이가 상기 제1 및 제2 활성영역의 상부 표면보다 아래에 위치하도록 상기 제1 절연막 및 소자분리막을 식각하는 단계;
    상기 제1 및 제2 활성영역의 상부 표면 및 미충진된 트렌치 측벽에 게이트 산화막용 제1 열산화막을 형성하는 단계; 및
    상기 제1 활성영역 상의 상기 제1 열산화막을 제거한 후, 상기 제1 활성영역 의 상부 표면 및 제1 활성영역의 미충진된 트렌치 측벽에 상기 제1 열산화막보다 얇은 두께의 게이트 산화막용 제2 열산화막을 형성하는 단계; 를 포함함을 특징으로 하는 듀얼 게이트 산화막 형성방법.
  2. 제 1항에 있어서,
    상기 제1 및 제2 활성영역의 미충진된 트렌치 측벽을 채널영역으로 사용하는 게이트 패턴을 형성하는 단계를 더 포함함을 특징으로 하는 듀얼 게이트 산화막 형성방법.
  3. 제 1항에 있어서,
    상기 제2 절연막 상에 MTO 재질의 산화막이 더 적층되고, 상기 제2 절연막, 제1 절연막 및 상기 반도체 기판과 함께 식각됨을 특징으로 하는 듀얼 게이트 산화막 형성방법.
  4. 제 1항에 있어서,
    상기 제2 절연막은 상기 필드산화막과 연마선택비의 차이가 있는 실리콘 질화막 또는 실리콘 산화질화막 재질로 형성됨을 특징으로 하는 듀얼 게이트 산화막 형성방법.
  5. 제 1항에 있어서,
    상기 필드산화막은 SOG, USG, BPSG, PSG, PE-TEOS 및 유동성 산화막 재질로 이루어진 산화막군에서 어느 하나로 형성되거나, 또는 상기 산화막군 중에서 둘 이상을 포함하는 다중막으로 형성됨을 특징으로 하는 듀얼 게이트 산화막 형성방법.
  6. 제 1항에 있어서,
    필드산화막을 형성하는 방법은 화학기상증착, 리플로우 방식 및 고밀도 플라즈마 장비를 사용하여 증착하는 방식 중에서 선택된 어느 하나의 방식이 이용됨을 특징으로 하는 듀얼 게이트 산화막 형성방법.
  7. 제 1항에 있어서,
    상기 제1 활성영역은 로우전압 영역이고, 상기 제2 활성영역은 하이전압 영역임을 특징으로 하는 듀얼 게이트 산화막 형성방법.
  8. 제 7항에 있어서,
    상기 하이전압 영역은 동작전압이 3.3V 내지 50V의 내압을 가지도록 설계됨을 특징으로 하는 듀얼 게이트 산화막 형성방법.
  9. 제 1항에 있어서,
    상기 소자분리막의 최상부 높이는 상기 제1 및 제2 활성영역의 상부 표면보다 약 200Å 내지 300Å 아래에 위치됨을 특징으로 하는 듀얼 게이트 산화막 형성방법.
  10. (삭제)
  11. 서로 다른 전압에서 동작되는 제1 및 제2 활성영역과 STI 구조의 소자분리막을 갖는 반도체 소자에 있어서;
    상기 제1 및 제2 활성영역을 분리하고, 상기 제1 및 제2 활성영역내의 각 트랜지스터 소자들을 분리하며, 상부 표면이 상기 제1 및 제2 활성영역의 상부 표면보다 더 낮게 형성된 소자분리막;
    상기 제1 활성영역의 상부 표면과 상기 제1 활성영역내의 소자분리막이 미충진된 STI 측벽에 형성된 제1 게이트 산화막; 및
    상기 제2 활성영역의 상부 표면과 상기 제2 활성영역내의 소자분리막이 미충진된 STI 측벽에 형성된 제2 게이트 산화막으로 이루어진 것을 특징으로 하는 듀얼 게이트 산화막 구조.
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