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KR100592735B1 - 반도체 소자의 트랜지스터 및 그 제조방법 - Google Patents

반도체 소자의 트랜지스터 및 그 제조방법 Download PDF

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Publication number
KR100592735B1
KR100592735B1 KR1020040093330A KR20040093330A KR100592735B1 KR 100592735 B1 KR100592735 B1 KR 100592735B1 KR 1020040093330 A KR1020040093330 A KR 1020040093330A KR 20040093330 A KR20040093330 A KR 20040093330A KR 100592735 B1 KR100592735 B1 KR 100592735B1
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KR
South Korea
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layer
silicon doped
algaas
conductive layer
transistor
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KR1020040093330A
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문재경
임종원
장우진
지홍구
안호균
김해천
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한국전자통신연구원
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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층된 에피 기판과, 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극과, 상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극을 포함함으로써, 격리도의 증가와 스위칭 속도를 증가시킬 수 있으며, 게이트 턴-온 전압의 증가, 항복전압의 증가 및 수평전도성분의 감소로 인하여 스위치 소자에 인가되는 최대 전압 한계값을 증가시켜 스위치 장치의 전력수송능력의 개선에 따른 고전력 저왜곡 특성 및 격리도의 증가를 기대할 수 있는 효과가 있다.
화합물 반도체 소자, 삽입손실, 격리도, 고전력 스위치, 저왜곡 스위치, 저손실 스위치, 고속스위치

Description

반도체 소자의 트랜지스터 및 그 제조방법{Transistor of semiconductor element and a method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터를 설명하기 위한 개략적인 단면도.
도 2a 및 도 2b는 일반적인 반도체 소자의 트랜지스터와 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터를 적용한 SPDT(Single-Pole-Double-Throw) 회로에서의 동작전압에 따른 삽입손실 및 격리도 특성을 나타낸 그래프.
도 3a 및 도 3b는 일반적인 반도체 소자의 트랜지스터와 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터를 적용한 SPDT 회로에서의 입력전력에 따른 온(ON)-상태와 오프(OFF)-상태에서의 출력특성, 삽입손실 및 격리특성을 나타낸 그래프.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터의 저왜곡 특성의 우수성을 비교하기 위한 SPDT 스위치 회로의 치수에 따른 IP3(3rd order intercept point) 특성을 나타낸 그래프.
*** 도면의 주요 부분에 대한 부호 설명 ***
10 : 반절연 기판, 20 : 완충층,
21 : AlGaAs/GaAs 초격자 버퍼층, 23 : AlGaAs 버퍼층,
30 : 제1 실리콘 도핑층, 40 : 제1 전도층,
41 : 제1 스페이서, 43 : 채널층,
45 : 제2 스페이서, 50 : 제2 실리콘 도핑층,
60 : 제2 전도층, 61 : 쇼트키 콘택층,
63 : 캡층, 70 : 소오스 전극,
80 : 드레인 전극, 90 : 게이트 전극
본 발명은 고전력 고주파 신호의 제어에 이용되는 화합물 반도체 스위치 MMIC(Microwave Monolithic Integrated Circuit)의 핵심 소자인 화합물 반도체 스위치 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 저삽입손실, 고격리도, 고스위칭속도와 함께 고전력 저왜곡 고주파 제어회로의 설계 및 제작에 적합한 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 휴대 전화기나 무선랜(wireless LAN) 등의 이동통신 기기에서는 GHz 대역의 마이크로파를 이용하는 경우가 많고, 안테나의 전환회로나 송수신 전환회로 등으로 이러한 고주파 신호를 전환하기 위한 스위치 소자가 이용되는 경우가 많다.
이러한 스위치 소자로는 고주파 대역에서 전송 특성과 낮은 소모전류 및 구동전압 특성이 양호하며 바이어스회로가 간단하고 다중포트의 구현과 집적화가 용 이하기 때문에 화합물 반도체 트랜지스터인 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT) 또는 금속-반도체 전계효과 트랜지스터(MEtal-Semiconductor Field Effect Transistor, MESFET) 등과 같은 전계효과 트랜지스터(FET)를 주로 이용한다.
또한, 고주파 스위치 회로에서는 삽입손실(insertion loss)을 될 수 있는 한 작게 하고, 격리도(isolation)와 스위칭속도를 향상시키는 것이 요구되며, 특히 셀룰러나 아날로그 단말기용 전파 제어회로를 위해서는 선형성이 우수한 고전력 스위치 소자의 설계가 매우 중요하다.
종래 기술에서는 삽입손실을 줄이기 위하여 회로에 사용되는 트랜지스터 채널의 불순물 농도나 그 폭을 될 수 있는 한 크게 설계하여 채널영역의 저항을 줄이는 방법을 선택하였다.
그러나, 게이트 전극과 채널영역 사이에서 형성되는 쇼트키 콘택에 기인되는 정전용량이 커져 이곳으로부터 고주파의 입력신호가 누설되어 격리도를 오히려 악화시키는 문제점이 있다.
이러한 문제점을 해결하기 위하여 종래에는 회로 설계 과정에서 션트(shunt) 트랜지스터를 설치하여 격리도를 개선하는 방법도 있으나, 칩 사이즈가 커져 비용이 증가하는 또 다른 문제점을 야기한다.
따라서, 종래에는 저전력 스위치 소자를 이용하여 전력구동능력(power handling capability)이 개선된 고전력 고주파 제어회로를 제작하기 위하여 1) 임피던스 변환 기술(impedance transformation technique), 2) stacked FETs method, 3) LC 공진회로 기술(LC resonant circuit technique)과 같은 회로설계 기법을 사용하거나, 4) squeezed-gate FET structure, 5) two kinds of pinch-off voltage FET structure, 5) 다중게이트구조(multigate structure)와 같은 소자 구조의 변경 기법을 주로 사용하였다.
그러나, 회로설계 기법을 이용할 경우 4/λ 트랜스포머의 전송선로, 사용되는 다수의 FET, 스위치 소자의 주변에 추가되는 인덕터나 캐패시터로 인하여 칩 사이즈가 커져 비용이 증가하는 또 다른 문제점을 야기할 뿐만 아니라 종래의 소자 구조변경 기법을 이용할 경우에는 부가적인 마스크 공정, 소오스-드레인 간격의 증가로 인하여 회로설계 기법과 마찬가지로 칩의 제조단가가 증가하는 문제점을 야기한다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 온(ON)-상태의 삽입손실이 감소되고 오프(OFF)-상태의 격리도가 증가되도록 에피 기판의 구조를 최적화한 반도체 소자의 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 게이트-드레인 항복전압 특성을 개선하여 스위치 동작 시 더 큰 RF 전압 스윙을 가능하게 하며, 저전압 동작이 가능한 반도체 소자의 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 인가되는 고주파 신호가 높을 경우에도 RF 스윙에 의하여 게이트 전극에 유도되는 양의 값인 유효 게이트 전압을 줄여주어 전력특성 과 왜곡특성이 우수한 반도체 소자의 트랜지스터 및 그 제조방법을 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명의 제1 측면은, 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층, 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층되고, 상기 제2 실리콘 도핑층 및 제2 전도층이 상기 다른 층들과 다른 도핑 농도비로 형성되어 도핑 농도비가 다른 이중 채널의 도핑층을 갖는 에피 기판; 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극; 및 상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극을 포함하여 이루어진 반도체 소자의 트랜지스터를 제공하는 것이다.
본 발명의 제2 측면은, (a) 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층을 순차적으로 적층하는 단계; (b) 상기 제2 전도층 상에 금속 박막을 형성하여 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 오믹 접촉을 형성하기 위한 소오스 전극 및 드레인 전극을 형성하는 단계; (c) 상기 제2 전도층의 일부분을 소정 깊이로 식각하는 단계; 및 (d) 식각된 상기 제2 전도층 상에 게이트 전극을 형성하는 단계를 포함하여 이루어진 반도체 소자의 트랜지스터 제조방법을 제공하는 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러 나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터를 설명하기 위한 개략적인 단면도로서, 온-상태의 삽입손실을 줄이기 위하여 채널층의 평균 도핑 농도를 증가시키고, 오프-상태의 격리도를 증가시키기 위하여 게이트의 항복전압과 턴-온(turn-on) 전압을 증가시킴과 동시에 채널층 누설전류 성분을 줄일 수 있도록 에피 구조를 최적화 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 즉, 고전력 고주파 스위치 소자는 GaAs 반절연 기판(10) 상에 완충층(20), 제1 실리콘 도핑층(Si planar doping)(30), 제1 전도층(40), 상기 제1 실리콘 도핑층(30)과 다른 도핑 농도를 가지는 제2 실리콘 도핑층(Si planar doping)(50) 및 제2 전도층(60)이 순차적으로 적층된 에피 기판(epitaxy substrate)을 포함한다.
또한, 상기 제1 실리콘 도핑층(30)의 소정 깊이까지 침투되도록 상기 제2 전도층(60)의 양측에 형성되어 오믹 접촉을 형성하는 소오스 전극(70) 및 드레인 전극(80)을 포함하며, 상기 소오스 전극(70) 및 상기 드레인 전극(80) 사이의 제2 전도층(60) 상에 형성되어 상기 제2 전도층(60)과 콘택을 형성하는 게이트 전극(90)을 포함한다.
여기서, 상기 완충층(20)은 상기 반절연 기판(10)의 상부에 형성되며, 에피 택셜 성장 시 누설전류를 방지하기 위한 AlGaAs/GaAs 초격자(superlattice) 버퍼층(21)과, 상기 AlGaAs/GaAs 초격자 버퍼층(21)의 상부에 비도핑 AlGaAs로 형성된 AlGaAs 버퍼층(i-AlGaAs)(23)으로 이루어진다.
상기 AlGaAs/GaAs 초격자 버퍼층(21)은 약 30Å 내지 50Å 두께의 AlGaAs층과 약 30Å 내지 50Å 두께의 GaAs층을 약 30주기 내지 50주기 반복되어 형성됨이 바람직하다.
또한, 상기 AlGaAs/GaAs 초격자 버퍼층(21) 중의 AlGaAs층에서 성장된 결정의 질과 채널층 캐리어 구속(carrier confinement) 능력을 높이기 위하여 성장되는 결정질의 Al의 조성비는 Ga의 조성비보다 작게 예컨대, 약 0.3 몰비 이하로 함유되어 형성됨이 바람직하다.
상기 제2 실리콘 도핑층(50)은 상기 제1 실리콘 도핑층(30)보다 큰 도핑 농도(약 4배 이상)를 가지는 것이 바람직하다. 예컨대, 상기 제1 실리콘 도핑층(30)의 도핑 농도는 약 0.5×1012㎝-2∼2.0×1012㎝-2이고, 상기 제2 실리콘 도핑층(50)의 도핑 농도는 약 2×1012㎝-2∼8×1012㎝-2로 구현될 수 있다.
상기 제1 전도층(40)은 상기 제1 실리콘 도핑층(30)의 상부에 비도핑 AlGaAs로 형성된 제1 스페이서(i-AlGaAs spacer)(41)와, 상기 제1 스페이서(41)의 상부에 비도핑 InGaAs로 형성된 채널층(undoped InGaAs)(43)과, 상기 채널층(43)의 상부에 비도핑 AlGaAs로 형성된 제2 스페이서(i-AlGaAs spacer)(45)로 이루어진다.
이때, 상기 제1 스페이서(41)는 약 1㎚ 내지 5㎚의 두께 범위로 형성되고, 상기 채널층(43)은 10㎚ 내지 20㎚의 두께 범위로 형성되며, 상기 제2 스페이서(45)는 약 2㎚ 내지 10㎚의 두께 범위로 형성됨이 바람직하다.
또한, 상기 제1 스페이서(41) 및 상기 제2 스페이서(45) 중의 AlGaAs층에서 성장된 결정의 질과 채널층 캐리어 구속(carrier confinement) 능력을 높이기 위하여 성장되는 결정질의 Al의 조성비는 Ga의 조성비보다 작게 예컨대, 약 0.3 몰비 이하로 함유되어 형성됨이 바람직하다.
또한, 상기 채널층(43)에서 성장된 결정의 질과 채널층 캐리어 구속(carrier confinement) 능력을 높이기 위하여 성장되는 결정질의 In의 조성비는 Ga의 조성비보다 작게 예컨대, 약 0.25 몰비 이하로 함유되어 형성됨이 바람직하다.
상기 제2 전도층(60)은 상기 제2 실리콘 도핑층(50)의 상부에 비도핑 AlGaAs로 형성된 쇼트키 콘택층(undoped AlGaAs)(61)과, 상기 쇼트키 콘택층(61)의 상부에 비도핑 GaAs로 형성된 캡층(i-GaAs)(63)으로 이루어진다.
이때, 상기 쇼트키 콘택층(61) 중의 AlGaAs층에서 성장된 결정의 질과 채널층 캐리어 구속(carrier confinement) 능력을 높이기 위하여 성장되는 결정질의 Al의 조성비는 Ga의 조성비보다 작게 예컨대, 약 0.3 몰비 이하로 함유되어 형성됨이 바람직하다.
또한, 상기 쇼트키 콘택층(61) 및 상기 캡층(63)은 약 20㎚ 내지 50㎚의 두께 범위로 형성됨이 바람직하다.
상기 에피기판 구조에서 오믹 콘택을 형성하는 소오스 전극(70) 및 드레인 전극(80)은 옴익 열처리에 의하여 제1 실리콘 도핑층(30)까지 깊숙이 형성되어 있 다. 또한, 상기 소오스 전극(70) 및 드레인 전극(80)사이에는 상기 쇼트키 콘택층(61)과 쇼트키 콘택을 형성하는 게이트 전극(90)이 형성되어 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 고주파 스위치 소자에서, 온-상태의 삽입손실의 감소는 상기 제1 실리콘 도핑층(30) 및 상기 제2 실리콘 도핑층(50)의 실리콘(Si) 농도의 증가뿐만 아니라 소오스-드레인의 옴익 접촉을 깊숙이 형성함으로써 발생하는 접촉저항의 감소로 구현할 수 있다.
한편, 오프-상태의 스위치 소자의 기판 누설전류 성분을 줄이고 스위치 회로의 스위칭 속도를 증가시키기 위해서는, 오프-상태에서 게이트 전극(90)에 인가되는 제어전압에 의하여 채널층 깊이 방향으로 분포하는 전기장의 세기가 갈수록 약해지므로, 채널층의 도핑농도 설계 시 이러한 점을 고려하여야 한다.
따라서, 쇼트키 콘택면으로부터 깊은 위치에 존재하는 제1 실리콘 도핑층(30)의 도핑 농도가 얕은 위치의 제2 실리콘 도핑층(50)보다 더 낮아야 동일한 게이트 전압에 대하여 더욱 빠르게 채널의 공핍영역을 상기 AlGaAs/GaAs 초격자층(21) 쪽으로 확장시켜 줄 수 있어 스위칭 속도의 증가와 함께 기판 누설전류를 줄일 수 있어 결국 스위치 회로의 격리도 특성을 향상시킬 수 있다.
또한, 게이트 전극(90)의 전기장에 의하여 채널층의 공핍되는 깊이로부터 제2 실리콘 도핑층(50)과 상기 제1 실리콘 도핑층(30)의 농도비를 계산하였다. 그 결과 상기 제2 실리콘 도핑층(50)의 도핑 농도는 상기 제1 실리콘 도핑층(30)의 도핑 농도의 약 4배 이상이 되어야 하며, 온-상태의 삽입손실 감소를 고려하여 전체농도를 결정한다.
상기 에피기판 구조의 최적화를 위해, 상기 도핑되지 않은 AlGaAs 쇼트키 콘택층(61)과 상기 도핑되지 않은 GaAs 캡층(63)을 구비함으로써, 게이트 항복 전압과 턴-온(turn-on) 전압 특성을 향상시킬 수 있다. 이러한 특성은 고전력의 고주파를 전송할 경우 전압 스윙에 의하여 게이트에 유기되는 유효전압에 대한 저항성을 증가시켜 전력특성과 함께 왜곡특성을 개선시킨다.
상기 게이트 전극(90)은 상기 도핑되지 않은 GaAs 캡층(63)을 식각한 후, 상기 도핑되지 않은 AlGaAs 쇼트키 콘택층(61)에 형성됨이 바람직하다.
상기 도핑되지 않은 AlGaAs 쇼트키 콘택층(61)은 게이트-드레인 사이의 항복전압과 게이트 턴-온 전압을 향상시켜 스위치 회로의 선형성을 개선시키고, 수평전도(parallel conduction)를 줄여 준다.
그리고, 스위치소자의 입출력 특성 측면에서 상기 게이트 전극(90)은 상기 소오스 전극(70)과 드레인 전극(80) 사이의 중간 거리에 위치하는 것이 바람직하다. 즉, 상기 게이트 전극(90)과 상기 소오스 전극(70)간의 거리는 상기 게이트 전극(90)과 상기 드레인 전극(80)간의 거리와 동일하게 이루어짐이 바람직하다.
전술한 바와 같은 구조를 가지는 본 발명에 따른 고주파 스위치 소자에서는 이중 면도핑 구조 즉, 제1 및 제2 실리콘 도핑층(30 및 50)을 가지는 에피 기판에서, 상부면인 제2 실리콘 도핑층(50)에서의 도핑 농도가 하부면인 제1 실리콘 도핑층(30)에서의 도핑 농도보다 크게, 바람직하게는 약 4배 이상이 되도록 설계되어 있다.
따라서, 채널 깊이에 따른 게이트 전극(90)의 전기장의 세기를 이용하여 공 핍층의 확장 속도를 조절함으로써, 기판 누설 전류성분의 감소에 의한 격리도 특성이 개선되고 스위칭 속도 역시 개선할 수 있다.
종래 기술에 따른 스위치 소자의 제조 방법에서는 오믹 콘택 저항을 낮추기 위하여 통상적으로 고농도로 도핑된 캡층을 사용하였으나, 이러한 구조는 게이트-소오스 또는 게이트-드레인 사이의 표면 누설 문제가 있어 이를 제거하기 위하여 광범위식각(wide recess)과 같은 별도의 공정이 추가되는 문제점을 가지고 있었다.
그러나, 본 발명에서는 최적화된 급속열처리 방법을 이용하여 도핑되지 않은 GaAs 캡층(63)을 사용하면서도 낮은 콘택 저항을 갖는 소오스 전극(70) 및 드레인 전극(80)을 형성할 수 있을 뿐만 아니라 소오스-게이트 및 게이트-드레인 사이의 항복 전압과 게이트 턴-온 전압을 증가시켜 전력 특성을 좋게 할 수 있다.
이러한 구조적인 특징은 특히 오프-상태에서 그 우수성이 두드러짐을 알 수 있다. 일반적으로 전계효과 트랜지스터를 이용한 스위치회로의 격리도 특성은 오프-상태에서 게이트 전극에 인가되는 전압의 증가(또는 동작전압의 감소)와 함께 열화가 되는데, 이는 게이트 전극에 인가되는 게이트 유효 제어전압이 양의 방향(positively)으로 증가하기 때문이다.
이하에는 전술한 구성을 가지는 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 제조방법에 대해서 상세하게 설명한다.
도 1을 참조하면, GaAs 반절연 기판(10) 상에 완충층(20)인 AlGaAs/GaAs 초격자 버퍼층(21)과 비도핑 AlGaAs로 형성된 AlGaAs 버퍼층(23), 제1 실리콘 도핑층(30), 제1 전도층(40)인 비도핑 AlGaAs로 형성된 제1 스페이서(41)와 비도핑 InGaAs로 형성된 채널층(43) 및 비도핑 AlGaAs로 형성된 제2 스페이서(45), 상기 제1 실리콘 도핑층(30)과 다른 도핑 농도를 가지는 제2 실리콘 도핑층(50), 제2 전도층(60)인 비도핑 AlGaAs로 형성된 쇼트키 콘택층(61)과 비도핑 GaAs로 형성된 캡층(63)을 순차적으로 적층한다.
이때, 상기 제1 실리콘 도핑층(30) 및 상기 제2 실리콘 도핑층(50)은 실리콘(Si) 불순물이 플래너 도핑(planar doping)법에 의해서 각각 약 0.5×1012㎝-2∼2.0×1012㎝-2, 2×1012㎝-2∼8×1012㎝-2의 도핑 농도 범위로 함유되어 형성됨이 바람직하다.
다음으로, 상기 도핑되지 않은 GaAs 캡층(63)의 상부에 예컨대, AuGe/Ni/Au와 같은 금속 박막을 형성하고, 급속열처리(Rapid Thermal Anneal, RTA)법으로 열처리함으로써, 옴익 콘택 형성을 위한 소오스 전극(70) 및 드레인 전극(80)을 형성한다.
한편, 종래 기술에 따른 스위치 소자의 제조 방법에서는 오믹 콘택 저항을 낮추기 위하여 통상적으로 고농도로 도핑된 캡층을 사용하였으나, 본 발명에서는 최적화된 열처리 시간-온도 프로필에 따라 열처리함으로써 금속 박막이 반도체 기판과 합금화되는 과정에서 제1 실리콘 도핑층(30)까지 침투되게 하였으며, 이로 인하여 종래 기술과는 달리 도핑되지 않은 GaAs 캡층(63)이 있음에도 불구하고 옴익 접촉저항이 낮은 소오스 전극(70) 및 드레인 전극(80)을 형성할 수 있을 뿐만 아니라 항복 전압을 증가시켜 전력 특성을 좋게 할 수 있다.
상기 오믹 콘택이 형성된 후, 도핑되지 않은 GaAs 캡층(63) 상에 예컨대, 포토레지스트 등을 이용하여 형상반전패턴(미도시)을 형성한 후, 게이트 리세스 공정을 이용하여 상기 쇼트키 콘택층(61)의 일부 영역이 노출되도록 도핑되지 않은 GaAs 캡층(63)을 먼저 식각한다.
다음으로, 상기 노출된 도핑되지 않은 AlGaAs 쇼트키 콘택층(61)은 쇼트키콘택 특성을 개선하기 위하여 약 5nm 정도의 표면산화물을 제거한 후, 게이트 전극(90)을 형성할 Ti/Pt/Au 물질을 증착한다.
일반적으로 스위치 회로가 동작될 때 게이트 누설 전류가 존재하면 게이트 유효제어전압(effective control voltage)의 감소가 발생하며, 이는 높은 전력 수준에서 RF 전체주기(full cycle)동안 온-전압과 오프-전압 자체가 스위치에 걸리게 되어 비선형적(non linear)인 특성을 나타내게 되어 스위치로서 효과적이지 못하며 동작전압을 증가시켜야 하는 문제점을 갖고 있으나, 개선된 게이트 누설전류 특성과 턴-온 전압 및 항복전압의 증가는 이러한 문제점을 없애주어 선형적인 고전력 고주파 스위치 소자를 제작할 수 있게 한다.
그런 다음, 예컨대, 리프트 오프(lift-off)의 방법으로 소오스 전극(70) 및 드레인 전극(80) 사이에 게이트 전극(90)을 형성한다. 그리고, 스위치소자의 입출력 특성 측면에서, 상기 게이트 전극(90)과 상기 소오스 전극(70)간의 거리는 상기 게이트 전극(90)과 상기 드레인 전극(80)간의 거리와 동일하게 형성됨이 바람직하다.
본 발명은 이하의 비제한적인 실험 예들을 통해 보다 자세히 설명될 것이다. 한편, 여기에 기재되지 않은 내용은 당업자라면 충분히 기술적으로 유추할 수 있는 것이므로 그 설명을 생략한다.
<실험예 1>
도 2a 및 도 2b는 일반적인 반도체 소자의 트랜지스터와 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터를 적용한 SPDT(Single-Pole-Double-Throw) 회로에서의 동작전압에 따른 삽입손실 및 격리도 특성을 나타낸 그래프로서, 본 발명에 따른 반도체 소자의 트랜지스터 즉, 스위치 소자로 SPDT 스위치 회로(MMIC) 장치를 제조하여 동작 주파수 2.4GHz에서 게이트 전극에 인가되는 온-상태 및 오프-상태의 동작전압에 따른 삽입손실과 격리도 특성을 보여준다.
비교예에 따른 스위치 소자는 도 1의 구조와 유사하나, 상기 제2 실리콘 도핑층(50)의 도핑 농도가 제1 실리콘 도핑층(30)보다 낮거나 같은 경우로 하였다. 반면, 본 발명에 따른 스위치 소자는 도 1의 제2 실리콘 도핑층(50)의 도핑 농도가 제1 실리콘 도핑층(30)보다 약 4배 이상인 경우로 제조하였다.
본 발명의 우수성을 비교하기 위하여 두 종류의 스위치 소자에 대한 핀치-오프 전압은 게이트 리세스 공정을 통하여 동일하게 조절하였으며, 제작된 스위치 소자의 d.c.특성 중 스위치 속도나 격리도 특성과 밀접한 관계가 있는 게이트 전압의 변화에 따른 트랜스 컨덕턴스 변화율을 평가하였다.
동일한 핀치-오프 전압을 가지는 스위치 소자의 경우 포화트랜스 컨덕턴스 상태에서 핀치-오프 상태로 전환되는데 필요한 게이트 전압의 크기는 스위치가 온-상태에서 오프-상태로 얼마나 빨리 전환되는가를 나타내는 지표가 된다. 필요한 게 이트 전압이 작을수록 트랜스 컨덕턴스 곡선의 기울기는 급경사로, 이는 스위치 속도를 증가시키며 오프-상태의 격리도를 향상시킨다.
이러한 트랜스 컨덕턴스의 변화율은 비교예의 구조의 경우 약 210mS/mm.V였으나, 본 발명에 의한 구조의 경우 약 500mS/mm.V로, 2배 이상 크게 개선됨을 알 수 있다.
도 2a에서, -●-는 본 발명에 따른 고주파 스위치 회로에서 동작전압에 따른 삽입손실을, -○-는 비교예에 따른 삽입손실을 각각 나타낸다. 도 2b에서, -■-는 본 발명에 따른 스위치 회로에서 동작전압에 따른 격리도를, -□-는 비교예에 따른 격리도를 각각 나타낸다. 본 발명에 따른 삽입손실은 0.3dB 정도 낮으며, 격리도는 약 3dB 정도 개선됨을 알 수 있다. 특히, 동작 전압이 (0/-5V)에서 (0/-2V)로 감소하여도 삽입손실은 일정하게 유지되었으며, 격리도는 약 0.5dB정도의 근소한 열화만 일어났다.
이러한 데이터는 본 발명에 따른 스위치 소자의 구조가 누설전류성분의 감소를 가져오며, 도핑되지 않은 AlGaAs 쇼트키 콘택층(61)에 형성된 게이트 전극(90)으로 항복전압과 턴-온 전압의 증가로 인하여 게이트 전극(90)에 인가되는 유효전압의 감소를 가져와 결국 저전압 동작을 가능하게 함을 의미한다. 바꾸어 말하면 전력특성과 왜곡특성이 우수한 스위치 회로를 구현할 수 있음을 암시한다.
<실험예 2>
도 3a 및 도 3b는 일반적인 반도체 소자의 트랜지스터와 본 발명의 일 실시 예에 따른 반도체 소자의 트랜지스터를 적용한 SPDT 회로에서의 입력전력에 따른 온(ON)-상태와 오프(OFF)-상태에서의 출력특성, 삽입손실 및 격리특성을 나타낸 그래프로서, 본 발명에 따른 고주파 스위치 회로와 비교예에 따른 스위치 회로에서의 전력 특성을 보여준다.
스위치 회로에 이용되는 트랜지스터의 핀치오프 전압이 -1.0V로 동일한 두 경우에 전술한 실험예 1에서와 같은 비교예에 따른 스위치 소자와 본 발명 스위치 소자를 이용하여 제작된 SPDT 스위치 회로 장치에 대하여 동작주파수 2.4GHz에서 전력특성을 측정하였다. 이때, 게이트 전극의 폭은 서로 동일하게 하였다.
도 3a에서 -●-는 본 발명에 의한 스위치 회로에서 입력전력에 따른 온-상태의 출력전력을, -■-는 오프-상태의 출력전력을 각 각 나타낸다. 그리고 -○-는 비교예에 따른 온-상태의 출력 전력을, -□-는 오프-상태의 출력 전력특성을 각각 나타낸다.
도 3b에서 -◆-는 본 발명에 의한 스위치 회로에서 온-상태와 오프-상태의 출력전력의 차이를, -▲-는 온-상태의 출력전력과 입력전력의 차이를 각 각 나타낸다. 그리고 -◇-는 비교예에 따른 온-상태와 오프-상태의 출력전력의 차이를, -△-는 온-상태의 출력전력과 입력전력의 차이를 각각 나타낸다.
따라서, 온-상태와 오프-상태의 출력전력의 차이는 SPDT에서 두 경로(double throw) 사이의 격리도를 의미하며, 온-상태의 출력전력과 입력전력의 차이는 RF 신호의 삽입손실을 의미한다.
스위치 회로의 전력수송능력(power handling capability)은 온-상태의 경우 트랜지스터의 최대전류한계값(maximum current limit)에 의하여, 오프-상태에서는 소자에 인가되는 최대전압한계값(maximum voltage limit)에 의하여 결정된다.
그러나, 전력수송 능력의 한계는 실질적으로는 온-상태에서 RF 신호의 압축(compression) 보다는 오프-상태에서 격리도의 손실이 일어나기 때문에 생겨난다. 이러한 이유로 인하여 일반적으로 스위치 회로의 전력수송능력은 오프-상태의 격리도가 1dB 손실이 일어나는 입력전력값으로 정의되어진다.
도 3a에 도시된 바와 같이, 본 발명의 경우 2.4GHz 고주파대역에서 비교예에 비하여 격리특성은 약 6dB 정도, 전력수송능력은 약 4dB정도 개선을 보이며, 그럼에도 불구하고 도 3b의 삽입손실은 거의 변화가 없음을 알 수 있다.
<실험예 3>
예컨대, 휴대통신단말기와 같은 저전압 동작을 요구하는 시스템에 사용되는 스위치 장치에서는 저왜곡특성(low-distortion)은 매우 중요한 칩 사양중의 하나이다. 칩의 왜곡특성은 선형성의 지표가 되는 IP3(3rd Order Intercept Point)을 평가함으로써 알 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터의 저왜곡 특성의 우수성을 비교하기 위한 SPDT 스위치 회로의 치수에 따른 IP3(3rd order intercept point) 특성을 나타낸 그래프로서, 본 발명에 따른 고전력 고주파 스위치와 비교예에 따른 스위치에서 사용된 트랜지스터의 게이트 폭에 따른 IP3 특성을 보여준다. 여기서, -■-는 본 발명에 의한 스위치 회로에, -◆-는 비교예의 회로에 각각 해당한다.
전술한 실험예 1에서와 같은 비교예에 따른 스위치 소자와 본 발명 스위치 소자를 준비하여 SPDT 스위치 회로 장치를 제작하여 저왜곡 또는 선형성의 지표가 되는 IP3 특성을 평가하였다. 이때, 두 회로에 사용된 트랜지스터의 게이트 폭은 200미크론과 400미크론으로 서로 동일하게 하였다.
도 4에 도시된 바와 같이, 본 발명의 경우 2.4GHz 고주파대역에서 비교예에 비하여 200미크론에서는 약 4dB 정도의 개선을 보이며, 400미크론에서는 약 6dB의 개선을 보였다. 이러한 IP3의 개선으로부터 본 발명에 의한 스위치 소자의 채널구조가 선형성이 우수한 고전력 스위치 회로의 설계 및 제작에 적절함을 알 수 있다.
이러한 특성의 개선은 도핑되지 않은 AlGaAs 버퍼층(23)에 형성된 쇼트키 게이트의 전기장의 세기에 따른 공핍영역의 확장속도를 적절하게 조절할 수 있는 제 1 실리콘 도핑층(30)과 제2 실리콘 도핑층(50)의 도핑 농도비 및 중간 스페이서즉, 제1 및 제2 스페이서(41 및 45)의 두께 조절에 기인되며, 본 발명 스위치 소자의 게이트 전압에 따른 트랜스 컨덕턴스 곡선의 기울기가 2배 이상 급경사(steep)로 채널의 핀치오프(스위치의 오프-상태)가 일어나기 때문이다.
전술한 본 발명에 따른 반도체 소자의 트랜지스터 및 그 제조방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.
이상에서 설명한 바와 같은 본 발명의 반도체 소자의 트랜지스터 및 그 제조방법에 따르면, 이중 면도핑 구조를 가지는 최적화된 에피 기판으로부터 얻어진 스위치 소자의 경우, 채널 깊이에 따른 공핍영역의 확장 속도(트랜스 컨덕턴스의 기울기 변화율에 비례)를 변화시킴으로써 얻어지는 장점 즉, 격리도의 증가와 스위칭 속도의 증가뿐만 아니라, 도핑되지 않은 AlGaAs 버퍼층에 형성되는 쇼트키 게이트 접촉을 형성함에 따른 장점 즉, 게이트 턴-온 전압의 증가, 항복전압의 증가 그리고 수평전도성분의 감소로 인하여 스위치 소자에 인가되는 최대전압한계값을 증가시켜 결국에는 스위치 장치의 전력수송능력의 개선에 따른 고전력 저왜곡 특성 및 격리도의 증가를 기대할 수 있는 이점이 있다.
또한, 본 발명에 의한 스위치 소자를 이용하여 스위치 회로 MMIC를 설계할 경우, 격리도 향상을 위한 별도의 션트 FET를 사용하지 않아도 되며, 전력수송능력 향상을 위한 별도의 4/λ 트랜스포머 전송선로나 인덕터나 캐패시터를 스위치 소자 부근에 사용하지 않아도 되므로 칩 사이즈를 줄일 수 있고, 이로 인한 스위치 회로 제조 공정의 수율과 직접도의 향상을 통한 생산 단가를 절감할 수 있는 이점이 있다.

Claims (23)

  1. 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층, 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층되고, 상기 제2 실리콘 도핑층 및 제2 전도층이 상기 다른 층들과 다른 도핑 농도비로 형성되어 도핑 농도비가 다른 이중 채널의 도핑층을 갖는 에피 기판;
    상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극; 및
    상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극을 포함하여 이루어진 반도체 소자의 트랜지스터.
  2. 제 1 항에 있어서, 상기 완충층은,
    상기 반절연 기판의 상부에 형성되며, 에피택셜 성장 시 누설전류를 방지하기 위한 AlGaAs/GaAs 초격자 버퍼층; 및
    상기 AlGaAs/GaAs 초격자 버퍼층의 상부에 비도핑 AlGaAs로 형성된 AlGaAs 버퍼층을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터.
  3. 제 2 항에 있어서, 상기 AlGaAs/GaAs 초격자 버퍼층은 30Å 내지 50Å 두께의 AlGaAs층과 30Å 내지 50Å 두께의 GaAs층을 30주기 내지 50주기 반복되어 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  4. 제 3 항에 있어서, 상기 AlGaAs/GaAs 초격자 버퍼층의 AlGaAs층에서 Al의 조성비는 Ga의 조성비보다 작게 형성되며 0.3 몰비 이하로 함유되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  5. 제 1 항에 있어서, 상기 제2 실리콘 도핑층은 상기 제1 실리콘 도핑층보다 큰 도핑 농도를 가지는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  6. 제 1 항에 있어서, 상기 제1 실리콘 도핑층의 도핑 농도는 0.5×1012㎝-2∼2.0×1012㎝-2이고, 상기 제2 실리콘 도핑층의 도핑 농도는 2×1012㎝ -2∼8×1012㎝-2인 것을 특징으로 하는 반도체 소자의 트랜지스터.
  7. 제 1 항에 있어서, 상기 제1 전도층은,
    상기 제1 실리콘 도핑층의 상부에 비도핑 AlGaAs로 형성된 제1 스페이서;
    상기 제1 스페이서의 상부에 비도핑 InGaAs로 형성된 채널층; 및
    상기 채널층의 상부에 비도핑 AlGaAs로 형성된 제2 스페이서를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터.
  8. 제 7 항에 있어서, 상기 제1 스페이서는 1㎚ 내지 5㎚의 두께 범위로 형성되 고, 상기 채널층은 10㎚ 내지 20㎚의 두께 범위로 형성되며, 상기 제2 스페이서는 2㎚ 내지 10㎚의 두께 범위로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  9. 제 7 항에 있어서, 상기 제1 스페이서 및 상기 제2 스페이서의 AlGaAs층에서 Al의 조성비는 Ga의 조성비보다 작게 형성되며, 0.3 몰비 이하로 함유되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  10. 제 7 항에 있어서, 상기 채널층에서 In의 조성비는 Ga의 조성비보다 작게 형성되며, 0.25 몰비 이하로 함유되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  11. 제 1 항에 있어서, 상기 제2 전도층은,
    상기 제2 실리콘 도핑층의 상부에 비도핑 AlGaAs로 형성된 쇼트키 콘택층; 및
    상기 쇼트키 콘택층의 상부에 비도핑 GaAs로 형성된 캡층을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터.
  12. 제 11 항에 있어서, 상기 쇼트키 콘택의 AlGaAs층에서 Al의 조성비는 Ga의 조성비보다 작게 형성되며, 0.3 몰비 이하로 함유되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  13. 제 11 항에 있어서, 상기 쇼트키 콘택층 및 상기 캡층은 20㎚ 내지 50㎚의 두께 범위로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  14. 제 1 항에 있어서, 상기 게이트 전극과 상기 소오스 전극간의 거리는 상기 게이트 전극과 상기 드레인 전극간의 거리와 동일하게 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터.
  15. (a) 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층을 순차적으로 적층하는 단계;
    (b) 상기 제2 전도층 상에 금속 박막을 형성하여 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 오믹 접촉을 형성하기 위한 소오스 전극 및 드레인 전극을 형성하는 단계;
    (c) 상기 제2 전도층의 일부분을 소정 깊이로 식각하는 단계; 및
    (d) 식각된 상기 제2 전도층 상에 게이트 전극을 형성하는 단계를 포함하여 이루어진 반도체 소자의 트랜지스터 제조방법.
  16. 제 15 항에 있어서, 상기 단계(a)에서 상기 완충층은,
    상기 반절연 기판의 상부에 에피택셜 성장 시 누설전류를 방지하기 위한 AlGaAs/GaAs 초격자 버퍼층을 형성하는 단계; 및
    상기 AlGaAs/GaAs 초격자 버퍼층의 상부에 비도핑 AlGaAs로 AlGaAs 버퍼층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  17. 제 15 항에 있어서, 상기 제2 실리콘 도핑층은 상기 제1 실리콘 도핑층보다 4배 큰 도핑 농도를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  18. 제 15 항에 있어서, 상기 단계(a)에서 상기 제1 전도층은, 상기 제1 실리콘 도핑층의 상부에 비도핑 AlGaAs로 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서의 상부에 비도핑 InGaAs로 채널층을 형성하는 단계와, 상기 채널층의 상부에 비도핑 AlGaAs로 제2 스페이서를 형성하는 단계를 포함하며,
    상기 제2 전도층은, 상기 제2 실리콘 도핑층의 상부에 비도핑 AlGaAs로 쇼트키 콘택층을 형성하는 단계와, 상기 쇼트키 콘택층의 상부에 비도핑 GaAs로 캡층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  19. 제 15 항에 있어서, 상기 단계(b)에서, 상기 소오스 전극 및 상기 드레인 전 극은 급속열처리(RTA)법으로 열처리하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  20. 제 15 항에 있어서, 상기 단계(b)이후에, 상기 제2 전도층 상에 소정의 포토레지스트를 이용하여 형상반전패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  21. 제 15 항에 있어서, 상기 단계(c)에서, 상기 제2 전도층은 리세스 공정을 이용하여 식각되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  22. 제 15 항에 있어서, 상기 단계(d)에서, 상기 게이트 전극을 형성하기 전에 상기 식각된 제2 전도층 상에 존재하는 소정 두께의 표면산화물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  23. 제 15 항에 있어서, 상기 단계(d)에서, 상기 게이트 전극은 리프트 오프 방법을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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