[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100616311B1 - 반도체 소자의 트랜지스터 및 그 제조방법 - Google Patents

반도체 소자의 트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR100616311B1
KR100616311B1 KR1020050061301A KR20050061301A KR100616311B1 KR 100616311 B1 KR100616311 B1 KR 100616311B1 KR 1020050061301 A KR1020050061301 A KR 1020050061301A KR 20050061301 A KR20050061301 A KR 20050061301A KR 100616311 B1 KR100616311 B1 KR 100616311B1
Authority
KR
South Korea
Prior art keywords
layer
conductive layer
silicon doped
electrode
gate electrode
Prior art date
Application number
KR1020050061301A
Other languages
English (en)
Other versions
KR20060067127A (ko
Inventor
문재경
지홍구
안호균
김해천
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to JP2005268585A priority Critical patent/JP2006173571A/ja
Priority to US11/280,608 priority patent/US7893462B2/en
Publication of KR20060067127A publication Critical patent/KR20060067127A/ko
Application granted granted Critical
Publication of KR100616311B1 publication Critical patent/KR100616311B1/ko
Priority to US13/004,750 priority patent/US8697507B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H01L29/454—Ohmic electrodes on AIII-BV compounds on thin film AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층된 에피 기판과, 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극과, 상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극이 포함되되, 상기 게이트 전극과 상기 소오스 전극 및 상기 드레인 전극간에는 절연막에 의해 전기적으로 절연되며, 상기 게이트 전극의 상부가 상기 소오스 전극 및 상기 드레인 전극 중 적어도 하나에 소정부분 중첩되어 형성됨으로써, 게이트 턴-온 전압의 증가, 항복전압의 증가 및 수평전도성분의 감소로 인하여 스위치 소자에 인가되는 최대전압한계값을 증가시켜 스위치 장치의 파워수송능력의 개선에 따른 고전력 저왜곡 특성 및 격리도의 증가를 기대할 수 있는 효과가 있다.
반도체 소자, 삽입 손실, 게이트 전극, 저손실 스위치, 고속 스위치

Description

반도체 소자의 트랜지스터 및 그 제조방법{Transistor of semiconductor element and a method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터를 설명하기 위한 개략적인 단면도.
도 2a 및 도 2b는 종래 기술과 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 온(ON)-상태와 오프(OFF)-상태에서 입력전력에 따른 출력전력 및 격리도 특성을 각각 나타내는 그래프.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터의 우수성을 비교하기 위한 4 SPDT(Single-Pole-Double-Throw) 스위치를 개략적으로 설명하기 위한 회로도.
도 4a 및 도 4b는 종래 기술과 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터를 사용한 SPDT 회로에서의 입력전력에 따른 출력 전력, 격리도 및 삽입손실 특성을 각각 나타내는 그래프.
*** 도면의 주요 부분에 대한 부호의 설명 ***
10 : 반절연 기판, 20 : 완충층,
21 : AlGaAs/GaAs 초격자 버퍼층, 23 : AlGaAs 버퍼층,
30 : 제1 실리콘 도핑층, 40 : 제1 전도층,
41 : 제1 스페이서, 43 : 채널층,
45 : 제2 스페이서, 50 : 제2 실리콘 도핑층,
60 : 제2 전도층, 61 : 쇼트키 콘택층,
63 : 캡층, 70 : 소오스 전극,
80 : 드레인 전극, 90 : 게이트 전극,
100 : 제1 절연막층, 110 : 제2 절연막층,
120 : 금속패턴
본 발명은 고전력 고주파 신호의 제어에 이용되는 화합물 반도체 스위치 MMIC(Microwave Monolithic Integrated Circuit)의 핵심 소자인 화합물 반도체 스위치 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 저삽입손실, 고격리도, 고스위칭속도와 함께 고전력 저왜곡 고주파 제어회로의 설계 및 제작에 적합한 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 휴대 전화기나 무선랜(wireless LAN) 등의 이동통신 기기에서는 GHz 대역의 마이크로파를 이용하는 경우가 많고, 안테나의 전환회로나 송수신 전환회로 등으로 이러한 고주파 신호를 전환하기 위한 스위치 소자가 이용되는 경우가 많다.
이러한 스위치 소자로는 고주파 대역에서 전송 특성과 낮은 소모전류 및 구 동전압 특성이 양호하며 바이어스회로가 간단하고 다중포트의 구현과 집적화가 용이하기 때문에 화합물 반도체 트랜지스터인 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT) 또는 금속-반도체 전계효과 트랜지스터(MEtal-Semiconductor Field Effect Transistor, MESFET) 등과 같은 전계효과 트랜지스터(FET)를 주로 이용한다.
또한, 고주파 스위치 회로에서는 삽입손실(insertion loss)을 될 수 있는 한 작게 하고, 격리도(isolation)와 스위칭속도를 향상시키는 것이 요구되며, 특히 셀룰러나 아날로그 단말기용 전파 제어회로를 위해서는 선형성이 우수한 고전력 스위치 소자의 설계가 매우 중요하다.
종래 기술에서는 삽입손실을 줄이기 위하여 회로에 사용되는 트랜지스터 채널의 불순물 농도나 그 폭을 될 수 있는 한 크게 설계하여 채널영역의 저항을 줄이는 방법을 선택하였다.
그러나, 게이트 전극과 채널영역 사이에서 형성되는 쇼트키 콘택에 기인되는 정전용량이 커져 이곳으로부터 고주파의 입력신호가 누설되어 격리도를 오히려 악화시키는 문제점이 있다.
이러한 문제점을 해결하기 위하여 종래에는 회로 설계 과정에서 션트(shunt) 트랜지스터를 설치하여 격리도를 개선하는 방법도 있으나, 칩 사이즈가 커져 비용이 증가하는 또 다른 문제점을 야기한다.
따라서, 종래에는 저전력 스위치 소자를 이용하여 전력구동능력(power handling capability)이 개선된 고전력 고주파 제어회로를 제작하기 위하여 1) 임 피던스 변환 기술(impedance transformation technique), 2) stacked FETs method, 3) LC 공진회로 기술(LC resonant circuit technique)과 같은 회로설계 기법을 사용하거나, 4) squeezed-gate FET structure, 5) two kinds of pinch-off voltage FET structure, 5) 다중게이트구조(multigate structure)와 같은 소자 구조의 변경 기법을 주로 사용하였다.
그러나, 회로설계 기법을 이용할 경우 4/λ 트랜스포머의 전송선로, 사용되는 다수의 FET, 스위치 소자의 주변에 추가되는 인덕터나 캐패시터로 인하여 칩 사이즈가 커져 비용이 증가하는 또 다른 문제점을 야기할 뿐만 아니라 종래의 소자 구조변경 기법을 이용할 경우에는 부가적인 마스크 공정, 소오스-드레인 간격의 증가로 인하여 회로설계 기법과 마찬가지로 칩의 제조단가가 증가하는 문제점을 야기한다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 온(ON)-상태의 삽입손실이 감소되고 오프(OFF)-상태의 격리도가 증가되도록 에피 기판의 구조를 최적화한 반도체 소자의 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 게이트-드레인 항복전압 특성을 개선하여 스위치 동작 시 더 큰 RF 전압 스윙을 가능하게 하며, 저전압 동작이 가능한 반도체 소자의 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 인가되는 고주파 신호가 높을 경우에도 RF 스윙에 의하여 게이트 전극에 유도되는 양의 값인 유효 게이트 전압을 줄여주어 전력특성과 왜곡특성이 우수한 반도체 소자의 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 고전력 스위치 회로를 제작함에 있어서 트랜지스터 주변에 인덕터와 캐패시터로 구성된 회로를 추가함에 따른 칩 크기의 증가를 줄여주는 소형의 경제적인 회로를 설계하고 제작할 수 있는 반도체 소자의 트랜지스터 및 그 제조방법을 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명의 제1 측면은, 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층된 에피 기판; 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극; 및 상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극이 포함되되, 상기 게이트 전극과 상기 소오스 전극 및 상기 드레인 전극간에는 절연막에 의해 전기적으로 절연되며, 상기 게이트 전극의 상부가 상기 소오스 전극 및 상기 드레인 전극 중 적어도 하나에 소정부분 중첩되어 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터를 제공하는 것이다.
여기서, 상기 게이트 전극의 상부가 상기 소오스 전극과 소정부분 중첩되도록 'ㄱ'자 형상으로 이루어짐이 바람직하다.
바람직하게는, 상기 게이트 전극의 상부가 상기 드레인 전극과 소정부분 중 첩되도록 감마(Γ) 형상을 가진다.
바람직하게는, 상기 게이트 전극의 상부가 상기 소오스 전극 및 상기 드레인 전극과 각각 소정부분 중첩되도록 'Ｔ'자 형상을 가진다.
본 발명의 제2 측면은, (a) 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층을 순차적으로 적층하는 단계; (b) 상기 제2 전도층 상에 금속 박막을 형성하여 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 오믹 접촉을 형성하기 위한 소오스 전극 및 드레인 전극을 형성하는 단계; (c) 상기 제2 전도층의 일부분을 소정 깊이로 식각하는 단계; 및 (d) 상기 결과물의 전체 상부면에 식각된 상기 제2 전도층의 소정영역이 노출되도록 제1 절연막을 형성하는 단계; (e) 노출된 상기 제2 전도층 상에 게이트 전극을 형성하되, 상기 게이트 전극의 상부를 상기 소오스 전극 및 상기 드레인 전극 중 적어도 하나에 소정부분 중첩하게 형성하는 단계; 및 (f) 상기 결과물의 전체 상부면에 제2 절연막을 형성한 후, 상기 소오스 및 드레인 전극의 소정영역이 노출되도록 상기 제1 및 제2 절연막을 제거하고, 노출된 상기 소오스 및 드레인 전극 상에 소정의 금속패턴을 형성하는 단계를 포함하여 이루어진 반도체 소자의 트랜지스터 제조방법을 제공하는 것이다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터를 설명하기 위한 개략적인 단면도로서, 온(ON)-상태의 삽입손실을 줄이기 위하여 채널층의 평균 도핑 농도를 증가시키고, 오프(OFF)-상태의 격리도를 증가시키기 위하여 게이트의 항복전압과 턴-온(turn-on) 전압을 증가시킴과 동시에 채널층 누설전류 성분을 줄일 수 있도록 에피 구조를 최적화 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 즉, 고전력 고주파 스위치 소자는 GaAs 반절연 기판(10) 상에 완충층(20), 제1 실리콘 도핑층(Si planar doping)(30), 제1 전도층(40), 상기 제1 실리콘 도핑층(30)과 다른 도핑 농도를 가지는 제2 실리콘 도핑층(Si planar doping)(50) 및 제2 전도층(60)이 순차적으로 적층된 에피 기판(epitaxy substrate)을 포함한다.
또한, 상기 제1 실리콘 도핑층(30)의 소정 깊이까지 침투되도록 상기 제2 전도층(60)의 양측에 형성되어 오믹 접촉을 형성하는 소오스 전극(70) 및 드레인 전극(80)을 포함하며, 상기 소오스 전극(70) 및 상기 드레인 전극(80) 사이의 제2 전도층(60) 상에 형성되어 상기 제2 전도층(60)과 콘택을 형성하는 게이트 전극(90)을 포함한다.
또한, 상기 게이트 전극(90)과 상기 소오스 전극(70) 및 상기 드레인 전극(80)간에 서로 전기적으로 절연시키기 위한 실리콘질화물(SiNx) 유전체 즉, 제1 절연막층(100) 및 제2 절연막층(110)을 포함하며, 상기 소오스 전극(70) 및 상기 드 레인 전극(80) 상에 각각 형성되는 소정의 금속패턴(120)을 포함한다.
여기서, 상기 완충층(20)은 상기 반절연 기판(10)의 상부에 형성되며, 에피택셜 성장 시 누설전류를 방지하기 위한 AlGaAs/GaAs 초격자(superlattice) 버퍼층(21)과, 상기 AlGaAs/GaAs 초격자 버퍼층(21)의 상부에 비도핑 AlGaAs로 형성된 AlGaAs 버퍼층(i-AlGaAs)(23)으로 이루어진다.
상기 AlGaAs/GaAs 초격자 버퍼층(21)은 약 30Å 내지 50Å 두께의 AlGaAs층과 약 30Å 내지 50Å 두께의 GaAs층을 약 30주기 내지 50주기 반복되어 형성됨이 바람직하다.
또한, 상기 AlGaAs/GaAs 초격자 버퍼층(21) 중의 AlGaAs층에서 성장된 결정의 질과 채널층 캐리어 구속(carrier confinement) 능력을 높이기 위하여 성장되는 결정질의 Al의 조성비는 Ga의 조성비보다 작게 예컨대, 약 0.3 몰비 이하로 함유되어 형성됨이 바람직하다.
상기 제1 전도층(40)은 상기 제1 실리콘 도핑층(30)의 상부에 비도핑 AlGaAs로 형성된 제1 스페이서(i-AlGaAs spacer)(41)와, 상기 제1 스페이서(41)의 상부에 비도핑 InGaAs로 형성된 채널층(undoped InGaAs)(43)과, 상기 채널층(43)의 상부에 비도핑 AlGaAs로 형성된 제2 스페이서(i-AlGaAs spacer)(45)로 이루어진다.
이때, 상기 제1 스페이서(41)는 약 1㎚ 내지 5㎚의 두께 범위로 형성되고, 상기 채널층(43)은 10㎚ 내지 20㎚의 두께 범위로 형성되며, 상기 제2 스페이서(45)는 약 2㎚ 내지 10㎚의 두께 범위로 형성됨이 바람직하다.
또한, 상기 제1 스페이서(41) 및 상기 제2 스페이서(45) 중의 AlGaAs층에서 성장된 결정의 질과 채널층 캐리어 구속(carrier confinement) 능력을 높이기 위하여 성장되는 결정질의 Al의 조성비는 Ga의 조성비보다 작게 예컨대, 약 0.3 몰비 이하로 함유되어 형성됨이 바람직하다.
또한, 상기 채널층(43)에서 성장된 결정의 질과 채널층 캐리어 구속(carrier confinement) 능력을 높이기 위하여 성장되는 결정질의 In의 조성비는 Ga의 조성비보다 작게 예컨대, 약 0.25 몰비 이하로 함유되어 형성됨이 바람직하다.
상기 제2 전도층(60)은 상기 제2 실리콘 도핑층(50)의 상부에 비도핑 AlGaAs로 형성된 쇼트키 콘택층(undoped AlGaAs)(61)과, 상기 쇼트키 콘택층(61)의 상부에 비도핑 GaAs로 형성된 캡층(i-GaAs)(63)으로 이루어진다.
이때, 상기 쇼트키 콘택층(61) 중의 AlGaAs층에서 성장된 결정의 질과 채널층 캐리어 구속(carrier confinement) 능력을 높이기 위하여 성장되는 결정질의 Al의 조성비는 Ga의 조성비보다 작게 예컨대, 약 0.3 몰비 이하로 함유되어 형성됨이 바람직하다.
또한, 상기 쇼트키 콘택층(61) 및 상기 캡층(63)은 약 20㎚ 내지 50㎚의 두께 범위로 형성됨이 바람직하다.
한편, 상기 에피 기판(epitaxy substrate) 구조에서 오믹 콘택을 형성하는 소오스 전극(70) 및 드레인 전극(80)은 옴익 열처리에 의하여 상기 제1 실리콘 도핑층(30)까지 깊숙이 형성되어 있으나, 도 1에서는 편의상 생략되었다. 또한, 상기 소오스 전극(70) 및 상기 드레인 전극(80)사이에는 상기 쇼트키 콘택층(61)과 쇼트키 콘택을 형성하는 게이트 전극(90)이 형성되어 있다.
여기서, 상기 게이트 전극(90)은 상기 도핑되지 않은 GaAs 캡층(63)을 식각한 후, 상기 도핑되지 않은 AlGaAs 쇼트키 콘택층(61)에 형성됨이 바람직하다.
상기 도핑되지 않은 AlGaAs 쇼트키 콘택층(61)은 게이트-드레인 사이의 항복전압과 게이트 턴-온 전압을 향상시켜 스위치 회로의 선형성을 개선시키고, 수평전도(parallel conduction)를 줄여 줄 수 있다.
그리고, 스위치소자의 입출력 특성 측면에서 상기 게이트 전극(90)은 상기 소오스 전극(70)과 드레인 전극(80) 사이의 중간 거리에 위치하는 것이 바람직하다. 즉, 상기 게이트 전극(90)과 상기 소오스 전극(70)간의 거리는 상기 게이트 전극(90)과 상기 드레인 전극(80)간의 거리와 동일하게 이루어짐이 바람직하다.
한편, 상기 게이트 전극(90)의 형상은 상기 소오스 전극(70)과 상기 게이트 전극(90)의 머리부 즉, 상부 사이에 내장형 캐패시터(Cgs)가 형성되도록 역감마형 즉, 'ㄱ'자 형상으로 이루어짐이 바람직하다. 여기서, 상기 내장형 캐패시터(Cgs)는 상기 게이트 전극(90), 상기 제1,2 절연막층(100,110) 및 상기 소오스 전극(70)으로 이루어진 MIM(Metal-Insulator-Metal) 구조로 형성될 수 있다. 이때, 겹쳐지는 면적으로부터 유전량(캐패시턴스)을 계산할 수 있으며, 설계 과정에서 필요한 값을 이용할 수 있다.
또한, 상기 게이트 전극(90)의 형상은 상기 드레인 전극(80)과 상기 게이트 전극(90)의 상부 사이에 내장형 캐패시터(Cgd)가 형성되도록 감마(Γ)형상으로 이루어질 수 있으며, 상기 내장형 캐패시터(Cgd)는 상기 게이트 전극(90), 상기 제1,2 절연막층(100,110) 및 상기 드레인 전극(80)으로 이루어진 MIM 구조로 형성될 수 있다.
또한, 상기 게이트 전극(90)의 형상은 상기 게이트 전극(90)의 상부와 상기 소오스 전극(70) 및 상기 드레인 전극(80)의 양측 사이에 내장형 캐패시터(Cgs, Cgd)가 형성되도록 티(Ｔ)자 형상으로 이루어질 수도 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 즉, 고주파 스위치 소자에서, 온(ON)-상태의 삽입손실의 감소는 상기 제1 실리콘 도핑층(30) 및 상기 제2 실리콘 도핑층(50)의 실리콘(Si) 농도의 증가뿐만 아니라 소오스-드레인의 옴익 접촉을 깊숙이 형성함으로써 발생하는 접촉저항의 감소로 구현할 수 있다.
한편, 오프(OFF)-상태의 스위치 소자의 기판 누설전류 성분을 줄이고 스위치 회로의 스위칭 속도를 증가시키기 위해서는, 오프(OFF)-상태에서 게이트 전극(90)에 인가되는 제어전압에 의하여 채널층 깊이 방향으로 분포하는 전기장의 세기가 갈수록 약해지므로, 채널층의 도핑농도 설계 시 이러한 점을 고려하여야 한다.
따라서, 쇼트키 콘택면으로부터 깊은 위치에 존재하는 제1 실리콘 도핑층(30)의 도핑 농도가 얕은 위치의 제2 실리콘 도핑층(50)보다 더 낮아야 동일한 게이트 전압에 대하여 더욱 빠르게 채널의 공핍영역을 상기 AlGaAs/GaAs 초격자 버퍼층(21) 쪽으로 확장시켜 줄 수 있어 스위칭 속도의 증가와 함께 기판 누설전류를 줄일 수 있어 결국 스위치 회로의 격리도 특성을 향상시킬 수 있다.
상기 게이트 전극(90)의 전기장에 의하여 채널층의 공핍되는 깊이로부터 제2 실리콘 도핑층(50)과 상기 제1 실리콘 도핑층(30)의 농도비를 계산하였다. 그 결과 상기 제2 실리콘 도핑층(50)의 도핑 농도는 상기 제1 실리콘 도핑층(30)의 도핑 농도의 약 4배 이상이 되어야 하며, 온(ON)-상태의 삽입손실 감소를 고려하여 전체농도를 결정한다.
즉, 전술한 바와 같은 구조를 가지는 본 발명에 따른 고주파 스위치 소자에서는 이중 면도핑 구조 즉, 제1 및 제2 실리콘 도핑층(30 및 50)을 가지는 에피 기판에서, 상부면인 제2 실리콘 도핑층(50)에서의 도핑 농도가 하부면인 제1 실리콘 도핑층(30)에서의 도핑 농도보다 크게, 바람직하게는 약 4배 이상이 되도록 설계되어 있다. 따라서, 채널 깊이에 따른 게이트 전극(90)의 전기장의 세기를 이용하여 공핍층의 확장 속도를 조절함으로써, 기판 누설 전류성분의 감소에 의한 격리도 특성이 개선되고 스위칭 속도 역시 개선할 수 있다.
종래 기술에 따른 스위치 소자의 제조 방법에서는 오믹 콘택 저항을 낮추기 위하여 통상적으로 고농도로 도핑된 캡층을 사용하였으나, 이러한 구조는 게이트-소오스 또는 게이트-드레인 사이의 표면 누설 문제가 있어 이를 제거하기 위하여 광범위식각(wide recess)과 같은 별도의 공정이 추가되는 문제점을 가지고 있었다.
그러나, 본 발명에서는 최적화된 급속열처리 방법을 이용하여 도핑되지 않은 GaAs 캡층(63)을 사용하면서도 낮은 콘택 저항을 갖는 소오스 전극(70) 및 드레인 전극(80)을 형성할 수 있을 뿐만 아니라 소오스-게이트 및 게이트-드레인 사이의 항복 전압과 게이트 턴-온 전압을 증가시켜 전력 특성을 좋게 할 수 있다.
이러한 구조적인 특징은 특히 오프-상태에서 그 우수성이 두드러짐을 알 수 있다. 일반적으로 전계효과 트랜지스터를 이용한 스위치회로의 격리도 특성은 오프 -상태에서 게이트 전극에 인가되는 전압의 증가(또는 동작전압의 감소나 저전압 동작)와 함께 열화가 되는데, 이는 게이트 전극에 인가되는 게이트 유효 제어전압이 양의 방향(positively)으로 증가하기 때문이다.
이와 같이 상기 제2 실리콘 도핑층(50)은 상기 제1 실리콘 도핑층(30)보다 큰 도핑 농도(약 4배 이상)를 가지는 것이 바람직하다. 예컨대, 상기 제1 실리콘 도핑층(30)의 도핑 농도는 약 0.5×1012㎝-2∼2.0×1012㎝-2이고, 상기 제2 실리콘 도핑층(50)의 도핑 농도는 약 2×1012㎝-2∼8×1012㎝-2로 구현될 수 있다.
한편, 상기 에피기판 구조의 최적화를 위해, 상기 도핑되지 않은 AlGaAs 쇼트키 콘택층(61)과 상기 도핑되지 않은 GaAs 캡층(63)을 구비함으로써, 게이트 항복 전압과 턴-온(turn-on) 전압 특성을 향상시킬 수 있다. 이러한 특성은 고전력의 고주파를 전송할 경우 전압 스윙에 의하여 게이트에 유기되는 유효전압에 대한 저항성을 증가시켜 전력특성과 함께 왜곡특성을 개선시킨다.
이하에는 전술한 구성을 가지는 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 제조방법에 대해서 상세하게 설명한다.
도 1을 참조하면, GaAs 반절연 기판(10) 상에 완충층(20)인 AlGaAs/GaAs 초격자 버퍼층(21)과 비도핑 AlGaAs로 형성된 AlGaAs 버퍼층(23), 제1 실리콘 도핑층(30), 제1 전도층(40)인 비도핑 AlGaAs로 형성된 제1 스페이서(41)와 비도핑 InGaAs로 형성된 채널층(43) 및 비도핑 AlGaAs로 형성된 제2 스페이서(45), 상기 제1 실리콘 도핑층(30)과 다른 도핑 농도를 가지는 제2 실리콘 도핑층(50), 제2 전 도층(60)인 비도핑 AlGaAs로 형성된 쇼트키 콘택층(61)과 비도핑 GaAs로 형성된 캡층(63)을 순차적으로 적층한다.
이때, 상기 제1 실리콘 도핑층(30) 및 상기 제2 실리콘 도핑층(50)은 실리콘(Si) 불순물이 플래너 도핑(planar doping)법에 의해서 각각 약 0.5×1012㎝-2∼2.0×1012㎝-2, 2×1012㎝-2∼8×1012㎝-2의 도핑 농도 범위로 함유되어 형성됨이 바람직하다.
다음으로, 상기 도핑되지 않은 GaAs 캡층(63)의 상부에 예컨대, AuGe/Ni/Au와 같은 금속 박막을 형성하고, 급속열처리(Rapid Thermal Anneal, RTA)법으로 열처리함으로써, 옴익 콘택 형성을 위한 소오스 전극(70) 및 드레인 전극(80)을 형성한다.
한편, 종래 기술에 따른 스위치 소자의 제조 방법에서는 오믹 콘택 저항을 낮추기 위하여 통상적으로 고농도로 도핑된 캡층을 사용하였으나, 본 발명에서는 최적화된 열처리 시간-온도 프로필에 따라 열처리함으로써 금속 박막이 반도체 기판과 합금화되는 과정에서 제1 실리콘 도핑층(30)까지 깊이 침투되게 하였으며, 이로 인하여 종래 기술과는 달리 도핑되지 않은 GaAs 캡층(63)이 있음에도 불구하고 옴익 접촉저항이 낮은 소오스 전극(70) 및 드레인 전극(80)을 형성할 수 있을 뿐만 아니라 항복 전압을 증가시켜 전력 특성을 좋게 할 수 있다.
상기 오믹 콘택이 형성된 후, 도핑되지 않은 GaAs 캡층(63) 상에 예컨대, 포토레지스트 등을 이용하여 형상반전패턴(미도시)을 형성한 후, 게이트 리세스 공정 을 이용하여 상기 쇼트키 콘택층(61)의 일부 영역이 노출되도록 도핑되지 않은 GaAs 캡층(63)을 먼저 식각한다.
다음으로, 예컨대, 실리콘나이트라이드(Si3N4)로 상기 제1 절연막층(100)을 증착한 다음 예컨대, 포토레지스트 등을 이용하여 0.5미크론의 게이트 패턴을 형성한다. 그리고, 예컨대, 반응성이온식각법(Reactive Ion Etching, RIE)을 이용하여 상기 실리콘나이트라이드 박막을 제거한 후, 형상반전공정을 이용하여 패턴을 형성한다. 그리고, 상기 노출된 도핑되지 않은 AlGaAs 쇼트키 콘택층(61)은 쇼트키콘택 특성을 개선하기 위하여 약 5nm 정도의 표면산화물을 제거한 후, 상기 게이트 전극(90)을 형성할 Ti/Pt/Au 물질을 증착한다.
그 후, 상기 결과물의 전체 상부면에 상기 제1 절연막층(100)과 동일한 물질로 제2 절연막층(110)을 형성한 다음, 상기 소오스 전극(70)과 상기 드레인 전극(80) 상부의 제2 절연막층(110)을 제거하고, 그 각각의 상부에 예컨대, 전기도금법을 이용하여 도금된 소오스 및 드레인 전극용 금속패턴(120)을 형성하면 제작이 완료된다.
일반적으로 스위치 회로가 동작될 때 게이트 누설 전류가 존재하면 게이트 유효제어전압(effective control voltage)의 감소가 발생하며, 이는 높은 전력 수준에서 RF 전체주기(full cycle)동안 온-전압과 오프-전압 자체가 스위치에 걸리게 되어 비선형적(non linear)인 특성을 나타내게 되어 스위치로서 효과적이지 못하며 동작전압을 증가시켜야 하는 문제점을 갖고 있으나, 개선된 게이트 누설전류 특성 과 턴-온 전압 및 항복전압의 증가는 이러한 문제점을 없애주어 선형적인 고전력 고주파 스위치 소자를 제작할 수 있게 한다.
그런 다음, 예컨대, 리프트 오프(lift-off)의 방법으로 소오스 전극(70) 및 드레인 전극(80) 사이에 게이트 전극(90)을 형성한다. 그리고, 스위치소자의 입출력 특성 측면에서, 상기 게이트 전극(90)과 상기 소오스 전극(70)간의 거리는 상기 게이트 전극(90)과 상기 드레인 전극(80)간의 거리와 동일하게 형성됨이 바람직하다. 한편, 상기 게이트 전극(90)은 전술한 바와 같이, 'ㄱ'자, 감마(Γ) 또는 티(Ｔ)자 중 어느 하나의 형상으로 형성됨이 바람직하다.
본 발명은 이하의 비제한적인 실험 예들을 통해 보다 자세히 설명될 것이다. 한편, 여기에 기재되지 않은 내용은 당업자라면 충분히 기술적으로 유추할 수 있는 것이므로 그 설명을 생략한다.
<실험예 1>
도 2a 및 도 2b는 종래 기술과 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 온(ON)-상태와 오프(OFF)-상태에서 입력전력에 따른 출력전력 및 격리도 특성을 각각 나타내는 그래프이다.
도 2a를 참조하면, 종래 기술에 따른 반도체 소자의 트랜지스터 즉, 스위치 소자를 제작하여 동작 주파수 약 2.4㎓에서 입력전력에 따른 온(ON)-상태(-○-)와 오프(OFF)-상태(-□-)에서의 출력전력의 특성 변화를 보여준다.
상기 제작된 스위치 소자의 폭은 약 1.2㎜로 단위 게이트 폭은 약 150 미크론이었다. 스위치의 전력수송능력(power handling capability)은 오프(OFF)-상태의 격리도(isolation)가 나빠지는 입력전력으로 정의되는데, 도 2a에서 보면 종래 기술의 스위치 소자의 경우 약 23㏈m 정도이다. 이 값은 온(ON)-상태와 오프(OFF)-상태의 출력전력의 차로 표시된 격리도(-△-)의 변화로부터 쉽게 알 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 따른 역감마형 즉, 'ㄱ'자 형상의 게이트 전극(90)을 갖는 스위치 소자를 제작하여 동작주파수 약 2.4㎓에서 입력전력에 따른 온(ON)-상태(-●-)와 오프(OFF)-상태(-■-)에서의 출력전력의 특성 변화를 보여준다. 본 발명의 경우 전력수송능력은 약 25㏈m 정도로, 이 값은 온(ON)-상태와 오프(OFF)-상태의 출력전력의 차로 표시된 격리도(-▲-)의 변화로부터 쉽게 알 수 있다.
즉, 본 발명의 일 실시예에 따른 'ㄱ'자 형상의 게이트 전극(90)을 갖는 스위치 소자의 경우, 종래 기술의 게이트 구조(직사각형)에 비하여 전력수송능력이 약 2㏈ 정도 개선됨을 알 수 있다. 이러한 전력전송능력의 개선은 본 발명의 일 실시예에 따른 스위치 소자를 이용하여 도 3과 같은 스위치 회로를 제작할 경우 더욱 두드러짐을 알 수 있다.
<실험예 2>
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터의 우수성을 비교하기 위한 4 SPDT(Single-Pole-Double-Throw) 스위치를 개략적으로 설명하기 위한 회로도이다.
도 3을 참조하면, 게이트 폭 약 1.2㎜인 시리즈 트랜지스터 2개(NFET12, NFET21)와 약 0.3㎜인 션트 트랜지스터 8개(OFET11, OFET22)로 구성되어 있다.
본 발명의 우수성은 이들 트랜지스터 중 션트로 결합된 8개의 트랜지스터를 종래 기술의 게이트 전극 구조를 갖도록 하였으며, 다만 시리즈로 연결된 2개(NFET12, NFET21)를 종래 기술의 게이트 전극 구조를 갖는 경우와 예컨대, 'ㄱ'자 형상의 게이트 전극(90)을 갖는 경우에 대하여 전력특성을 비교함으로서 평가하였다.
도 4a 및 도 4b는 종래 기술과 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터를 사용한 SPDT 회로에서의 입력전력에 따른 출력 전력, 격리도 및 삽입손실 특성을 각각 나타내는 그래프로서, 종래 기술과 본 발명의 일 실시예에 따른 스위치 소자로 도 3의 SPDT 스위치 회로(MMIC) 장치를 제조하여 동작 주파수 약 2.4㎓에서 입력전력에 따른 온(ON)-상태와 오프(OFF)-상태의 출력전력의 특성을 각각 보여준다.
도 4a에서 -○-는 종래의 비교예에 따른 온(ON)-상태의 출력전력을, -□-는 오프(OFF)-상태의 출력전력을, -△-는 온(ON)-상태와 오프(OFF)-상태의 출력 전력의 차이로, SPDT에서 결국 두 경로(double throw) 사이의 격리도를 의미하며, -◇-는 온(ON)-상태의 출력전력과 입력전력의 차이로 결국 RF 신호의 삽입손실(insertion loss)의 크기를 의미한다.
스위치 회로의 전력수송능력(power handling capability)은 온(ON)-상태의 경우 트랜지스터의 최대전류한계값(maximum current limit)에 의하여, 오프(OFF)- 상태에서는 소자에 인가되는 최대전압한계값(maximum voltage limit)에 의하여 결정되지만, 실질적으로는 온(ON)-상태에서 RF 신호의 압축(compression)보다는 오프(OFF)-상태에서 격리도의 손실이 일어나기 때문에 제한된다.
따라서, 스위치 회로의 전력수송능력은 오프(OFF)-상태의 격리도가 약 1㏈ 악화가 일어나는 입력전력값으로 정의되어진다. 격리도나 삽입손실 특성이 약 1㏈ 감소하는 입력전력은 약 26㏈m으로 이 값이 종래의 비교예에 따른 SPDT 스위치 회로의 전력수송능력이다.
도 4b에서, -●-는 본 발명의 일 실시예에 따른 온(ON)-상태의 출력전력을, -■-는 오프(OFF)-상태의 출력전력을, -▲-는 온(ON)-상태와 오프(OFF)-상태의 출력전력의 차이로, SPDT에서 두 경로 사이의 격리도를 의미하며, -▼-는 온(ON)-상태의 출력전력과 입력전력의 차이로 결국 RF 신호의 삽입손실의 크기를 의미한다. 도 4a에서와 마찬가지로 격리도와 삽입손실 특성이 약 1㏈ 감소하는 입력전력은 약 30㏈m으로 이 값은 본 발명의 일 실시예에 따른 SPDT 스위치 회로의 전력구동능력을 나타낸다. 종래의 비교예보다 약 4㏈ 정도의 전력수송능력이 개선됨을 알 수 있다.
이러한 데이터는 본 발명의 일 실시예에 따른 스위치 소자의 게이트 전극(90) 구조가 오프(OFF)-상태에서 출력전력의 증가를 억제하며, 이는 소오스 전극(70)과 'ㄱ'자 형상의 게이트 전극(90) 사이에 내장된 캐패시터에 의한 캐패시턴스 성분(Cgs)의 증가로 인하여 게이트 전극(90)에 인가되는 유효전압의 감소를 가져와 결국 전력특성과 왜곡특성이 우수한 스위치 회로로 구현할 수 있음을 암시한다.
전술한 본 발명에 따른 반도체 소자의 트랜지스터 및 그 제조방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.
이상에서 설명한 바와 같은 본 발명의 반도체 소자의 트랜지스터 및 그 제조방법에 따르면, 이중 면도핑 구조를 가지는 최적화된 에피 기판으로부터 얻어진 스위치 소자의 경우, 채널 깊이에 따른 공핍영역의 확장 속도(트랜스컨덕턴스의 기울기 변화율에 비례)를 변화시킴으로써 얻어지는 장점 즉, 격리도의 증가와 스위칭 속도의 증가뿐만 아니라, 도핑되지 않은 AlGaAs 층에 형성되는 쇼트키 게이트 접촉을 형성함에 따른 장점 즉, 게이트 턴-온 전압의 증가, 항복전압의 증가 그리고 수평전도성분의 감소로 인하여 스위치 소자에 인가되는 최대전압한계값을 증가시켜 결국에는 스위치 장치의 파워수송능력의 개선에 따른 고전력 저왜곡 특성 및 격리도의 증가를 기대할 수 있는 이점이 있다.
또한, 본 발명에 따르면, 내장형 캐패시터를 갖는 스위치 소자를 이용하여 스위치 회로(MMIC)를 설계할 경우, 전력수송능력 향상을 위한 별도의 4/λ 트랜스포머 전송선로나 인덕터나 캐패시터를 스위치 소자 부근에 사용하지 않아도 되므로 칩 사이즈를 줄일 수 있고 이로 인한 스위치 회로 제조 공정의 수율과 직접도의 향상을 통한 생산 단가 절감의 이점이 있다.

Claims (15)

  1. 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층된 에피 기판;
    상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극; 및
    상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극이 포함되되,
    상기 게이트 전극과 상기 소오스 전극 및 상기 드레인 전극간에는 절연막에 의해 전기적으로 절연되며, 상기 게이트 전극의 상부가 상기 소오스 전극 및 상기 드레인 전극 중 적어도 하나에 소정부분 중첩되어 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  2. 제 1 항에 있어서, 상기 게이트 전극의 상부가 상기 소오스 전극과 소정부분 중첩되도록 'ㄱ'자 형상을 가지는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  3. 제 1 항에 있어서, 상기 게이트 전극의 상부가 상기 드레인 전극과 소정부분 중첩되도록 감마(Γ) 형상을 가지는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  4. 제 1 항에 있어서, 상기 게이트 전극의 상부가 상기 소오스 전극 및 상기 드레인 전극과 각각 소정부분 중첩되도록 'Ｔ'자 형상을 가지는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  5. 제 1 항에 있어서, 상기 완충층은,
    상기 반절연 기판의 상부에 형성되며, 에피택셜 성장 시 누설전류를 방지하기 위한 AlGaAs/GaAs 초격자 버퍼층; 및
    상기 AlGaAs/GaAs 초격자 버퍼층의 상부에 비도핑 AlGaAs로 형성된 AlGaAs 버퍼층을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터.
  6. 제 1 항에 있어서, 상기 제1 전도층은,
    상기 제1 실리콘 도핑층의 상부에 비도핑 AlGaAs로 형성된 제1 스페이서;
    상기 제1 스페이서의 상부에 비도핑 InGaAs로 형성된 채널층; 및
    상기 채널층의 상부에 비도핑 AlGaAs로 형성된 제2 스페이서를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터.
  7. 제 1 항에 있어서, 상기 제2 전도층은,
    상기 제2 실리콘 도핑층의 상부에 비도핑 AlGaAs로 형성된 쇼트키 콘택층; 및
    상기 쇼트키 콘택층의 상부에 비도핑 GaAs로 형성된 캡층을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터.
  8. (a) 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층을 순차적으로 적층하는 단계;
    (b) 상기 제2 전도층 상에 금속 박막을 형성하여 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 오믹 접촉을 형성하기 위한 소오스 전극 및 드레인 전극을 형성하는 단계;
    (c) 상기 제2 전도층의 일부분을 소정 깊이로 식각하는 단계; 및
    (d) 상기 결과물의 전체 상부면에 식각된 상기 제2 전도층의 소정영역이 노출되도록 제1 절연막을 형성하는 단계;
    (e) 노출된 상기 제2 전도층 상에 게이트 전극을 형성하되, 상기 게이트 전극의 상부를 상기 소오스 전극 및 상기 드레인 전극 중 적어도 하나에 소정부분 중첩하게 형성하는 단계; 및
    (f) 상기 결과물의 전체 상부면에 제2 절연막을 형성한 후, 상기 소오스 및 드레인 전극의 소정영역이 노출되도록 상기 제1 및 제2 절연막을 제거하고, 노출된 상기 소오스 및 드레인 전극 상에 소정의 금속패턴을 형성하는 단계를 포함하여 이루어진 반도체 소자의 트랜지스터 제조방법.
  9. 제 8 항에 있어서, 상기 단계(a)에서 상기 완충층은,
    상기 반절연 기판의 상부에 에피택셜 성장 시 누설전류를 방지하기 위한 AlGaAs/GaAs 초격자 버퍼층을 형성하는 단계; 및
    상기 AlGaAs/GaAs 초격자 버퍼층의 상부에 비도핑 AlGaAs로 AlGaAs 버퍼층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  10. 제 8 항에 있어서, 상기 단계(a)에서 상기 제1 전도층은, 상기 제1 실리콘 도핑층의 상부에 비도핑 AlGaAs로 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서의 상부에 비도핑 InGaAs로 채널층을 형성하는 단계와, 상기 채널층의 상부에 비도핑 AlGaAs로 제2 스페이서를 형성하는 단계를 포함하며,
    상기 제2 전도층은, 상기 제2 실리콘 도핑층의 상부에 비도핑 AlGaAs로 쇼트키 콘택층을 형성하는 단계와, 상기 쇼트키 콘택층의 상부에 비도핑 GaAs로 캡층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  11. 제 8 항에 있어서, 상기 단계(e)에서, 상기 게이트 전극의 상부를 상기 소오스 전극과 소정부분 중첩하도록 'ㄱ'자 형상으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터의 제조방법.
  12. 제 8 항에 있어서, 상기 단계(e)에서, 상기 게이트 전극의 상부를 상기 드레인 전극과 소정부분 중첩하도록 감마(Γ) 형상으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터의 제조방법.
  13. 제 8 항에 있어서, 상기 단계(e)에서, 상기 게이트 전극의 상부를 상기 소오스 전극 및 상기 드레인 전극과 각각 소정부분 중첩하도록 'Ｔ'자 형상으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터의 제조방법.
  14. 제 8 항에 있어서, 상기 제2 실리콘 도핑층은 상기 제1 실리콘 도핑층보다 4배 이상의 도핑농도로 형성됨을 특징으로 하는 반도체 소자의 트랜지스터의 제조방법.
  15. 제 14 항에 있어서, 상기 제1 실리콘 도핑층의 도핑 농도는 0.5×1012㎝-2∼2.0×1012㎝-2이고, 상기 제2 실리콘 도핑층의 도핑 농도는 2×1012㎝-2∼8×1012㎝-2로 구현됨을 특징으로 하는 반도체 소자의 트랜지스터의 제조방법.
KR1020050061301A 2004-12-14 2005-07-07 반도체 소자의 트랜지스터 및 그 제조방법 KR100616311B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005268585A JP2006173571A (ja) 2004-12-14 2005-09-15 半導体素子のトランジスタ及びその製造方法
US11/280,608 US7893462B2 (en) 2004-12-14 2005-11-15 Transistor of semiconductor device and method of fabricating the same
US13/004,750 US8697507B2 (en) 2004-12-14 2011-01-11 Transistor of semiconductor device and method of fabricating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20040105769 2004-12-14
KR1020040105769 2004-12-14

Publications (2)

Publication Number Publication Date
KR20060067127A KR20060067127A (ko) 2006-06-19
KR100616311B1 true KR100616311B1 (ko) 2006-08-28

Family

ID=37161742

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050061301A KR100616311B1 (ko) 2004-12-14 2005-07-07 반도체 소자의 트랜지스터 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100616311B1 (ko)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
없음

Also Published As

Publication number Publication date
KR20060067127A (ko) 2006-06-19

Similar Documents

Publication Publication Date Title
US8697507B2 (en) Transistor of semiconductor device and method of fabricating the same
US7566918B2 (en) Nitride based transistors for millimeter wave operation
US8969973B2 (en) Multi-gate semiconductor devices
KR101359767B1 (ko) 고 효율 및/또는 고 전력 밀도의 넓은 밴드갭 트랜지스터들
Ishida et al. A high-power RF switch IC using AlGaN/GaN HFETs with single-stage configuration
WO2007062369A2 (en) Semiconductor device and circuit having multiple voltage controlled capacitors
US7943972B2 (en) Methods of fabricating transistors having buried P-type layers coupled to the gate
US5324682A (en) Method of making an integrated circuit capable of low-noise and high-power microwave operation
KR100576708B1 (ko) 화합물 반도체 고주파 스위치 소자
WO2019208034A1 (ja) スイッチングトランジスタ及び半導体モジュール
US20060076585A1 (en) Semiconductor resistor and method for manufacturing the same
KR100616311B1 (ko) 반도체 소자의 트랜지스터 및 그 제조방법
KR100592735B1 (ko) 반도체 소자의 트랜지스터 및 그 제조방법
Koudymov et al. Monolithically integrated high-power broad-band RF switch based on III-N insulated gate transistors
Jahan et al. 2-to 20-GHz switch using III-nitride capacitively coupled contact varactors
Simin et al. High-power III-Nitride Integrated Microwave Switch with capacitively-coupled contacts
Simin et al. Multigate GaN RF switches with capacitively coupled contacts
Chiu et al. RF performance of GaAs pHEMT switches with various upper/lower δ-doped ratio designs
WO2024220067A1 (en) Iii-n dual gate devices
Simin et al. Novel RF devices with multiple capacitively-coupled electrodes
JP2011035197A (ja) 電界効果トランジスタ、電界効果トランジスタの製造方法及び通信装置
Jahan High Performance RF Control Devices Using Capacitively Coupled Contacts (C3) Over III-N Heterostructures

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee