JP4913046B2 - エンハンスメントモードトランジスタデバイスとデプレッションモードトランジスタデバイスとを有するiii−v基板構造を形成する方法 - Google Patents
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Description
一実施の形態では、デプレッションモードトランジスタデバイスは、第1の層とショットキー接触するゲート電極を含み、エンハンスメントモードデバイスは、InGaP層とショットキー接触するゲート電極を含む。
一実施の形態では、InGaP層はIn0.48Ga0.52Pであり、該層は、最初に述べたGaAs層及びAl0.23GaAs層と格子整合し、それにより構造に蓄積される歪みが低減する。
本発明の別の特徴によれば、III−V基板構造を形成する方法が提供され、III−V基板構造は、構造の第1の領域に配置されるエンハンスメントモードトランジスタデバイスと、構造の横方向にずれた第2の領域に配置されるデプレッションモードトランジスタデバイスとを有し、デプレッションモードトランジスタデバイス及びエンハンスメントモードトランジスタデバイスのためのチャネル層を有する。本方法は、チャネル層の上のエンハンスメントモードトランジスタデバイスInGaPエッチストップ層と、InGaP層の上のAlGaAs層と、AlGaAs層の上のAlAsデプレッションモードトランジスタデバイスエッチストップ層と、AlAsデプレッションモードトランジスタデバイスエッチストップ層の上のGaAs層とを提供することを含む。本方法は、エッチングされた構造の上に第1のマスクを提供することを含み、該第1のマスクは構造の第1の領域の上に配置される窓を有し、構造の第2の領域をマスクする。窓によって露出される構造の第1の領域の部分にエッチング液を接触させ、それにより、GaAs層内に、次いでAlAs層内に入り、AlGaAs層で終止する第1のリセスを形成する。第1のマスクを除去する。エッチングされた構造の上に第2のマスクを提供し、該第2のマスクは、構造の第2の領域の上に配置される窓を有し、構造の第1の領域をマスクする。窓によって露出された構造の第2の領域の部分にエッチング液を接触させ、それによりGaAs層内に、次いでAlAs層内に、次いでAlGaAs層内に入りInGaP層で終止する第2のリセスを形成する。
一実施の形態では、第2のGaAs層を形成し、この第2のGaAs層とオーミック接触するトランジスタデバイスのためのソース電極及びドレイン電極を形成する。
チャネル層20の上には、バンドギャップが広い材料のアルミニウムガリウム砒素スペーサ層22が配置されており、それは、下部のドープされていないスペーサ領域(図示せず)を有し、30オングストロームから50オングストロームの典型的な厚さであり、チャネル層20に対して電荷ドナー領域を提供する。
第1のマスク(図2)40に、第1の領域8の一部にわたって配置される窓42と、第2の領域11の一部にわたって配置される窓44とを設ける。エッチング液、ここではクエン酸を、窓42、44によって露出される構造の部分に接触させることにより、第1の領域8の第1のリセス45と、構造10の第2の部分11の第1のリセス47とを形成する。こうした第1のリセスは、N型導電性GaAs層34及びAlAs第1リセスエッチストップ層32を貫通し、N型導電性AlGaAs層30で終止する。
エッチングされた構造10の上に第2のマスク50(図3)を設ける。こうした第2のマスク50は、構造10の第1の領域8においてエッチングされた第1のリセス45(図2)の上に配置される窓52を有し、こうした第2のマスク50は、構造10の第2の領域11に形成された第1のリセス47(図2)をマスクする。
エッチングされた構造の上に第3のマスク60(図4)を設ける。こうした第3のマスク60は、構造10の第2の領域11においてエッチングされた第1のリセス47の上に配置される窓62を有し、こうした第3のマスク60は、構造10の第1の領域8に形成されたリセス45、49(図2及び図3)をマスクする。
図6を参照すると、第1の領域8に形成された第2のリセス49を終止させるAlGaAs層26とショットキー接触するゲート電極70を形成し、第2の領域11に形成された第2のリセスを終止させるInGaP層24とショットキー接触するゲート電極72を形成する。
なお、領域8に形成されるデプレッションモード電界効果トランジスタ(FET)デバイス40は、第2のGaAs層34及びAlAs第1リセスエッチストップ層32を貫通し幅狭部分で終止する幅広部分を有するゲートリセスを有することに留意されたい。この幅狭部分は、第1のGaAs層30及びAlAsデプレッションモードトランジスタデバイスエッチストップ層28を貫通し、AlGaAs層26で終止する。
Claims (3)
- III−V基板構造の第1の領域(11)に配置されるエンハンスメントモードトランジスタデバイスと、該構造の横方向にずれた第2の領域(8)に配置されるデプレッションモードトランジスタデバイスとを有するIII−V基板構造を形成する方法であって、該構造は、前記デプレッションモードトランジスタデバイス及び前記エンハンスメントモードトランジスタデバイスのためのチャネル層を有し、該方法は、
前記チャネル層(20)の上のエンハンスメントモードトランジスタデバイスInGaPエッチストップ層(24)と、前記InGaPエッチストップ層(24)の上のAlGaAs層(26)と、該AlGaAs層(26)の上のAlAsデプレッションモードトランジスタデバイスエッチストップ層(28)と、該AlAsデプレッションモードトランジスタデバイスエッチストップ層(28)の上の第1のGaAs層(30)と、該GaAs層(30)の上のAlAs第1リセスエッチストップ層(32)と、該AlAs第1リセスエッチストップ層(32)の上の第2のGaAs層(34)と、を設けるステップと、
前記第1の領域(11)の一部の上に配置される窓及び前記第2の領域(8)の一部の上に配置される窓を有する第1のマスクを設けるステップと、
前記窓によって露出された前記構造の部分にエッチング液を接触させ、それにより該構造の前記第1の領域(11)の第1のリセスと前記第2の領域(8)の第1のリセスとを形成するステップであって、該第1のリセスは前記第2のGaAs層(34)及び前記AlAs第1リセスエッチストップ層(32)を貫通し前記第1のGaAs層(30)で終止するステップと、
前記第1のマスクを除去するステップと、
前記エッチングされた構造の上に第2のマスクを設けるステップであって、該第2のマスクは、該構造の前記第2の領域(8)でエッチングされた前記第1のリセスの上に配置される窓を有し、前記構造の前記第1の領域(11)に形成された前記第1のリセスをマスクするステップと、
前記構造の前記第2の領域(8)でエッチングされた第1のリセスの部分にエッチング液を接触させ、それにより該第1のリセスを前記第1のGaAs層(30)内に、次いで前記AlAsデプレッションモードトランジスタデバイスエッチストップ層(28)内に広げ、前記AlGaAs層(26)で終止させ、前記第2の領域(8)内に第2のリセス(49)を形成するステップと、
前記第2のマスクを除去するステップと、
前記エッチングされた構造の上に第3のマスクを設けるステップであって、該第3のマスクは、該構造の前記第1の領域(11)でエッチングされた前記第1のリセスの上に配置される窓を有し、前記構造の前記第2の領域(8)に形成された前記第1のリセスをマスクするステップと、
前記構造の前記第1の領域(11)でエッチングされた第1のリセスの部分にエッチング液を接触させ、それにより該第1のリセスを前記第1のGaAs層(30)内に、次いで前記AlAsデプレッションモードトランジスタデバイスエッチストップ層(28)内に、次いで前記AlGaAs層(26)内に広げ、そして前記InGaPエッチストップ層(24)で終止し、前記第1の領域(11)内に第2のリセス(53)を形成するステップと、を含む方法。 - 前記第2の領域に形成された前記第2のリセスを終止させる前記AlGaAs層とショットキー接触するゲート電極を形成すること、及び前記第1の領域に形成された前記第2のリセスを終止させる前記InGaP層とショットキー接触するゲート電極を形成することを含む、請求項1に記載の方法。
- 前記第2のGaAs層とオーミック接触する前記トランジスタデバイスのためのソース電極及びドレイン電極を形成することを含む、請求項2に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/854,705 US7183592B2 (en) | 2004-05-26 | 2004-05-26 | Field effect transistor |
US10/854,705 | 2004-05-26 | ||
PCT/US2005/017710 WO2005119778A2 (en) | 2004-05-26 | 2005-05-19 | Field effect transistor |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011259277A Division JP5562925B2 (ja) | 2004-05-26 | 2011-11-28 | 電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008500733A JP2008500733A (ja) | 2008-01-10 |
JP4913046B2 true JP4913046B2 (ja) | 2012-04-11 |
Family
ID=35094523
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007515194A Expired - Lifetime JP4913046B2 (ja) | 2004-05-26 | 2005-05-19 | エンハンスメントモードトランジスタデバイスとデプレッションモードトランジスタデバイスとを有するiii−v基板構造を形成する方法 |
JP2011259277A Expired - Lifetime JP5562925B2 (ja) | 2004-05-26 | 2011-11-28 | 電界効果トランジスタ |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011259277A Expired - Lifetime JP5562925B2 (ja) | 2004-05-26 | 2011-11-28 | 電界効果トランジスタ |
Country Status (6)
Country | Link |
---|---|
US (2) | US7183592B2 (ja) |
EP (1) | EP1749313B1 (ja) |
JP (2) | JP4913046B2 (ja) |
KR (1) | KR101152342B1 (ja) |
TW (1) | TWI362750B (ja) |
WO (1) | WO2005119778A2 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
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- 2005-05-19 KR KR1020067023059A patent/KR101152342B1/ko not_active Expired - Lifetime
- 2005-05-19 EP EP05763892.6A patent/EP1749313B1/en not_active Ceased
- 2005-05-19 JP JP2007515194A patent/JP4913046B2/ja not_active Expired - Lifetime
- 2005-05-19 WO PCT/US2005/017710 patent/WO2005119778A2/en not_active Application Discontinuation
- 2005-05-25 TW TW094117102A patent/TWI362750B/zh active
- 2005-12-28 US US11/319,843 patent/US7361536B2/en not_active Expired - Lifetime
-
2011
- 2011-11-28 JP JP2011259277A patent/JP5562925B2/ja not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
US20060102932A1 (en) | 2006-05-18 |
EP1749313A2 (en) | 2007-02-07 |
JP2008500733A (ja) | 2008-01-10 |
EP1749313B1 (en) | 2016-04-20 |
JP2012074722A (ja) | 2012-04-12 |
JP5562925B2 (ja) | 2014-07-30 |
WO2005119778A3 (en) | 2006-03-02 |
TW200625640A (en) | 2006-07-16 |
KR101152342B1 (ko) | 2012-06-11 |
KR20070022036A (ko) | 2007-02-23 |
US7361536B2 (en) | 2008-04-22 |
US20050263789A1 (en) | 2005-12-01 |
TWI362750B (en) | 2012-04-21 |
US7183592B2 (en) | 2007-02-27 |
WO2005119778A2 (en) | 2005-12-15 |
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