KR100312943B1 - 반도체장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서 반도체기판과, 상기 반도체기판의 분리영역에 형성되어 소자의 활성영역을 한정하는 트렌치와, 상기 트렌치를 채우는 제 1, 제 2 및 제 3 충진절연층으로 형성되되 상기 제 2 충진절연층이 상기 제 1 및 제 3 충진절연층과 식각 선택비가 다른 물질로 형성되며 상기 제 3 충진절연층이 상기 트렌치의 상부 모서리를 덮도록 형성된 필드절연층을 포함한다. 따라서, 제 3 충진절연층이 트렌치와 접촉되는 모서리 부분에 함몰부가 형성되지 않으므로 서브드레쉬홀드 전압 인가시 험프 특성이 발생되지 않아 누설 전류의 증가 및 소자의 리프레쉬 특성의 저하를 방지할 수 있으며, 또한, 제 3 충진절연층이 트렌치의 상부 모서리를 덮으면서 형성되므로 이 후에 형성되는 게이트절연막이 얇아져 항복 전압 특성이 저하되는 것을 방지할 수 있다.
Description
본 발명은 반도체장치의 및 그의 제조방법에 관한 것으로서, 특히, 트렌치를 이용하여 소자분리영역의 증가에 따른 활성영역이 감소되는 것을 방지할 수 있는 반도체장치의 및 그의 제조방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치에서 넓은 면적을 점유하는 소자분리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적으로 반도체장치는 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 분리하였다. LOCOS 방법은 활성영역 상에 형성되어 하드마스크로 사용되는 질화실리콘층과 반도체기판의 열 팽창 특성이 다르기 때문에 발생하는 스트레스를 완화하기 위하여 질화실리콘층과 반도체기판 사이에 열산화에 의한 박막의 패드산화층(pad oxide)을 형성한다. 그리고, 반도체기판의 질화실리콘층이 형성되지 않은 필드영역을 산화시켜 소자분리영역으로 이용되는 필드절연층를 형성한다. 상기에서 필드절연층은 반도체기판의 수직 방향으로 성장할 뿐만 아니라 산화제(Oxidant : 02)가 패드산화층을 따라 수평 방향으로도 확산되므로 질화실리콘층의 패턴 엣지(edage)밑으로 성장되게 되는 특징을 갖는다.
이와같이 필드절연층이 활성 영역을 잠식하는 현상을 버즈 비크(Bird's Beak)이라 한다. 이러한 버드 비크의 길이는 필드절연층 두께의 1/2이나 된다. 그러므로, 활성 영역의 크기가 감소되는 것을 줄이기 위하여는 버즈 비크의 길이를 최소화 하여야 한다.
버즈 비크의 길이를 줄이기 위한 방법으로 필드절연층의 두께를 감소시키는 방식이도입되었으나 16M DRAM급 이상에서 필드절연층의 두께를 감소시키면 배선과 반도체기판 사이의 기생 정전 용량이 증가되어 신호전달 속도가 저하되는 문제가 발생된다. 또한, 소자의 게이트로 사용되는 배선에 의해 소자 사이의 분리영역에 형성되는 기생 트랜지스터의 문턱전압(Vt)이 저하되어 소자 사이의 분리특성이 저하되는 문제점이 있다.
따라서, 버즈 비크의 길이를 감소시키면서 소자분리 특성을 향상시키는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자분리를 하는 방법으로는 스트레스 완충용 패드산화층의 두께를 낮추고 반도체기판과 질화실리콘층 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 패드산화층의 측벽을 질화실리콘층으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드절연층을 형성시키는 Recessed Oxide LOCOS 기술들이 있다.
그러나, 상기 기술들은 분리영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자분리방법으로 적합하지 않게 되었다.
따라서, 기존의 여러 소자분리방법들의 문제점을 극복할 수 있는 BOX (buried oxide)형 얕은 트렌치 소자분리(shallow trench isolation) 방법이 개발되었다. 트렌치 소자분리방법은 반도체기판에 얕은 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역이 손실되는 것을 방지할 수 있으며, 또한, 트렌치 내에 산화실리콘을 매립하고 에치 백(etch back)하므로써 평탄한 표면을 얻을 수 있다.
도 1은 종래 기술에 따른 반도체장치를 도시하는 단면도이다.
종래 기술에 따른 반도체장치는 반도체기판(11)의 분리영역(I1)에 형성된 트렌치(17) 내에 필드절연층(23)이 형성된다. 상기에서 필드절연층(23)은 반도체기판(11)의 분리영역(I1)에 소자의 활성영역(A1)을 한정하도록 형성된 트렌치(17)를 채우도록 산화실리콘과 같은 절연물질을 CVD 방법으로 증착한 후 이 트렌치(17) 내에만 잔류하도록 에치백하므로써 형성된다.
상기에서 종래 기술에 따른 반도체장치는 트렌치(17) 내에 형성된 필드절연층(23)은 산화실리콘을 열산화가 아닌 CVD 방법으로 증착하여 매립하므로 버즈 비크의 발생을 방지하고, 또한, 산화실리콘을 트렌치 내에만 잔류하도록 에치 백하므로 평탄한 표면을 얻는다.
도 2 내지 도 5는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 2를 참조하면, 반도체기판(11) 상에 열산화에 의해 패드산화층(13)을 형성하고, 이 패드산화층(13) 상에 CVD 방법으로 질화실리콘층(15)을 형성한다. 그리고, 패드산화층(13) 및 질화실리콘층(15)의 소정 부분을 반도체기판(11)이 노출되도록 포토리쏘그래피(photolithography) 방법으로 패터닝하여 소자분리영역(I1)과 활성영역(A1)을 한정한다. 그리고, 질화실리콘층(15)을 마스크로 사용하여 반도체기판(11)의 노출된 부분을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 식각하여 트렌치(17)를 형성한다.
도 3을 참조하면, 질화실리콘층(15) 상에 트렌치(17)를 채우도록 산화실리콘을 CVD 방법으로 증착하여 충진절연층(19)을 형성한다. 이 때, 트렌치(17)의 바닥면과 질화실리콘층(15)의 표면의 단차에 의해 충진절연층(19)도 표면이 단차를 갖고 형성된다.
층진절연층(19) 상에 감광막(21)을 도포한다. 그리고, 감광막(21)을 층간절연층(19)의 질화실리콘층(15)과 대응하는 부분이 노출되도록 패터닝하여 트렌치(17)와 대응하는 부분에 잔류되도록 한다. 감광막(21)을 마스크로 사용하여 층간절연층(19)의 노출된 부분을 RIE 방법으로 식각한다. 이 때, 층간절연층(19)은 식각된 바닥면의 높이가 트렌치(17)와 대응하는 부분의 표면과 거의 일치되도록 한다.
도 4를 참조하면, 감광막(21)을 제거한다. 그리고, 충진절연층(19)을 질화실리콘층(15)이 노출되도록 화학기계연마(Chemical Mechanical Polishing : 이하, CMP라 칭함) 방법으로 제거한다.
도 5를 참조하면, 패드산화층(13) 및 질화실리콘층(15)을 습식 식각하여 반도체기판(11)을 노출시킨다. 이 때, 충진절연층(19)의 상부 부분도 제거되어 트렌치(17) 내에만 잔류되어 반도체기판(11)과 평탄화된다. 상기에서 트렌치(17) 내에 잔류하는 충진절연층(19)은 필드절연층(23)이 된다.
그러나, 종래에 패드산화층을 식각할 때 충진절연층의 상부도 식각되어 필드산화막을 형성하는 데, 이 충진절연층은 등방성 식각되므로 필드산화막은 트렌치의 측면과 접촉되는 부분이 함몰된다. 이러한 필드산화막의 함몰된 부분은 서브드레쉬홀드전압(subthreshold voltage) 인가시 험프(hump) 특성을 발생시켜 누설 전류의 증가 및 소자의 리프레쉬(refresh) 특성이 저하되는 문제점이 있었다. 또한, 트렌치 상부 모서리 부분의 전계 집중 현상에 의해 이 후에 형성될 게이트절연막의 항복 전압 특성이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 필드절연층의 트렌치의 측면과 접촉되는 부분이 함몰되지 않아 누설 전류의 증가 및 소자의 리프레쉬 특성의 저하를 방지하는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 게이트절연막의 항복 전압 특성이 저하되는 것을 방지할 수 있는 반도체장치를 제공함에 있다.
본 발명의 또 다른 목적은 트렌치의 측면과 접촉되는 부분에 함몰이 발생되지 않은 반도체장치의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치는 반도체기판과, 상기 반도체기판의 분리영역에 형성되어 소자의 활성영역을 한정하는 트렌치와, 상기 트렌치를 채우는 제 1, 제 2 및 제 3 충진절연층으로 형성되되 상기 제 2 충진절연층이 상기 제 1 및 제 3 충진절연층과 식각 선택비가 다른 물질로 형성되며 상기 제 3 충진절연층이 상기 트렌치의 상부 모서리를 덮도록 형성된 필드절연층을 포함한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체장치의 제조방법은 반도체기판 상에 분리영역을 노출시키는 마스크층을 형성하고 상기 반도체기판의 노출된 부분에 트렌치를 형성하는 공정과, 상기 트렌치 내에 상부가 남도록제 1 충진절연층을 형성하는 공정과, 상기 마스크층을 제거하고 상기 반도체기판 상에 상기 트렌치의 노출된 측면 및 상기 제 1 충진절연층 표면에 상기 제 1 충진절연층과 식각 선택비가 다른 제 2 충진절연층을 형성하는 공정과, 상기 제 2 충진절연층 상에 상기 트렌치의 상부 부분을 채우는 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층을 산화하여 상기 반도체기판 보다 높게 돌출하며 상기 트렌치의 상부 모서리를 덮는 제 3 충진절연층을 형성하고 상기 제 2 충진절연층의 노출된 부분을 제거하는 공정을 구비한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체장치의 제조방법은 반도체기판 상에 분리영역을 노출시키는 마스크층을 형성하고 상기 반도체기판의 노출된 부분에 트렌치를 형성하는 공정과, 상기 트렌치 내에 상부가 남도록 제 1 충진절연층을 형성하는 공정과, 상기 마스크층을 제거하고 상기 반도체기판 상에 상기 트렌치의 노출된 측면 및 상기 제 1 충진절연층 표면에 상기 제 1 충진절연층과 식각 선택비가 다른 제 2 충진절연층을 형성하는 공정과, 상기 제 2 충진절연층 상에 산화실리콘층을 형성하는 공정과, 상기 산화실리콘층을 상기 제 2 충진절연층이 노출되어 상기 트렌치 내에 잔류하도록 에치백하여 제 3 충진절연층을 평탄하게 형성하는 공정을 구비한다.
도 1는 종래 기술에 따른 반도체장치를 도시하는 단면도
도 2 내지 도 5는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도
도 6은 본 발명에 따른 반도체장치를 도시하는 공정도
도 7 내지 도 10은 본 발명의 일 실시예에 따른 반도체장치의 제조방법을 도시하는 공정도
도 11 내지 도 12는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 도시하는 공정도
＜도면의 주요 부분에 대한 부호의 간단한 설명＞
31 : 반도체기판 33 : 패드산화층
35 : 질화실리콘층 37 : 트렌치
39 : 제 1 충진절연층 41 : 제 2 충진절연층
43 : 다결정실리콘층 45, 51 : 제 3 충진절연층
47, 53 : 필드절연층 49 : 산화실리콘층
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 6은 본 발명의 실시예에 따른 반도체장치를 도시하는 단면도이다.
본 발명에 따른 반도체장치는 반도체기판(31)의 분리영역(I2)에 형성된 트렌치(37)내에 절연물질이 채워져 필드절연층(47)이 형성된다.
상기에서 트렌치(37)는 반도체기판(31)에 소자의 활성영역(A2)을 한정하기 위해 분리영역(I2)에 형성되는 것으로 RIE 방법 등의 이방성 식각에 의해 2500∼5000Å의 깊이로 형성된다.
필드절연층(47)은 트렌치(37)를 채우는 제 1, 제 2 및 제 3 충진절연층(39)(41)(45)으로 형성되는 데, 제 1 및 제 3 충진절연층(39)(45)은 산화실리콘으로 형성되며, 제 2 충진절연층(41)은 제 3 충진절연층(45)을 이루는 산화실리콘과 식각 선택비가 다른 질화실리콘으로 형성된다.
상기에서 제 1 충진절연층(39)은 산화실리콘을 트렌치(37)를 채우도록 CVD 방법으로 증착한 후 트렌치(37) 상부가 500∼1500Å가 남도록 CMP 방법 또는 RIE 방법으로 에치백하므로써 형성된다. 그리고, 제 2 충진절연층(41)은 반도체기판(31) 상에 트렌치(37)의 노출된 측면 및 제 1 충진절연층(39)의 표면을 덮도록 질화실리콘을 CVD 방법으로 50∼150Å의 두께로 증착하고 제 3 충진절연층(45)을 형성한 후 노출된 부분을 식각하므로써 형성된다.
제 3 충진절연층(45)은 제 2 충진절연층(41) 상의 트렌치(37) 내부에 다결정실리콘을 반도체기판(31)과 평탄하도록 채운 후 열산화하므로써 형성된다. 다결정실리콘을 산화할 때 부피가 60∼70% 정도 증가하므로 제 3 충진절연층(45)은 수직 방향으로 팽창하여 반도체기판(31)의 표면과 300∼1000Å의 단차를 갖고 돌출될 뿐만 아니라 수평 방향으로도 팽창하여 트렌치(37)의 상부 모서리를 덮으면서 형성된다.
그러므로, 제 3 충진절연층(45)은 트렌치(37)와 접촉되는 모서리 부분에 함몰부가형성되지 않으므로 서브드레쉬홀드 전압 인가시 험프 특성이 발생되지 않아 누설 전류의 증가 및 소자의 리프레쉬(refresh) 특성의 저하를 방지한다. 또한, 제 3 충진절연층(45)이 트렌치(37)의 상부 모서리를 덮으면서 형성되므로 이 후에 형성되는 게이트절연막(도시되지 않음)이 얇아지지 않도록하여 항복 전압 특성이 저하되는 것을 방지할 수 있다. 상기에서 제 3 충진절연층(45)을 형성하기 위한 열산화시 제 2 충진절연층(41)은 반도체기판(31)이 산화되는 것을 방지한다.
상기에서 제 3 충진절연층(45)이 트렌치(37)를 채운 다결정실리콘을 열산화하므로써 형성되었으나, 본 발명의 다른 실시예로 제 2 충진절연층(41) 상에 산화실리콘을 증착한 후 제 2 충진절연층(41)이 노출되도록 에치백하므로써 형성될 수도 있다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 7을 참조하면, 반도체기판(31) 상에 100∼200Å 정도의 두께로 열산화하여 패드산화층(33)을 형성하고, 이 패드산화층(33) 상에 질화실리콘을 CVD 방법으로 1000∼2000Å 정도 두께로 증착하여 질화실리콘층(35)을 형성한다.
반도체기판(31)이 노출되도록 패드산화층(33) 및 질화실리콘층(35)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 패터닝하여 소자분리영역(I2)과 활성영역(A2)을 한정한다. 그리고, 질화실리콘층(35)을 마스크로 사용하여 반도체기판(31)의 노출된 부분을 염소를 포함하는 식각 가스로 사용하는 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 식각하여 트렌치(17)를 형성한다.
도 8을 참조하면, 트렌치(37) 내부에 제 1 충진절연층(39)을 형성한다. 상기에서 제 1 충진절연층(39)을 질화실리콘층(35) 상에 산화실리콘을 트렌치(37)를 채우도록 CVD 방법으로 중착하고 트렌치(37) 상부가 500∼1500Å가 남도록 CMP 방법 또는 RIE 방법으로 에치백하여 형성한다. 이 때, 트렌치(37)의 제 1 충진절연층(39)이 형성되지 않은 측면이 노출된다.
도 9를 참조하면, 식각마스크로 사용된 질화실리콘층(35) 및 패드산화층(33)을 각각 인산(H3PO4)와 불산(HF)를 식각 용액으로 사용하여 제거한다. 반도체기판(31) 상에 트렌치(37)의 노출된 측면 및 제 1 충진절연층(39)의 표면을 덮도록 질화실리콘을 CVD 방법으로 50∼150Å의 두께로 증착하여 제 2 충진절연층(41)을 형성한다.
제 2 충진절연층(41) 상의 트렌치(37) 내에 상부 부분을 채우는 다결정실리콘층(43)을 형성한다. 상기에서 다결정실리콘층(43)은 제 2 충진절연층(41) 상에 다결정실리콘을 트렌치(37)의 상부 부분을 채우도록 CVD 방법으로 증착하고 제 2 충진절연층(41)이 노출되어 트렌치(37) 내에만 잔류하도록 CMP 방법 또는 RIE 방법으로 평탄하게 에치백하므로써 형성된다. 그러므로, 다결정실리콘층(43)은 500∼1500Å의 두께를 갖는다. 상기에서 제 2 충진절연층(41)은 다결정실리콘과 식각 선택비가 다르므로 식각정지층으로 사용되어 반도체기판(31)이 손상되는 것을 방지한다.
도 10을 참조하면, 다결정실리콘층(43)을 열산화하여 제 3 충진절연층(45)을 형성한다. 상기에서 다결정실리콘을 산화할 때 부피가 60∼70% 정도 증가하므로 제 3충진절연층(45)은 수직 방향으로 팽창하여 반도체기판(31)의 표면과 300∼1000Å의 단차를 갖고 돌출될 뿐만 아니라 수평 방향으로도 팽창하여 트렌치(37)의 상부 모서리를 덮게 된다. 그러므로, 제 3 충진절연층(45)은 트렌치(37)와 접촉되는 모서리 부분에 함몰부가 형성되지 않게된다. 상기에서 다결정실리콘을 산화하여 제 3 충진절연층(45)을 형성할 때 제 2 충진절연층(41)은 반도체기판(31)이 산화되는 것을 방지한다.
제 2 충진절연층(41)을 인산(H3PO4) 등의 식각 용액으로 선택적으로 식각하여 반도체기판(31)을 노출시킨다. 이 때, 제 3 충진절연층(41)은 제 2 충진절연층(41)과 식각 선택비가 다르므로 식각되지 않으므로 모서리 부분이 함몰되는 것을 방지한다.
상기에서 트렌치(37) 내에 잔류하는 제 1, 제 2 및 제 3 충진절연층(39)(41)(45)은 필드절연층(47)이 된다.
도 11 내지 도 12는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 도시하는 공정도이다. 본 발명의 다른 실시예를 설명하는 도 11 내지 도 12에서 도 7 내지 도 10와 동일한 부분은 동일한 참조 번호를 부여한다.
도 11을 참조하면, 도 8을 진행한 후 식각마스크로 사용된 질화실리콘층(35) 및 패드산화층(33)을 각각 인산(H3PO4)와 불산(HF)를 식각 용액으로 사용하여 제거한다.
반도체기판(31) 상에 트렌치(37)의 노출된 측면 및 제 1 충진절연층(39)의 표면을 덮도록 질화실리콘을 CVD 방법으로 50∼150Å의 두께로 증착하여 제 2충진절연층(41)을 형성한다. 제 2 충진절연층(41) 상에 CVD 방법으로 산화실리콘층(49)을 트렌치(37)의 상부 부분을 채우도록 형성한다.
도 12를 참조하면, 산화실리콘층(49)을 제 2 충진절연층(41)이 노출되게 CMP 방법 또는 RIE 방법으로 에치백하여 트렌치(37) 내에 잔류하는 제 3 충진절연층(51)을 형성한다. 상기에서 제 2 충진절연층(41)은 제 3 충진절연층(51)을 형성하는 산화실리콘과 식각 선택비가 다르므로 식각정지층으로 사용되어 반도체기판(31)이 손상되는 것을 방지한다. 또한, 제 3 충진절연층(41)은 산화실리콘층(49)을 에치백하므로써 형성되므로 평탄하게 된다.
제 2 충진절연층(41)을 인산(H3PO4) 등의 식각 용액으로 선택적으로 식각하여 반도체기판(31)을 노출시킨다. 이 때, 제 3 충진절연층(51)은 제 2 충진절연층(41)과 식각 선택비가 다르므로 모서리 부분에 식각에 의한 함몰되는 것을 방지한다.
상기에서 트렌치(37) 내에 잔류하는 제 1, 제 2 및 제 3 충진절연층(39)(41)(45)은 필드절연층(47)이 된다.
따라서, 본 발명은 제 3 충진절연층이 트렌치와 접촉되는 모서리 부분에 함몰부가 형성되지 않으므로 서브드레쉬홀드 전압 인가시 험프 특성이 발생되지 않아 누설 전류의 증가 및 소자의 리프레쉬 특성의 저하를 방지할 수 있는 잇점이 있다. 또한, 제 3 충진절연층이 트렌치의 상부 모서리를 덮으면서 형성되므로 이 후에 형성되는 게이트절연막이 얇아져 항복 전압 특성이 저하되는 것을 방지할 수 있는 잇점이 있다.
Claims (6)
- 반도체기판과,상기 반도체기판의 분리영역에 형성되어 소자의 활성영역을 한정하는 트렌치와,상기 트렌치를 채우는 제 1, 제 2 및 제 3 충진절연층으로 형성되되 상기 제 2 충진절연층이 상기 제 1 및 제 3 충진절연층과 식각 선택비가 다른 물질로 형성되며 상기 제 3 충진절연층이 상기 트렌치의 상부 모서리를 덮도록 형성된 필드절연층을 포함하는 반도체장치.
- 청구항 1에 있어서 상기 제 3 충진절연층이 상기 반도체기판에 돌출되게 형성된 반도체장치.
- 반도체기판 상에 분리영역을 노출시키는 마스크층을 형성하고 상기 반도체기판의 노출된 부분에 트렌치를 형성하는 공정과,상기 트렌치 내에 상부가 남도록 제 1 충진절연층을 형성하는 공정과,상기 마스크층을 제거하고 상기 반도체기판 상에 상기 트렌치의 노출된 측면 및 상기 제 1 충진절연층 표면에 상기 제 1 충진절연층과 식각 선택비가 다른 제 2 충진절연층을 형성하는 공정과,상기 제 2 충진절연층 상에 상기 트렌치의 상부 부분을 채우는 다결정실리콘층을 형성하는 공정과,상기 다결정실리콘층을 산화하여 상기 반도체기판 보다 높게 돌출하며 상기 트렌치의 상부 모서리를 덮는 제 3 충진절연층을 형성하고 상기 제 2 충진절연층의 노출된 부분을 제거하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 4에 있어서 상기 다결정실리콘층을 상기 반도체기판과 평탄하게 형성하는 반도체장치의 소자분리방법.
- 반도체기판 상에 분리영역을 노출시키는 마스크층을 형성하고 상기 반도체기판의 노출된 부분에 트렌치를 형성하는 공정과,상기 트렌치 내에 상부가 남도록 제 1 충진절연층을 형성하는 공정과,상기 마스크층을 제거하고 상기 반도체기판 상에 상기 트렌치의 노출된 측면 및 상기 제 1 충진절연층 표면에 상기 제 1 충진절연층과 식각 선택비가 다른 제 2 충진절연층을 형성하는 공정과,상기 제 2 충진절연층 상에 산화실리콘층을 형성하는 공정과,상기 산화실리콘층을 상기 제 2 충진절연층이 노출되어 상기 트렌치 내에 잔류하도록 에치백하여 제 3 충진절연층을 평탄하게 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 6에 있어서 상기 산화실리콘층을 화학기계연마(Chemical Mechanical Polishing) 방법 또는 반응성이온식각(Reactive Ion Etching) 방법으로 에치백하여 상기 제 3 충진절연층을 형성하는 반도체장치의 소자분리방법.
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