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KR100505309B1 - 반도체 박막 및 반도체 장치 - Google Patents

반도체 박막 및 반도체 장치 Download PDF

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KR100505309B1
KR100505309B1 KR1019970005541A KR19970005541A KR100505309B1 KR 100505309 B1 KR100505309 B1 KR 100505309B1 KR 1019970005541 A KR1019970005541 A KR 1019970005541A KR 19970005541 A KR19970005541 A KR 19970005541A KR 100505309 B1 KR100505309 B1 KR 100505309B1
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South Korea
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film
thin film
semiconductor thin
region
semiconductor device
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KR1019970005541A
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순페이 야마자끼
아키하루 미야나가
준 고야마
타케시 후쿠나가
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

기판에 대체로 평행하게 연장하는 다수의 주상 또는 침상 결정들이 집합하여 형성된 횡방향 성장 영역을 가지는 반도체 박막이 형성된다. 이 반도체 박막에 레이저광 또는 그와 동등한 에너지를 가지는 강광이 조사되어, 인접한 주상 또는 침상 결정들이 서로 접합되어, 결정 입계가 실질적으로 존재하지 않는 영역, 즉, 실질적으로 단결정으로 간주될 수 있는 모노도메인 영역을 형성한다. 그 모노도메인 영역을 활성층으로 사용하여 반도체장치가 형성된다.

Description

반도체 박막 및 반도체 장치
본 발명은, 절연 표면을 가진 기판 상에 형성되고 실질적으로 단결정으로 간주되는 영역(이하, "모노도메인(monodomain) 영역"이라 한다)을 갖는 반도체 박막과, 그러한 반도체 박막을 활성층으로 사용하는 반도체장치에 관한 것이다. 특히, 본 발명은 활성층으로서 결정성 규소막을 사용하는 박막트랜지스터에 관한 것이다.
최근, 절연 표면을 가진 기판 상에 형성된 규소 반도체 박막(두께: 수 백 내지 수 천 Å)을 사용하여 박막트랜지스터(TFT)를 형성하는 기술이 주목을 받고 있다. 이러한 박막트랜지스터는 집적회로(IC) 및 액정표시장치와 같은 다양한 전자장치에 널리 응용되고 있다.
박막트랜지스터의 가장 중요한 부분, 즉, 심장부는 채널형성영역과, 그 채널형성영역과 소스 및 드레인 영역 사이의 접합(junction)부분이다. 즉, 활성층이 박막트랜지스터의 성능에 가장 영향을 미친다고 말할 수 있다.
플라즈마 CVD법 또는 감압 열 CVD법에 의해 형성되는 비정질 규소막이 박막트랜지스터의 활성층을 구성하는 반도체 박막으로서 일반적으로 사용되고 있다.
현재, 비정질 규소막을 사용하는 박막트랜지스터가 실용화되고 있으나, 보다 높은 동작속도가 요구되는 경우에는 결정성을 갖는 규소 박막(결정성 규소막으로 불림)을 사용하는 박막트랜지스터가 요구된다.
기판 상에 결정성 규소막을 형성하는 공지의 기술의 예로서는, 본 출원인의 일본국 공개특허공고 평6-232059호 및 평6-244103호 공보에 기재된 것들을 들 수 있다. 이들 공보에 기재된 기술에서는, 규소의 결정화를 촉진시키는 금속원소를 이용하여 550℃, 약 4시간의 가열처리에 의해, 결정성이 우수한 결정성 규소막이 형성된다.
또한, 일본국 공개특허공고 평7-321339호 공보에는, 상기한 기술들을 이용하여 기판에 대체로 평행하게 결정성장시키는 기술이 기재되어 있다. 본 발명자들은 이러한 타입의 결정화된 영역을 횡방향 성장 영역이라 부른다.
상기한 기술에 의해 형성된 횡방향 성장 영역은 동일 방향으로 배열된 다수의 주상(柱狀) 또는 침상(針狀) 결정들이 집합하여 구성되어, 결정성이 우수하다. 이러한 타입의 영역을 사용하여 형성된 활성층을 갖는 박막트랜지스터가 고성능을 나타낸다는 것은 알려져 있다.
그러나, 상기한 기술은 각종 연산회로, 메모리 회로 등을 구성하기 위한 박막트랜지스터를 형성하는 데는 여전히 불충분하다. 이것은, 필요로 하는 특성을 제공하기에는 결정성이 여전히 충분히 높지 않기 때문이다.
예를 들어, 액티브 매트릭스형 액정표시장치 또는 패시브형 표시장치의 주변 회로들은 화소영역내의 화소 TFT들을 구동하기 위한 구동회로, 비디오 신호를 취급 또는 제어하는 회로, 각종 정보를 기억하는 기억회로 등을 포함한다.
이들 회로 중, 비디오 신호를 취급 또는 제어하는 회로 및 각종 정보를 기억하는 기억회로는 공지의 단결정 웨이퍼 상에 형성된 집적회로의 것에 필적하는 성능을 가지는 것이 요구된다. 따라서, 기판 상에 형성된 박막 반도체를 사용하여 상기 회로들을 집적화하기 위해서는, 단결정에 필적하는 결정성을 가지는 결정성 규소막을 기판 상에 형성할 필요가 있다.
본 발명의 목적은 절연 표면을 가진 기판 상에 단결정에 필적하는 결정성을 가지는 모노도메인 영역을 형성하는데 있다. 본 발명의 다른 목적은 그러한 모노도메인 영역으로 구성된 활성층을 가지는 반도체장치를 제공하는데 있다.
본 발명의 일 양태에 따르면, 절연 표면을 가진 기판 상에 형성된 반도체 박막으로서, 그 반도체 박막이, 레이저광 또는 그와 동등한 에너지를 갖는 강광(强光)의 조사에 의해 개선된 결정성을 가지는 모노도메인 영역을 포함하고, 그 모노도메인 영역이 상기 기판에 대체로 평행하게 연장하는 다수의 주상 또는 침상 결정들이 집합하여 형성되는 것을 특징으로 하는 반도체 박막이 제공된다.
본 발명의 다른 양태에 따르면, 활성층으로서 상기한 모노도메인 영역만을 사용하는 반도체장치가 제공된다. 그 모노도메인 영역은 결정 입계를 실질적으로 가지지 않는 특징을 가진다.
본 발명의 또 다른 양태에 따르면, 절연 표면을 가진 기판 상에 감압 열 CVD법에 의해 비정질 규소막을 형성하는 공정, 그 비정질 규소막 상에 산화규소막을 선택적으로 형성하는 공정, 상기 비정질 규소막에 대하여 규소의 결정화를 촉진시키는 금속원소를 보유시키는 공정, 상기 비정질 규소막의 적어도 일부를 결정성 규소막으로 전환시키기 위해 가열처리를 행하는 공정, 상기 산화규소막을 제거하는 공정, 및 상기 결정성 규소막을 모노도메인 영역으로 전환시키기 위해, 레이저광 또는 그와 동등한 에너지를 가지는 강광을 상기 비정질 규소막 및/또는 상기 결정성 규소막에 조사하는 공정을 포함하는 제조방법에 의해 제조되는 것을 특징으로 하는 반도체장치가 제공된다. 이 반도체장치는 모노도메인 영역으로만 구성되는 활성층을 가지고 있다.
본 발명자들은, 횡방향 성장 영역을 전환시켜 본 발명에 따라 얻어지고 실질적으로 단결정으로 간주될 수 있는 영역을 모노도메인 영역으로서 정의한다. 이 모노도메인 영역은, 실질적으로 결정 입계를 가지지 않고 전위 및 적층 결함과 같은 결정 결함을 거의 가지지 않는 특징을 갖는다.
"실질적으로 결정 입계를 가지지 않는"이란, 존재하더라도 결정 입계가 전기적으로 비활성인 것을 의미한다. 그러한 전기적으로 비활성인 결정 입계의 예로서는, {111} 쌍 결정 입계, {111} 적층 결함, {221} 쌍 결정 입계, {221} 비틀림 쌍 결정 입계 등을 들 수 있다(R. Simokawa, Y. Hayashi의 'Japanese Journal of Applied Physics' 제27권(1987년), 751-758 페이지).
본 발명자들은 모노도메인 영역내의 결정 입계가 상기한 바와 같은 전기적으로 비활성인 결정 입계일 가능성이 높은 것으로 고려한다. 즉, 모노도메인 영역은 존재하더라도 캐리어의 이동을 전기적으로 방해하지 않는 비활성 영역으로 간주된다.
본 발명의 가장 중요한 개념인 모노도메인 영역은 하기의 공정에 의해 형성된다.
먼저, 도 1A에 도시된 바와 같이, 금속원소가 도입된 영역(101)을 중심으로 결정성장이 진행한다. 이 결정성장은 기판에 대체로 평행하게 진행하여 주상 또는 침상 결정을 형성한다.
결정화를 촉진시키는 금속원소는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au으로부터 선택된 한 종류 또는 다수 종류의 원소이다(여기서는 Ni이 예로서 사용된다).
상기한 방식으로 횡방향 성장 영역(102)이 형성된다. 예를 들어, 600℃로 약 6시간 가열처리를 행한 때, 횡방향 성장 길이(도 1A에서 X)는 100∼200 ㎛에 달한다.
도 1A에 도시된 바와 같이, 형성된 횡방향 성장 영역(102)은 각기 하나의 결정립인 것처럼 나타나는 8개의 부분(A∼H)으로 분할된다. 이것은 그 부분(A∼H)들이 서로 충돌하는 영역에 슬립(slip)과 같은 결함이 발생하여 결정 입계를 형성하기 때문이다.
도 1B는 상기 부분(A∼H)들의 일부를 나타내는 개략 확대도이다. 도 1B에 도시된 바와 같이, 미시(微視)적으로 보면, 횡방향 성장 영역의 각 부분은 다수의 주상 또는 침상 결정들이 집합하여 형성되어 있다. 주상 또는 침상 결정들이 함께 밀집되어 있기 때문에, 각 부분은 미시적으로 볼 때 하나의 결정립처럼 보인다.
주상 또는 침상 결정들 각각은, 결정 입계를 함유하지 않아서 실질적으로 단결정으로 간주될 수 있는 영역, 즉, 모노도메인 영역이다.
각각의 결정이 내부로부터 니켈과 같은 불순물 원소를 제거하면서 성장하기 때문에, 결정면 상에 금속 실리사이드가 형성된다. 그리하여, 금속원소들이 결정입계(103)에서 편석된다.(도 1B 참조)
따라서, 도 1B의 상태는 모노도메인 영역들이 단순히 집합하여 있는 것이다. 횡방향 성장 영역의 각 부분이 비교적 우수한 결정성을 가지만, 그 자체가 모노도메인 영역은 아니다.
본 발명을 완성하기 위해서는, 횡방향 성장 영역(102)의 결정성을 개선시키는 공정이 요구된다. 본 명세서에서는, 이 공정을 특히 "단결정화 공정"으로 지칭한다.
구체적으로는, 본 발명의 단결정화 공정에서는, 얻어진 결정성 규소막에 레이저광 또는 그와 동등한 에너지를 가지는 강광을 조사한다.
자외선 엑시머 레이저로부터 방출되는 레이저광을 사용하는 것이 바람직하다. 더 구체적으로는, KrF 엑시머 레이저(파장: 248 nm), XeCl 엑시머 레이저(파장: 308 nm) 등이 사용될 수 있다. 레이저광 대신에, 자외선 램프로부터 방출되는 강광을 사용하는 경우에도 유사한 결과가 얻어질 수 있다.
레이저광이 조사된 결정성 규소막의 표면은 국부적으로 고온으로 가열되고, 그 규소막은 순간 용융상태로 된다. 그러나, 실제로는 주상 또는 침상 결정들 사이의 결정 입계(103)에서 편석된 금속 실리사이드가 우선적으로 용융되는 반면, 주상 또는 침상 결정들은 쉽게 용융되지 않는다.
즉, 도 1B에 도시된 횡방향 성장 영역(102)에 레이저광이 조사된 때, 결정입계(103)가 순간적이기지만 우선적으로 용융된 다음, 재결정화 된다. 도 1C에서, 점선 104는, 결정 입계(103)가 일시적으로 해리한 후 재결합한 접합 계면을 나타낸다.
이 때, 결정 입계 부근의 규소 격자들이 재배열되어, 규소 원자들이 정합성(整合性) 좋게 재결합된다. 따라서, 도 1C에 도시된 바와 같이, 도 1B에 도시된 바와 같은 주상 또는 침상 결정들의 집합이었던 부분(A∼H)들 각각에는 결정 입계가 실질적으로 존재하지 않게 된다.
또한, 주상 또는 침상 결정들에 존재하였던 전위 또는 적층 결함과 같은 결정 결함들이 소멸되기 때문에, 이전에 주상 또는 침상 결정이었던 부분들의 결정성도 현저하게 개선된다.
이때, 부분(A∼H)들은 규소 격자들의 재배열에 기인하여 체적이 팽창하게 된다. 그 결과, 부분(A∼H)들이 서로 충돌하게 되는 결정 입계(도 1A 참조), 즉, 각 모노도메인 영역의 주변부에서 규소막이 돌출하게 되는 현상이 관측된다. 이러한 규소막의 돌출은 레이저 조사 공정과 관련된 특징들 중의 하나이다.
규소막의 돌출이 결정 입계에서 발생할 때 결정립 내의 결정성이 우수하게 된다는 것이 경험적으로 판명되었으나, 그 이유는 아직까지 분명하지 않다.
비정질 규소막의 두께가, 예를 들어, 500 Å인 경우에 규소막의 둘출 높이가 약 500 Å으로 된다는 것이 SEM 관찰 등에 의해 밝혀졌다.
상기한 공정에 의해 형성된 결정성 규소막은 결정성이 크게 개선되고, 단결정에 필적하는 결정성을 갖는 모노도메인 영역들로 구성된다.
본 발명의 일 양태는 상기한 바와 같이 모노도메인 영역만을 사용하여 박막트랜지스터로 대표되는 반도체장치의 활성층을 형성하는 것이다.
도 4는, 액티브 매트릭스형 액정표시장치를 제조하는데 있어서 절연 표면을 가진 기판(401)상에 매트릭스 형태로 배열된 활성층(404)들을 나타낸다.
점선으로 표시된 영역(402)은 니켈의 선택적 도입을 위한 영역이 존재하고 있는 영역이다. 도면 부호 403은 횡방향 성장 영역들의 충돌에 의해 형성되는 결정 입계가 존재하는 영역을 나타낸다. 영역(402, 403)들은 활성층(404)의 형성 후에는 인식될 수 없기 때문에 점선으로 표시하였다.
도 4에 도시된 바와 같이, 박막트랜지스터들의 활성층(404)들은 니켈 도입영역들과 입계를 피하도록 매트릭스 형태로 형성된다.
도 4는 국부적으로 본 도면으로서, 기판(401)상에 형성된 모든 활성층(404)에 동일하게 적용됨은 물론이다. 즉, 수 백만 개의 박막트랜지스터들의 활성층들이 결정 입계를 포함하지 않는 모노도메인 영역들만을 사용하여 형성된다.
이하, 본 발명의 실시예들을 상세히 설명한다.
[실시예 1]
본 실시예는 절연 표면을 가진 기판 상에 형성된 반도체 박막을 반도체 박막의 예로서 취하고, 그러한 반도체 박막의 결정성을 개선시키기 위한 수단에 의해 횡방향 성장 영역(결정성 규소막)을 모노도메인 영역으로 전환시키는 공정에 대해 설명한다. 이 공정을 도 2A∼도 2F에 의거하여 설명한다.
본 실시예에서 사용되는 결정화 수단은, 결정화를 촉진시키는 금속원소로서의 니켈을 비정질 규소막내에 선택적으로 도입하여, 기판에 대체로 평행하게 성장한 결정성 규소막을 얻도록 하는 것이다. 앞에서 언급된 바와 같이, 이 기술은 일본국 공개특허공고 평7-321339호 공보에 기재되어 있다.
먼저, 절연 표면을 가진 기판(201)을 준비한다. 본 실시예에서는, 인조 석영 타겟을 사용한 스퍼터링법에 의해 유리 기판(또는 석영 기판 또는 규소 기판)상에 하지막(下地膜)으로서 두께 3,000 Å의 산화규소막(202)을 형성한다.(참고자료로서, 인조 석영 타겟의 성분표가 도 12에 나타내어져 있다).
본 발명자들의 연구에 의하면, 나중에 비정질 규소막이 결정화될 때, 하지막이 치밀할 수록 얻어지는 결정성 규소막의 결정성이 더 좋게 된다는 것이 판명되었다. 이것은 산화규소막(202)이 인조 석영 타겟을 사용한 스퍼터링법에 의해 형성되기 때문이다.
산화규소막(202)의 표면은 매우 평탄하고 매끄럽다. 예를 들어, 그 표면의 요철의 높이는 30 Å 이하이고 요철의 폭이 100 Å 이상이며, AFM(원자력 현미경)에 의한 관찰에서도 요철로서 인식되기 어려운 수준으로 된다.
그 다음, 비정질 규소막(203)을 플라즈마 CVD법 또는 감압 열 CVD법에 의해 100∼750 Å(바람직하게는, 150∼450 Å)의 두께로 형성한다. 감압 열 CVD법을 사용하는 경우, 성막 가스로서 디실란(Si2H6), 트리실란(Si3H8) 등이 사용될 수 있다.
비정질 규소막(203)을 상기한 두께로 형성하면, 레이저광 조사에 의한 후의 단결정화 공정을 효과적으로 행할 수 있을 뿐만 아니라, 얻어진 결정성 규소막을 반도체장치의 활성층으로 사용하는 경우 오프 전류가 낮은 반도체장치를 형성하는 것이 가능하다.
감압 열 CVD법에 의해 형성된 비정질 규소막에서는, 후의 결정화 공정에서 자연핵의 발생률이 작다. 이것은, 개개의 결정들이 상호 간섭하는(개개의 결정들이 서로 충돌하여 성장을 멈추는) 비율이 낮기 때문에 횡방향 성장 길이를 증가시키는데 바람직하다.
비정질 규소막(203)의 형성 후, 산소 분위기에서 자외광을 조사하여, 비정질 규소막(203)상에 매우 얇은 산화막(도시되지 않음)을 형성한다(도 2A 참조). 이 산화막은 니켈의 도입을 위한 후의 용액도포 공정에서 용액의 습윤성을 향상시키기 위한 것이다.
이어서, 석영 타겟을 사용한 스퍼터링법에 의해 두께 500∼1,200 Å의 산화규소막(204)을 형성하고, 그 산화규소막(204) 중 니켈이 도입될 부분만을 에칭에 의해 제거한다. 즉, 산화규소막(204)은 비정질 규소막(203)내로 니켈을 선택적으로 도입하기 위한 마스크로서 기능한다.
노출된 영역(205)은 도 2A∼도 2F의 지면(紙面)에 수직으로 연장하는 슬릿의 형태로 형성된다. (도 2B 참조)
다음에, 소정의 농도로 니켈을 함유하는 니켈 초산염 용액을 적하(滴下)하여 액체 막(206)을 형성한다.(도 2C 참조)
후의 가열공정에서의 불순물의 잔류를 고려하면, 니켈염 용액으로서 니켈 질산염 용액을 사용하는 것이 바람직하다. 니켈 초산염 용액도 사용될 수 있지만, 그에 함유된 탄소가 후의 가열공정에서 탄화물로서 막에 잔존하게 된다.
도 2C의 상태에서, 스피너(spinner)를 사용하여 스핀 코팅을 행하여, 니켈이 영역(205)에서 산화막(도시되지 않음)을 사이에 두고 비정질 규소막(203)에 접하여 보유되는 상태를 얻는다.
불활성 가스 분위기에서 450℃에서 1시간 정도 수소 제거를 행한 후, 500∼700℃, 전형적으로는, 550∼600℃의 온도로 4∼8시간 가열처리를 행하여 비정질 규소막(203)을 결정화시킨다. 유리기판이 사용되는 경우에는, 이 가열처리는 유리의 내열성을 고려하여 650℃보다 낮은 온도로 행하는 것이 바람직하다. 이렇게 하여, 결정성 규소막(207)이 얻어진다.(도 2D 참조)
초기에는 영역(205)에서 산화막(도시되지 않음)을 사이에 두고 비정질 규소막(203)에 접하여 보유되는 니켈이 그 산화막을 통과하여 비정질 규소막(203)내로 확산하고, 결정화를 촉진시키는 촉매로서 작용한다. 더 구체적으로는, 니켈이 규소와 반응하여 실리사이드를 형성하며, 이 실리사이드가 핵으로서 작용하여 결정화가 진행한다.
이 때, 기판(201)에 대체로 평행하게 주상 또는 침상 결정들이 형성되도록 결정성장이 진행한다. 본 실시예에서는, 영역(205)이 도 2A∼도 2F의 지면에 수직으로 연장하는 슬릿의 형태를 취하기 때문에, 결정성장은 화살표 208로 나타낸 바와 같이 대략 양 반대방향(일 축을 따라)으로 진행한다. 각각의 결정성장은 수 백 마이크로미터 이상에 걸쳐 진행할 수 있다.
만일 가열처리에 의해 자연핵이 발생되면, 개별적으로 성장된 주상 또는 침상 결정들이 서로 간섭하여 서로의 성장을 정지시킨다. 이러한 현상은 횡방향 성장 영역들의 성장길이를 단축시키기 때문에 바람직하지 않은 것이다. 따라서, 도입된 니켈원소가 대부분의 핵이고 자연핵은 거의 존재하지 않는 조건을 확립하는 것이 요구된다.
도입되는 니켈의 농도는 용액도포 공정에서 니켈염 용액의 농도를 조정함으로써 쉽게 제어될 수 있다.
상기한 횡방향 성장 영역들이 동일 방향으로 배열되어 있기 때문에, 각각의 결정이 다른 결정들에 의해 그 다지 영향을 받지 않는다. 따라서, 횡방향 성장 영역들은 길이가 수 백 마이크로미터 이상인 큰 결정립과 같이 보인다.
그러나, 미시적으로 보면, 이 영역들은 주상 또는 침상 결정들이 단지 집합하여 있는 것뿐이다. 각각의 결정이 모노도메인일지라도, 전체적으로는, 횡방향 성장 영역은, 결정성이 비교적 높고 모노도메인 영역으로 간주될 수 없는 영역일 뿐이다.
결정화를 위한 가열처리가 완료되면, 니켈을 선택적으로 도입하기 위한 마스크로서 기능하는 산화규소막(204)을 제거한다. 이것은 버퍼 불산 등을 사용하여 쉽게 행해질 수 있다.
이 상태에서, 결정성 규소막(207)은 ±30 Å 미만(바람직하게는 ±20 Å 미만)의 요철을 가진다. 이것은 결정성장중에 비정질 규소막의 표면이 산화규소막(204)으로 덮여 있기 때문인 것으로 생각된다.
다음에, 상기한 공정에 의해 얻어진 결정성 규소막에 레이저광 또는 그와 등가의 에너지를 가지는 강광을 조사한다. 본 실시예에서는, KrF 엑시머 레이저(파장: 248 nm)로부터 방출되는 레이저광이 사용되었다. 또는, XeCl 엑시머 레이저(파장: 308 nm)가 사용될 수도 있다.
이 공정에서, 횡방향 성장 영역을 구성하는 주상 또는 침상 결정들이 레이저 광 조사에 의해 고온으로 국부적으로 가열된다. 이 때, 주상 또는 침상 결정들 사이의 입계(도 1B에서 부호 103으로 나타낸)에서 편석된 금속 실리사이드(본 실시예에서는 니켈 실리사이드)가 먼저 용융된다.
순간적으로 용융된 결정 입계에서는, 규소 격자들이 재배열되어, 규소 원자들이 정합성 좋게 재결합된다. 따라서, 결정 입계들이 실질적으로 사라지게 되고, 횡방향 성장 영역들 자체가 모노도메인 영역으로 될 수 있다.
또한, 주상 또는 침상 결정들 내에 존재하는 전위 및 적층 결함과 같은 결정결함들이 거의 사라지게 되기 때문에, 이전에 주상 또는 침상 결정들이었던 영역들의 결정성이 크게 개선된다.
이렇게 하여 얻어진 결정성 규소막(209)은 결정 입계가 실질적으로 존재하지 않는 모노도메인 영역으로 구성된다. 이 모노도메인 영역 내에서는 결정성이 단결정의 결정성에 필적한다.
[실시예 2]
본 실시예는 실시예 1에서의 레이저광 조사를 동등한 에너지를 가지는 강광의 조사로 대체한 경우에 관한 것이다. 이 목적을 위한 기술로서는 RTA(급속 열 어닐법)이 알려져 있다.
급속 열 어닐법(RTA)은, 적외광, 자외광 또는 램프로부터 방출되는 다른 타입의 광과 같은 강광을 피처리물에 조사하는 방법으로서, 이 방법은, 온도의 상승 및 하강 속도가 빠르고 처리시간이 수 초 내지 수 심 초로 짧기 때문에 박막의 최외측 층만이 가열될 수 있다는 특징을 가진다. 예를 들어, 유리기판상의 박막만이 약 1,000℃의 매우 높은 온로로 어닐될 수 있다.
제작공정에서, 짧은 처리시간은 처리량(스루풋)의 증가를 의미한다. 이와 같이, 급속 열 어닐은 생산성의 면에서도 매우 효과적인 수단이다.
[실시예 3]
본 실시예는 실시예 1의 공정에 의해 얻어진 모노도메인 영역을 사용하여 박막트랜지스터의 활성층을 형성하는 경우에 관한 것이다. 본 실시예가 톱 게이트형 박막트랜지스터에 관한 것이지만, 본 발명은 보텀(bottom) 게이트형에도 쉽게 적용될 수 있다.
먼저, 도 3A에 도시된 바와 같이, 모노도메인 영역을 포함하는 반도체 박막을 실시예 1의 공정에 의해 형성하고, 모노도메인 영역으로만 구성된 활성층(303)을 패터닝에 의해 형성한다. 실시예 1에서 설명된 바와 같이, 도면 부호 301, 302는 각각 석영 기판과 산화규소막을 나타낸다.
다음에, 게이트 절연막으로서 기능하는 두께 1,500 Å의 산화규소막(304)을 플라즈마 CVD법에 의해 형성한다. 이 막은 산화질화규소막 또는 질화규소막일 수도 있다.
그 위에 게이트 전극을 구성할 두께 5,000 Å의 알루미늄막(305)을 스퍼터링법에 의해 형성한다. 이 알루미늄막(305)에는 스칸듐을 0.2 중량% 함유시킨다. 알루미늄 대신에, 탄탈 또는 몰리브덴과 같은 다른 금속이 사용될 수도 있다. 이렇게 하여, 도 3A의 상태가 얻어진다.
그 다음, 3%의 주석산을 함유하는 에틸렌 글리콜 용액을 수성 암모니아로 중화하여 얻은 전해액을 사용하여 알루미늄막(305)의 표면에 매우 얇은 양극산화막(도시되지 않음)을 형성한다. 이 전해액 내에서 알루미늄막(305)이 양극으로 사용되고, 백금이 음극으로 사용된다.
얻어진 치밀한 양극산화막은 후에 형성되는 레지스트 마스크에 대한 밀착성을 향상시키는 기능을 갖는다. 그 양극산화막(도시되지 않음)의 두께는 인가 전압에 의해 제어될 수 있고, 100 Å으로 설정된다.
다음에, 알루미늄막(305)을 패터닝하여, 게이트 전극을 형성하기 위한 섬형 상의 알루미늄 패턴(306)을 형성한다. 이 공정에서 사용되는 레지스트 마스크(도시되지 않음)는 그대로 잔존시킨다.(도 3B 참조)
도 3B의 상태에서, 알루미늄 패턴(306)을 양극으로 사용하여 양극산화를 다시 행한다. 이 경우, 전해액으로서 3% 옥살산 수용액을 사용한다. 이 양극산화공정에서는, 레지스트 마스크(도시되지 않음)의 존재 때문에, 양극산화가 알루미늄 패턴(306)의 측면에서만 진행하여, 도 3C에 도시된 바와 같이 다공질의 양극산화막(307)이 형성된다. 이 다공질의 양극산화막(307)은 수 마이크로미터의 길이까지 성장하도록 허용된다.
다공질의 양극산화막(307)의 두께는 양극산화 시간에 의해 조절될 수 있고, 7,000 Å으로 설정된다.
다공질의 양극산화막(307)이 도 3C에 도시된 바와 같이 형성된 후, 레지스트 마스크(도시되지 않음)를 제거한다. 그 다음, 양극산화를 다시 행하여, 치밀한 양극산화막(308)을 형성한다. 이 양극산화 공정은 이전의 치밀한 양극산화막 형성공정과 동일한 조건으로 행해진다.
그러나, 이 때, 치밀한 양극산화막(308)은 800 Å의 두께로 형성된다. 이 양극산화막(308)은 다공질의 양극산화막(307)의 내측에 전해액이 진입하기 때문에 도 3C에 도시된 바와 같이 형성되게 된다.
양극산화막(308)이 1,500 Å 이상의 두께로 형성되면, 후의 불순물 이온 주입공정에서 오프셋 게이트 영역이 형성될 수 있다.
상기한 양극산화 공정들에서 양극산화되지 않은 알루미늄 패턴(306)의 부분이 게이트 전극(309)을 구성한다.
치밀한 양극산화막(308)은 후의 공정들에서 게이트 전극(309)의 표면에서의 힐록의 발생을 억제하도록 작용한다.
치밀한 양극산화막(308)이 형성된 상태에서, 불순물 이온을 주입하여 소스 영역 및 드레인 영역을 형성한다. 본 실시예에서는, n채널형 박막트랜지스터를 형성하도록 인(P) 이온을 주입하였다. 이 공정에서, 고농도로 도핑된 소스 및 드레인 영역(310, 311)들이 형성된다.(도 3C 참조)
다음에, 초산, 인산, 질산의 혼합산을 사용하여 다공질의 양극산화막(307)만을 제거한 다음, 인 이온을 상기한 소스 및 드레인 영역(310, 311)의 형성에서의 것보다 낮은 도즈량으로 다시 주입한다.
그 결과, 소스 및 드레인 영역(310, 311)보다 낮은 불순물 농도를 갖는 저농도 불순물영역(312, 313)이 형성된다. 또한, 채널형성영역(314)이 자기정합적으로 형성된다.(도 3D 참조)
그 다음, 이온이 주입된 영역들을 어닐하기 위해, 레이저광, 적외광 또는 자외광을 조사한다.
그리하여, 소스 영역(310), 저농도 불순물영역(312), 채널형성영역(314), 저농도 불순물영역(313), 드레인 영역(311)이 형성된다. 저농도 불순물영역(313)은 대개 LDD(저농도로 도핑된 드레인 영역)라 불린다.
이 상태에서 플라즈마 수소화 처리를 300∼350℃의 온도에서 0.5∼1시간 행하는 것이 효과적이다. 이 공정의 결과, 활성층(303)에 수소가 5 원자% 이하(1×1021 원자/cm3 이하), 바람직하게는, 1×1015∼1×1021 원자/cm3으로 첨가된다.
이들 수소 원자가 활성이기 때문에, 그 수소 원자들이 규소의 댕글링 본드(dangling bond)와, 활성층(303)과 게이트 절연막(304) 사이의 계면에서의 에너지 준위를 중화하여 제거시킨다.
상기한 방식으로 도 3D의 상태가 얻어진 후, 층간절연막(315)을 산화규소막, 질화규소막, 산화질화규소막, 수지막 또는 이들의 다층 막의 형태로 형성한다. 이전의 공정에서 첨가된 수소 원자가 장치로부터 이탈하는 것을 질화규소막이 방지하기 때문에, 질화규소막을 사용하는 것이 바람직하다.
그 다음, 콘택트 홀을 형성하고, 소스 전극(316)과 드레인 전극(317)을 형성한다. 액티브 매트릭스형 액정표시장치를 제작하는데 있어서, 화소 TFT에서는 게이트 전극(309)으로부터의 인출(lead-out) 전극이 필요하지 않지만, 주변 구동회로의 TFT에서는 게이트 전극(309)으로부터의 인출 전극을 동시에 형성하는 것이 필요하다.
최종적으로, 수소 분위기에서 350℃로 가열처리를 행하여 전체 장치를 수소화시킨다. 이렇게 하여, 도 3E에 도시된 바와 같이 박막트랜지스터가 완성된다.
얻어진 박막트랜지스터는 고속동작이 가능하게 할 정도로 큰 전계 이동도를 나타내는데, 그 이유는 활성층이 모노도메인 영역으로 구성되어 있기 때문이다. 또한, 채널영역과 드레인 접합부에는 결정 입계 및 니켈 화합물의 편석 등이 없기때문에, 이 박막트랜지스터는 신뢰성이 높다.
[실시예 4]
본 실시예는 실시예 3의 TFT를 사용하여 CMOS 구조를 형성하는 방법에 관한 것이다. 도 5A∼도 5E, 도 6A∼도 6D, 도 7A∼도 7B는 본 실시예에 따른 제작공정을 나타낸다. 본 발명에 따라 형성된 결정성 규소막의 적용범위는 넓기 때문에, CMOS 구조를 형성하는 방법이 본 실시예에 한정되는 것은 아니다.
먼저, 실시예 1에 따라, 유리기판(501)상에 산화규소막(502)을 형성하고, 그 위에 모노도메인 영역을 갖는 결정성 규소막을 형성한다. 그 결정성 규소막을 패터닝하여, n채널형 TFT용의 활성층(503)과 p채널형 TFT용의 활성층(504)을 형성한다. 이들 활성층(503, 504) 각각은 모노도메인 영역만으로 구성되어 있다.
이어서, 플라즈마 CVD법에 의해 게이트 절연막으로서 산화규소막(509)을 500∼2,000 Å, 전형적으로는, 1,000∼1,500 Å의 두께로 형성한다. 이 게이트 절연막은 산화질화규소막 또는 질화규소막과 같은 다른 타입의 절연막일 수도 있다.
이렇게 하여, 도 5A의 상태가 얻어진다. 설명을 간단히 하기 위해, 본 실시예는 한 쌍의 n채널형 및 p채널형의 박막트랜지스터를 형성하는 경우에 대해 설명한다. 일반적으로는, 동일 유리기판 상에 100쌍 이상의 n채널형 및 p채널형 박막트랜지스터들이 형성된다.
도 5A의 상태가 얻어진 후, 게이트 전극을 구성할 알루미늄막(506)을 도 5B에 도시된 바와 같이 형성한다.
힐록 및 휘스커의 발생을 억제하기 위해, 알루미늄막(506)에는 스칸듐을 0.2 중량% 함유시킨다. 이 알루미늄막(506)은 스퍼터링법 또는 전자 비임 증착법에 의해 형성된다.
알루미늄의 이상(異常)성장에 의해 형성되는 가시 또는 바늘과 같은 돌출부들을 의미하는 힐록 및 휘스커가 인접한 배선들 또는 수직으로 떨어져 있는 배선들 사이의 단락(short-circuiting) 또는 누화(cross-talk)를 야기할 수 있다.
알루미늄 대신에, 탄탈과 같은 양극산화 가능한 금속이 사용될 수도 있다.
알루미늄막(506)이 형성된 후, 그 알루미늄막(506)을 양극으로 하여 전해액 내에서 얇고 치밀한 양극산화막(507)을 형성한다.
상기 전해액은 주석산을 3% 함유하는 에틸렌 글리콜 용액을 암모니아로 중화하여 얻어진 것이다. 이 양극산화방법에 의해 치밀한 양극산화막이 형성될 수 있다. 이 막의 두께는 인가 전압에 의해 제어될 수 있다.
본 실시예에서는, 양극산화막(507)의 두께를 100 Å으로 하였다. 이 양극산화막(507)은 후에 형성되는 레지스트 마스크와의 밀착성을 향상시키는 기능을 갖는다. 이렇게 하여, 도 5B의 상태가 얻어진다.
다음에, 레지스트 마스크(508, 509)를 형성하고, 이 마스크들을 사용하여 알루미늄막(506)과 양극산화막(507)을 패터닝한다. 이렇게 하여, 도 5C의 상태가 얻어진다.
이어서, 3% 옥살산 수용액인 전해액 내에서 잔류 알루미늄막(510, 511)을 양극으로 사용하여 양극산화를 행한다. 이 양극산화 공정에서, 양극산화는 잔류 알루미늄막(510, 511)의 측면에서만 진행하는데, 그 이유는 양극산화막(507)과 레지스트 마스크(508, 509)의 잔류 부분들이 알루미늄막(510, 511)의 상면에 잔존하기 때문이다.
이 양극산화 공정에서, 다공질의 양극산화막(512, 513)이 형성되는데, 이 막들은 수 마이크로미터의 길이까지 성장될 수 있다.
본 실시예에서는, 양극산화의 성장길이, 즉, 두께를 7,000 Å으로 하였다. 양극산화의 성장길이가 후에 형성될 저농도 불순물영역의 길이를 결정한다. 다공질의 양극산화막(512, 513)의 성장길이의 경험적으로 바람직한 범위는 6,000∼8,000 Å이다. 이렇게 하여, 도 5D의 상태가 얻어진다.
이 상태에서 게이트 전극(51, 52)이 획정(劃定)된다. 도 5D의 상태가 얻어진 후, 레지스트 마스크(508, 509)를 제거한다.
다음에, 주석산을 3% 함유하는 에틸렌 글리콜 용액을 암모니아로 중화시켜 얻은 전해액을 사용하여 양극산화를 다시 행한다. 이 공정에서, 전해액이 다공질의 양극산화막(512, 513)에 진입하여, 도 5E에 도시된 바와 같이 치밀한 양극산화막(514, 515)들이 형성된다.
이들 양극산화막(514, 515)의 두께는 전압 인가 시간에 의해 제어될 수 있고, 500∼4,000 Å으로 설정된다. 이전에 형성된 치밀한 양극산화막(507)의 잔류 부분들이 양극산화막(514, 515)들과 각각 일체화된다.
도 5E의 상태에서, n형 도전성을 부여하는 인(P) 이온을 전면(全面)에 주입한다. 이 도핑은 0.2∼5×1015 cm-2, 바람직하게는, 1∼2×1015 cm-2의 높은 도즈량으로 플라즈마 도핑 또는 이온 도핑에 의해 행해진다.
도 5E의 공정에 의해, 인 이온이 고농도로 주입된 영역(516∼519)들이 형성된다.
다음에, 알루미늄 혼합산을 사용하여 다공질의 양극산화막(512, 513)을 제거한다. 이때, 양극산화막(512, 513)의 바로 아래에 존재하는 활성층(503, 504)의 부분들은 이온 주입을 받지 않았기 때문에 실질적으로 진성이다.
이어서, 우측의 p채널형 박막트랜지스터를 덮도록 레지스트 마스크(520)를 형성한다. 이렇게 하여, 도 6A의 상태가 얻어진다.
이 상태에서, 도 6B에 도시된 바와 같이 인 이온을 다시 주입한다. 도즈량은 0.1∼5×1014 cm-2, 바람직하게는, 0.3∼1×1014 cm-2의 작은 값으로 한다. 즉, 도 6B의 공정에서의 인 이온 주입 도즈량은 도 5E의 공정에서의 것보다 낮게 설정된다.
그 결과, 저농도 불순물영역(522, 524)들이 형성된다. 영역(521, 525)들은 인 이온이 보다 높은 농도로 도핑되어 있는 고농도 불순물영역이다.
이 공정의 결과로, 영역(521)은 n채널형 박막트랜지스터의 소스 영역이 되고, 영역(522, 524)들은 저농도 불순물영역이 되며, 영역(525)은 드레인 영역이 된다. 도면 부호 524로 나타낸 영역은 일반적으로 LDD(저농도로 도핑된 드레인 영역)라 불린다. 영역(523)은 실질적으로 진성인 채널형성영역이 된다.
도면들에는 도시하지 않았지만, 채널형성영역(523)과 저농도 불순물영역(522, 524) 사이에는, 양극산화막(514) 때문에 이온 도핑이 방지된 영역들이 존재한다. 이들 영역이 오프셋 게이트 영역으로 불리고, 양극산화막(514)의 두께에 해당하는 길이를 갖는다.
상기 오프셋 게이트 영역들은 이온이 도핑되어 있지 않기 때문에 실질적으로 진성이다. 오프셋 게이트 영역에는 게이트 전압이 인가되지 않기 때문에, 그곳에는 채널이 형성되지 않고, 따라서 이 영역들은 전계 강도를 감소시키고 열화(劣化)를 방지하는 저항 성분으로서 작용한다.
그러나, 오프셋 게이트 영역이 너무 짧으면, 상기한 역할을 할 수 없다. 어느 만큼의 길이가 있으면 효과적으로 기능하는가의 명확한 경계는 없다.
그 다음, 레지스트 마스크(520)를 제거한 후, 도 6C에 도시된 바와 같이 좌측의 n채널형 박막트랜지스터를 덮도록 레지스트 마스크(526)를 형성한다.
도 6C의 상태에서, 붕소(B) 이온을 0.2∼10×1015 cm-2, 바람직하게는, 1∼2×1015 cm-2의 도즈량으로 주입한다. 이 도즈량은 도 5E의 공정에서의 것과 대략 동일하게 설정될 수 있다.
이 공정에 의해 형성되는 영역(527, 531)들이 n형 및 p형 불순물 모두를 함유하지만, 그 영역들은 인출 전극과의 접촉만을 위한 패드(이하, 접촉 패드라 한다)로서 작용한다. 즉, 좌측의 n채널형 박막트랜지스터들의 경우와 대조적으로, 영역(527, 531)들은 소스 및 드레인 영역들과 명확하게 구별된다.
p채널형 박막트랜지스터에 관하여, 본 발명자들은 영역(528, 530)을 각각 소스 영역 및 드레인 영역으로 정의한다.
영역(528, 530)들은 붕소 이온만을 주입하여, 실질적으로 진성인 영역으로 형성되었다. 다른 타입의 이온은 존재하지 않기 때문에, 그곳에서 불순물 농도가 쉽게 제어될 수 있고, 따라서 p-i접합이 정합성 좋게 형성될 수 있다. 또한, 이온주입에 기인한 결정성 흐트러짐의 정도도 비교적 낮다.
오프셋 게이트 영역들이 양극산화막(515)을 이용하여 형성될 수 있지만, 오프셋 영역들을 형성할 특별한 이유는 없다. 즉, 경험적으로는, p채널형 박막트랜지스터에서는 열화가 거의 발생하지 않는다는 것이 알려져 있다.
상기한 방식으로 P채널형 박막트랜지스터의 소스 영역(528) 및 드레인 영역(530)이 형성된다. 불순물이 전혀 도핑되지 않기 때문에, 영역(529)은 채널형성영역이 된다. 상기한 바와 같이, 영역(527, 531)들은 각각 소스 영역(528) 및 드레인 영역(530)으로 전류가 흐르게 하는 접촉 패드가 된다.
도 6C의 공정의 완료 후, 레지스트 마스크(526)를 제거하여 도 6D의 상태를 얻는다. 이 상태에서, 레이저광 조사를 행하여, 주입된 불순물을 활성화시키고 불순물 이온 주입 영역들을 어닐한다.
이 레이저광 조사는, n채널형 박막트랜지스터의 소스 및 드레인 영역(521, 525)들의 결정성과 p채널형 박막트랜지스터의 소스 및 드레인 영역(528, 530)들의 결정성이 서로 크게 다르지 않은 상태에서 행해질 수 있다. 이것은, 도 6C의 이온 주입 공정에 의해 p채널형 박막트랜지스터의 소스 및 드레인 영역(528, 530)들이 크게 손상되지 않기 때문이다.
따라서, 도 6D의 상태에서의 레이저광 조사에 의해 2개의 박막트랜지스터의 소스 및 드레인 영역들을 어닐하는데 있어서, 어닐 효과의 차이가 시정(是正)될 수 있다. 즉, n채널형 및 p채널형 박막트랜지스터들의 특성 차이가 시정될 수 있다.
도 6D의 상태가 얻어진 후, 도 7A에 도시된 바와 같이 두께 4,000 Å의 층간절연막(532)을 형성한다. 이 층간절연막(532)은 산화규소막, 산화질화규소막, 질화규소막 중 하나일 수 있고, 다층 구조를 가질 수도 있다. 이들 실리사이드 막은 플라즈마 CVD법 또는 열 CVD법에 의해 형성될 수 있다.
콘택트 홀을 형성한 후, n채널형 박막트랜지스터(NTFT)의 소스 전극(533) 및 드레인 전극(534)을 형성하고, 이와 동시에 p채널형 박막트랜지스터(PTFT)의 소스전극(535) 및 드레인 전극(536)을 형성한다.(도 7B 참조)
n채널형 박막트랜지스터의 드레인 전극(534)과 p채널형 박막트랜지스터의 드레인 전극(536)이 서로 접속되고 이들 TFT의 게이트 전극들이 서로 접속되도록 패터닝을 행하여 CMOS 구조를 얻는다.
예를 들어, 본 실시예에서 설명한 바와 같은 CMOS 박막 회로는 액티브 매트릭스형 액정표시장치 및 액티브 매트릭스형 EL 표시장치에 사용될 수 있다.
도 5E, 도 6B, 도 6C의 불순물 이온 주입 공정에서, 활성층들이 게이트 절연막인 산화규소막(505)으로 덮이는 것이 중요하다. 그러한 상태에서 불순물 이온이 주입되면, 활성층들의 표면이 거칠게 되거나 오염되는 것이 방지될 수 있다. 이것은 얻어진 장치의 제조수율 및 신뢰성 증가에 크게 기여한다.
[실시예 5]
본 실시예는 실리콘 웨이퍼 상에 실시예 1에 따른 결정성 규소막을 형성하는 경우에 관한 것이다. 이 경우, 실리콘 웨이퍼의 표면에 절연층을 형성하는 것이 필요하다. 대개, 그 절연층으로서는 열산화막이 형성된다.
열처리의 일반적인 온도범위는 700∼1,300℃이며, 처리시간은 소망의 산화막 두께에 따라 다르다.
실리콘 웨이퍼의 열산화는 통상 O2, O2-H2O, H2O 또는 O2-H2의 분위기에서 행해진다. HCl 또는 Cl2의 형태의 할로겐 원소를 함유하는 분위기에서의 산화도 널리 이용된다.
실리콘 웨이퍼는 IC와 같은 반도체장치에서 필수불가결한 기판들 중의 하나이다. 실리콘 웨이퍼 상에 각종 장치를 형성하기 위한 여러 가지 기술이 개발되었다.
본 실시예에 따르면, 단결정에 필적하는 결정성을 가지는 결정성 규소막이 실리콘 웨이퍼를 사용한 종래의 기술에 조합되어, 결정성 규소막의 적용범위가 더욱 확장될 수 있다.
[실시예 6]
본 실시예는 실시예 5의 일 예로서, 본 발명의 결정성 규소막을 사용한 박막트랜지스터가 실리콘 웨이퍼 상에 형성된 IC 상에 형성되는 예이다. 제조공정의 개요를 도 8A∼도 8D에 의거하여 설명한다.
도 8A는 통상의 방법에 의해 실리콘 웨이퍼 상에 형성된 MOS-FET를 나타낸다. 도면 부호 801은 규소 기판을 나타내고, 802 및 803은 소자 끼리를 분리하기 위한 절연막을 나타내는 것으로, 이 절연막은 대개 열산화막이다.
한가지 도전형을 부여하기 위한 불순물 이온을 규소 기판(801)에 주입한 다음, 확산공정을 행함으로써 소스 영역(804) 및 드레인 영역(805)이 형성된다. 규소 기판(801)이 p형으로 되어 있으면, n형 전도성을 부여하기 위한 불순물(인)이 주입되고, 규소 기판(801)이 n형이면, p형 전도성을 부여하기 위한 불순물(붕소)이 주입된다.
도면 부호 806은 채널형성영역을 나타낸다. 이온 주입 후에 행해지는 확산 공정에 의해 형성된 열산화막의 부분은 두께가 제어된 후에 채널형성영역(806) 위에 잔존하여 게이트 절연막으로서 기능한다. 도면 부호 807은 한가지 도전형을 갖는 폴리실리콘 막으로 구성된 게이트 전극을 나타낸다.
이 게이트 전극(807)은 소스 전극(809) 또는 드레인 전극(810)과 단락되지 않도록 산화규소막과 같은 절연막(808)으로 덮인다.(도 8A 참조)
도 8A의 상태가 얻어진 후, 산화규소막 또는 질화규소막인 층간절연막(811)을 형성한다. 이 층간절연막(811)을 관통하여 콘택트 홀을 형성한 후, 드레인 전극(810)용의 인출 배선(812)을 형성한다.(도 8B 참조)
도 8B의 상태가 얻어진 후, 노출된 표면을 CMP(화학기계적 연마)와 같은 연마에 의해 평탄화 하여, 층간절연막(811)을 평탄화 하고, 인출 배선(812)의 돌출부를 제거한다.
도 8C에서, 도면 부호 813은 평탄화된 층간절연막을 나타내고, 814는 그의 평탄한 표면을 나타낸다. 도면 부호 815는 돌출부가 제거된 인출 배선을 나타낸다. 인출 배선(815)에 연결되도록 인출 배선(816)을 형성한다.
이어서, 층간절연막(817)을 형성한다. 본 발명은 층간절연막(817) 상에 실시된다. 즉, 모노도메인 영역을 사용하여 활성층이 형성된 박막트랜지스터가 층간 절연막(817) 상에 형성된다.
먼저, 모노도메인 영역으로 구성된 활성층(818)을 실시예 1에 따라 형성한다. 그 위에 게이트 절연막(819)과 게이트 전극(820)을 순차적으로 형성한다. 그 후, 한가지 도전형을 부여하는 불순물을 활성층(818)에 주입된다.
불순물 주입의 완료 후, 후에 저농도 불순물영역을 형성하는데 사용될 측벽(821)들을 다음과 같은 공정에 의해 형성한다.
먼저, 게이트 전극(820)보다 두꺼운 산화규소막과 같은 절연막(도시되지 않음)을 게이트 전극을 덮도록 형성한다. 절연막이 이방성 에칭, 예를 들어, 건식 에칭에 의해 제거된 때, 그 절연막이 게이트 전극(820)의 측면에만 남는다.
이 상태에서, 불순물 주입을 다시 행한다. 그 결과, 불순물이 2번 도핑된 영역들이 소스 영역 및 드레인 영역이 되고, 측벽(821)들에 의해 차폐된 영역들이 소스 및 드레인 영역보다 낮은 농도를 가지는 저농도 불순물영역이 된다. 불순물 주입 후에, 가열처리, 레이저광 조사 등의 처리에 의해 불순물을 활성화시킨다.
상기한 방식으로 활성층이 구성된 후, 산화규소막 또는 질화규소막과 같은 층간절연막(822)을 형성한다. 이 층간절연막(822)을 관통하여 콘택트 홀을 형성한 후, 소스 전극(823) 및 드레인 전극(824)을 형성한다.
본 실시예에서 설명된 바와 같이 IC 위에 본 발명을 실시함으로써, 도 8D에 도시한 바와 같은 3차원 구조를 갖는 집적회로가 실현될 수 있다. IC 위에 형성된 TFT는 단결정 상에 형성된 TFT와 동등한 성능을 나타내기 때문에, 본 발명은 IC 자체의 성능을 손상시키지 않고 종래의 것보다 높은 밀도를 갖는 집적회로를 실현할 수 있다.
[실시예 7]
본 실시예는 본 발명에 따라 형성된 TFT가 DRAM(동적 랜덤 액세스 메모리)에 응용된 경우에 관한 것이다. 본 실시예를 도 9A 및 도 9B에 의거하여 설명한다.
DRAM은 정보가 전하의 형태로 커패시터에 저장되는 메모리이다. 커패시터에 출입하는 정보로서의 전하의 입력 및 출력은 그 커패시터에 직렬로 접속된 TFT에 의해 제어된다. 도 9A는, TFT와 커패시터를 포함하며 DRAM의 하나의 메모리 셀(cell)을 구성하는 회로를 나타낸다.
워드선(word線)(901)으로부터 게이트 신호가 주어졌을 때, TFT(903)가 도통 상태로 된다. 이 상태에서, 비트선(bit線)(902)으로부터 커패시터(904)에 전하가 공급될 때 정보가 기입되고, 커패시터(904)로부터 전하를 꺼냄으로써 정보가 읽어진다.
도 9B는 DRAM의 단면을 나타낸다. 도면 부호 905는 석영 기판 또는 규소 기판과 같은 기판을 나타낸다. 규소 기판의 경우에는, 소위 SOI 구조가 구성될 수 있다.
기판(905)상에 하지막(906)으로서 산화규소막이 형성되고, 그 위에 본 발명에 따른 TFT가 형성된다. 기판(905)이 규소 기판일 때, 하지막(906)으로서 열산화막이 사용될 수 있다. 도면 부호 907은 본 발명의 실시예 1에 따라 형성된 모노도메인 영역으로 구성된 활성층을 나타낸다.
이 활성층(907)은 게이트 절연막(908)으로 덮이고, 그 위에 게이트 전극(909)이 형성된다. 상기 구조 위에 층간절연막(910)이 형성된 후, 이 층간절연막(910)을 관통하여 소스 전극(911)이 형성된다. 소스 전극(911)과 동시에 비트선(902)과 전극(912)이 형성된다. 도면 부호 913은 보호막으로서의 절연막을 나타낸다.
커패시터(904)는 전극(912)과 이 전극(912) 아래에 위치한 활성층(907)의 드레인 영역 사이에 형성된다. 전극(912)에는 고정 전압이 인가된다. DRAM은 TFT에 의해 전하가 커패시터(904)에 기입되거나 독출되도록 기억소자로서 동작한다.
DRAM은 아주 적은 수의 소자, 즉, TFT 및 커패시터만으로 구성되기 때문에 고집적밀도의 대규모 메모리를 구성하는데 적합하다. 저렴하다는 부가의 이점 때문에, 현재 DRAM이 가장 널리 사용된다.
예를 들어, 본 발명이 규소 기판 상에 실시되는 SOI 구조의 경우, 접합 면적이 작기 때문에 TFT의 누설 전류가 작게 될 수 있다. 이것은 데이터 보유시간을 증대시키는데 기여한다.
또한, SOI 기판 상에 형성된 DRAM 셀은 저장용량이 작게 만들어질 수 있다는 특징을 갖는다. 이 때문에, 저전압에서의 동작이 가능하게 된다.
[실시예 8]
본 실시예는 본 발명에 따라서 형성된 TFT가 SRAM(정적 랜덤 액세스 메모리)에 응용된 경우에 관한 것이다. 본 실시예를 도 10A 및 도 10B에 의거하여 설명한다.
SRAM은 플립플롭과 같은 쌍안정 회로가 기억소자로서 사용되는 메모리이다. SRAM은 쌍안정 회로의 2가지 안정상태(온-오프 및 오프-온)를 사용하여 2진 정보값(0 또는 1)을 기억한다. SRAM은 전력이 공급되는 한 데이터를 보유할 수 있다는 점에서 유리하다.
기억회로는 M-MOS 또는 C-MOS 회로로 구성된다. 도 10A에 도시한 SRAM에서, 고저항 레지스터가 수동 부하소자로서 사용된다.
도면 부호 11 및 12는 각각 워드선 및 비트선을 나타낸다. 부하소자(13)는 고저항 레지스터이다. 한 쌍의 드라이버 트랜지스터(14)와 한 쌍의 액세스 트랜지스터(15)도 제공되어 있다.
도 10B는 TFT의 단면을 나타낸다. 석영 또는 규소 기판인 기판(16)상에 하지막으로서 산화규소막(17)이 형성되고, 그 위에 본 발명에 따른 TFT가 형성된다. 도면 부호 18은 본 발명의 실시예 1에 따라 형성된 모노도메인 영역으로 구성된 활성층을 나타낸다.
이 활성층(18)은 게이트 절연막(19)으로 덮이고, 그 위에 게이트 전극(20)이 형성된다. 그 위에 층간절연막(21)이 형성된 후, 그 층간절연막(21)을 관통하여 소스 전극(22)이 형성된다. 소스 전극(22)과 동시에 비트선(12)과 드레인 전극(23)이 형성된다.
그 위에 층간절연막(24)이 형성된 후, 그 위에 고저항 부하로서 폴리규소막(25)이 형성된다. 도면 부호 26은 보호막으로서의 절연막을 나타낸다.
상기 구성의 SRAM은 고속동작이 가능하고 신뢰성이 높다는 이점을 갖는다. 또한, 시스템에 용이하게 조립될 수 있다.
[실시예 9]
근년에, 소비전력을 줄이기 위한 돌파구를 찾기 위한 노력으로 실시예 7 및 8에서 설명한 바와 같은 SOI 구조에 대한 연구가 넓게 이루어졌다. 본 실시예에서, 본 발명이 SOI 기판과 관련된 문제들과 비교된다.
도 11은 이들 문제를 요약한 것이다. 도 11에 나타낸 바와 같이, 규소막 중의 계면 준위 및 고정 전하와 같은 결정성에 관한 문제와 금속 오염 및 붕소 농도와 같은 외적인 문제가 있다.
본 발명에서, 결정성 규소막에 레이저광 또는 그와 동등한 에너지를 가지는 강광을 조사함으로써 결정성이 개선되고 결정들끼리가 결합된다(단결정화).
이 레이저 어닐은, 파이프 밀도, 계면 준위, 고정 전하 및 관통 전이와 같은 결정성에 악영향을 끼치는 인자들을 제거하거나 또는 충분히 감소시키는 효과를 갖는다.
또한, 도 11에 나타낸 바와 같은 석출물이 실리사이드계 물질이면 레이저광의 조사시에 쉽게 용융하여 소멸한다. 그 석출물이 산화물계 물질이면, 레이저광의 조사에 의한 국부적 온도상승에 의해 산소가 제거 및 확산될 때 석출물이 소멸하는 것으로 기대된다.
[실시예 10]
본 실시예는, 액티브 매트릭스 영역과 그 액티브 매트릭스 영역을 구동하기 위한 주변 구동회로가 실시예 3의 반도체장치 및 실시예 4의 CMOS 구조를 사용하여 동일 기판 상에 집적화된 경우에 관한 것이다.
집적화된 액티브 매트릭스 액정표시장치를 구성하는 한쪽 기판은 다음의 구성을 가진다. 액티브 매트릭스 영역에서, 매트릭스 형태로 배치된 화소들 각각에 대하여 적어도 하나의 스위칭용 TFT가 배치되고, 액티브 매트릭스 영역의 주위에는 액티브 매트릭스 영역을 구동하기 위한 주변 구동회로가 배치된다. 이들 회로 모두는 단일의 유리기판(또는 석영 또는 규소 기판)상에 집적화된다.
본 발명이 상기 구성에 응용되면, 단결정 상에 형성된 MOS-FET에 필적하는 성능을 가지는 TFT를 사용하여 액티브 매트릭스 영역 및 주변 구동회로가 형성될 수 있다.
더 구체적으로는, 액티브 매트릭스 영역의 각 화소 TFT는 도 3의 TFT에 의해 구성되고, 주변 구동회로는 도 5A∼도 5E, 도 6A∼도 6D 및 도 7A∼도 7B의 CMOS 구조를 사용하여 형성된다.
전하가 소정 기간동안 화소전극에 의해 보유될 필요가 있기 때문에, 액티브 매트릭스 영역의 박막트랜지스터는 가능한 작은 오프 전류를 가질 필요가 있다.
본 발명에 따른 박막트랜지스터는 모노도메인 영역으로 구성된 활성층을 갖기 때문에, 오프 전류가 우선적으로 흐르는 경로가 될 수 있는 결정 입계가 실질적으로 존재하지 않는다. 따라서, 본 발명에 따르면, 작은 오프 전류를 갖는 박막트랜지스터가 액티브 매트릭스 영역에 제공될 수 있다.
한편, 주변 구동회로에는 CMOS 회로가 통상적으로 사용된다. 주변 구동회로의 특성을 향상시키기 위해, CMOS 회로를 구성하는 n채널형 TFT와 p채널형 TFT 사이의 특성 차이가 최소화 될 필요가 있다.
이를 위해, 실시예 4(도 5A∼도 5E, 도 6A∼도 6D 및 도 7A∼도 7B)의 CMOS 구조가 가장 적합하다.
이렇게 하여, 각 회로가 소망의 특성을 갖는 집적화된 액티브 매트릭스 액정 표시장치가 얻어질 수 있다.
[실시예 11]
본 실시예는, 실시예 3에서 게이트 절연막이 다른 공정들로 형성되는 경우에 관한 것이다.
먼저, 실시예 1에서와 동일한 공정들에 의해 모노도메인 영역을 포함하는 반도체 박막이 형성되고, 그 모노도메인 영역만을 사용하여 반도체장치의 활성층이 형성된다.
다음에, CVD법 및 PVD법으로 대표되는 기상법에 의해, 활성층을 덮도록 규소를 주성분으로 하는 절연막(본 실시예에서는 산화규소막)을 200∼1,500Å의 두께로 형성한다. 이 산화규소막의 두께는 최종적으로 얻어질 유전 파괴 전압을 고려하여 결정될 수 있다. 산화규소막 대신에, 산화질화규소막 또는 질화규소막이 사용될 수도 있다.
산화규소막이 형성된 후, 할로겐 원소를 함유하는 분위기에서 가열처리를 행한다. 이 가열처리의 주 목적은 활성층 내에 잔류하는 니켈과 같은 금속물질을 게터링하여 제거하는 것이다. 이 가열처리는 600∼1,100℃로 행해질 수 있다. 충분한 게터링 효과를 얻기 위해서는, 온도를 700℃ 이상(바람직하게는, 800∼1,000℃)으로 설정하는 것이 바람직하다.
유리 기판이 사용되는 경우, 그 유리 기판의 내열성을 고려하여 600∼650℃로 가열처리가 행해질 필요가 있다. 석영 기판의 경우와 같이 기판이 높은 내열성을 가지는 경우에는, 가열처리의 상한온도는 1,100℃(바람직하게는, 1,000℃)까지 상승될 수 있다.
본 실시예에서는, 석영 기판이 사용되고, 산소에 대하여 0.5∼10%(본 실시예에서는 3%)의 염화수소(HCl)를 함유하는 분위기에서 가열처리가 행해졌다. HCl 농도가 상기 범위보다 높으면, 결정성 규소막의 표면이 거칠어진다. 처리온도와 시간은 각각 950℃와 0.5시간으로 설정된다.
HCl, HF, HBr, Cl2, NF3, F2 및 Br2로부터 선택된 한 종류 또는 다수 종류의 가스를 산소분위기에 첨가함으로써, 할로겐 원소를 함유하는 분위기가 형성될 수 있다.
이 공정의 결과로, 할로겐 원소의 금속원소 게터링 작용에 의해, 니켈이 활성층으로부터 1∼×1017 원자/cm3 이하(바람직하게는, 1∼×1016 원자/cm3 이하, 더 바람직하게는, 스핀 농도 이하)의 농도까지 제거된다. 이들 농도 값은 SIMS(이차 이온 질량 분석법)의 측정결과로부터 얻어진 측정값이다.
열산화 반응이 활성층과 산화규소막 사이의 경계에서 진행하여, 두께가 약 200 Å인 열산화막이 형성된다. 오프 전류를 줄이기 위해서는, 활성층의 최종 두께가 200∼300 Å(전형적으로는, 250 Å)이 되도록 조건을 설정하는 것이 효과적이다. 본 실시예에서는, 할로겐 원소를 함유하는 분위기에서의 가열처리 후에 질소 분위기에서 950℃로 약 1시간 가열처리를 행함으로써, 열산화막과 규소를 주성분으로 하는 절연막의 막질이 향상되었다.
그런데, 활성층을 구성하는 결정성 규소막의 결정 입계에서 니켈이 편석되는 것으로 생각된다. 니켈이 제거된 후에, 결정 입계에서는 많은 댕글링 본드가 생긴다. 이들 댕글링 본드는 950℃의 가열처리에 의해 서로 재결합되어, 트랩 상태 등을 거의 갖지 않는 입계를 형성한다.
할로겐 원소를 함유하는 분위기에서의 가열처리의 결과로, SIMS법에 의한 측정으로 1×1019∼1×1020 원자/cm3의 고농도로 할로겐 원소가 활성층과 게이트 절연막 사이의 계면의 부근에 잔존한다.
또한, 활성층과 산화규소막 사이의 계면에 형성되는 열산화막이 산화규소막과 함께 게이트 절연막을 구성한다. 열산화막이 형성될 때 활성층과의 계면의 결함 에너지 상태, 격자간 규소 원자 등의 수가 감소하기 때문에, 활성층과 게이트 절연막 사이에 매우 우수한 계면 조건이 확립된다.
상기한 바와 같이, 본 실시예의 가열처리를 행함으로써 니켈과 같은 금속원소의 농도가 감소될 수 있다. 이것은 반도체장치의 신뢰성 향상의 관점에서 매우 중요하다. 아울러, 활성층의 결정상태가 개선되고, 우수한 계면 조건을 갖는 게이트 절연막이 형성될 수 있다.
그 결과, 우수한 전기적 특성 및 높은 신뢰성을 갖는 반도체장치를 실현하는 것이 가능하게 된다.
[실시예 12]
본 실시예에서는, 활성층과 게이트 절연막 사이의 계면의 조건의 향상에 중점을 둔다. 특히, 본 실시예는 유리기판이 사용될 때 효과적이다.
먼저, 실시예 1에서와 동일한 공정들에 의해 모노도메인 영역을 포함하는 반도체 박막이 형성되고, 그 모노도메인 영역만을 사용하여 반도체장치의 활성층이 형성된다. 그 다음, 실시예 11에서와 동일한 방식으로 CVD법 또는 PVD법에 의해 산화규소막이 200∼1,500 Å의 두께로 형성된다.
이 상태에서, 500∼700℃(전형적으로는, 640∼650℃)로 가열처리를 행한다. 이 온도범위는 유리기판의 변형을 일으키거나 유리기판을 휘게 하지 않고 열산화막을 형성하도록 설정된다. 이 가열처리는 산소만의 분위기 또는 할로겐 원소를 함유하는 분위기 또는 수증기를 함유하는 습기 분위기에서 행해질 수 있다.
본 실시예의 조건 하에서 가열처리가 행해지는 경우, 두께가 수 십 Å(예를 들어, 10∼90 Å)인 열산화막이 0.5∼2시간에 형성된다. 열산화막의 성장은 대략 상기 범위내의 두께에서 끝나는 경향이 있다.
본 발명자들의 식견에 따르면, 고정 전하, 결함 에너지 상태 등이 활성층과 게이트 절연막 사이의 계면 부근(계면으로부터 활성층측과 게이트 절연층측 쪽으로 연장하는 두께 10∼30 Å의 영역)에 집중되므로, 이 영역이 활성층과 게이트 절연막 사이의 계면의 조건을 결정한다고 해도 과언이 아니다.
따라서, 계면 부근의 10∼30 Å 정도로 얇은 활성층의 영역(활성층의 두께가 10∼30 Å만큼 감소되는 한편, 두께 20∼60 Å의 새로운 열산화막이 형성된다)을 열산화시킴으로써 활성층과 게이트 절연막 사이의 계면의 조건이 개선될 수 있어, 고정 전하, 결함 에너지 상태 등을 제거한다. 즉, 우수한 계면 조건을 제공하기 위해서는, 수 십 Å 정도로 얇은 열산화막을 형성하는 것으로 충분하다.
본 실시예의 열산화 공정을 이용함으로써, 내열성이 낮은 유리기판과 같은 기판 상에 우수한 특성을 갖는 반도체장치가 형성될 수 있다.
[실시예 13]
본 실시예는 결정성 규소막(폴리실리콘막)이 게이트 전극으로서 사용되는 경우에 관한 것이다. 본 실시예를 도 13A∼도 13D에 의거하여 설명한다.
도 13A에서, 도면 부호 1301은 유리기판을, 1302는 하지막을, 1303은 실시예 1의 방법에 의해 얻어지고 모노도메인 영역으로 구성된 활성층을, 1304는 게이트 절연막을, 1305는 한가지 도전형이 제공된 폴리실리콘막으로 구성된 게이트 전극을 나타낸다.
다음으로, 한가지 도전형을 부여하기 위한 불순물 이온이 활성층(1303)에 주입되어, 불순물영역(1306, 1307)을 형성한다.
불순물 이온 주입의 완료 후, 감압 열 CVD법, 플라즈마 CVD법 또는 스퍼터링에 의해 질화규소막(1308)을 0.5∼1 ㎛의 두께로 형성한다. 질화규소막 대신에, 산화규소막이 형성될 수도 있다.
그리하여, 도 13B의 상태가 얻어진다. 이 상태에서, 게이트 전극(1305)의 측면에만 질화규소막을 남기도록 질화규소막(1308)을 에칭한다(에치백(etch-back)법). 잔류하는 질화규소막이 측벽(1309)으로서 기능한다.
이 때, 도 13C에 도시한 바와 같이, 게이트 전극(1305)과 측벽(1309)에 의해 마스크된 부분들을 제외하고 게이트 절연막(1304)을 제거한다.
이 상태에서, 이전의 불순물 이온 주입에서보다 높은 도즈량으로 불순물 이온을 다시 주입한다. 측벽(1309)들의 바로 아래에 위치하는 영역(1310, 1311)에는 불순물 이온이 주입되지 않기 때문에, 그곳에서는 불순물 농도가 변하지 않는다. 그러나, 노출된 영역(1312, 1313)에는 높은 도즈량으로 불순물 이온이 더 주입된다.
두번째 이온주입의 결과로, 소스 영역(1312)과, 드레인 영역(1313)과, 그 소스 및 드레인 영역보다 낮은 불순물 농도를 갖는 저농도 불순물영역(1310, 1311)이 형성된다. 영역(1311)은 LDD 영역이라 불린다. 게이트 전극(1305) 바로 아래의 도핑되지 않은 영역(1314)은 채널형성영역이 된다.
그리하여, 도 13C의 상태가 얻어진다. 이 상태에서, 두께 300 Å의 티탄막(도시하지 않음)이 형성되어, 규소막이 그 티탄막과 반응하게 된다. 티탄막을 제거한 후, 램프 어닐 등에 의해 가열처리를 행하여, 소스 및 드레인 영역(1312, 1313)과 게이트 전극(1305)의 노출된 표면에 규화티탄막(1315∼1317)이 형성된다(도 13D 참조)
티탄막 대신에, 탄탈막, 텅스텐막, 몰리브덴막 등이 사용될 수도 있다.
이어서, 층간절연막(1318)으로서 두께 5,000 Å의 산화규소막을 형성한 후, 소스 배선(1319), 드레인 배선(1320) 및 게이트 배선(1321)을 형성한다. 그리하여, 도 13D에 도시한 바와 같은 구조를 갖는 TFT가 완성된다.
본 실시예의 TFT에서는, 배선이 규화티탄막(1315∼1317)을 통하여 TFT에 접속되어 있기 때문에, 양호한 옴 접촉(ohmic contact)이 얻어진다.
[실시예 14]
본 명세서에서 사용되는 "반도체장치"라는 용어는 넓게는, 반도체로 동작하는 장치를 의미하고, 실시예 10에 따라 구성된 바와 같은 액티브 매트릭스형 전기광학장치(액정표시장치, EL 표시장치, EC 표시장치 등)와 그러한 전기광학장치를 구비한 응용 제품도 포함한다.
본 실시예는 그러한 응용 제품의 예에 관한 것이다. 본 발명을 이용하는 반도체장치의 예로서는, TV 카메라, 헤드 장착형 디스플레이, 차량용 네비게이션 장치, 프로젝션 디스플레이(전방형 및 후방형), 비디오 카메라 및 퍼스널 컴퓨터를 들 수 있다. 이들 장치를 도 14A∼도 14F에 의거하여 간단히 설명한다.
도 14A는 본체(2001), 카메라부(2002), 화상 수신부(2003), 조작 스위치(2004) 및 표시장치(2005)로 구성되는 휴대형 컴퓨터를 나타낸다. 본 발명은 이 컴퓨터에 구비된 표시장치(2005) 및 집적회로 등에 응용된다.
도 14B는 본체(2101), 표시장치(2102) 및 밴드부(2103)로 구성되는 헤드 장착형 디스플레이를 나타낸다. 크기가 비교적 작은 2개의 표시장치(2102)가 사용된다. 본 발명은 이 장치에 구비된 표시장치(2102) 및 집적회로 등에 응용된다.
도 14C는 본체(2201), 표시장치(2202), 조작 스위치(2203) 및 안테나(2204)로 구성되는 차량용 네비게이션 장치를 나타낸다. 본 발명은 이 장치에 구비된 표시장치(2202) 및 집적회로 등에 응용된다. 표시장치(2202)는 모니터로서 사용된다. 표시장치(2202)가 주로 지도의 표시를 위해 사용되기 때문에, 해상도의 허용범위는 비교적 넓다.
도 14D는 본체(2301), 음성 출력부(2302), 음성 입력부(2303), 표시장치(2304), 조작 스위치(2305) 및 안테나(2306)로 구성되는 휴대 전화를 나타낸다. 본 발명은 이 장치에 구비된 표시장치(2304) 및 집적회로 등에 응용된다.
도 14E는 본체(2401), 표시장치(2402), 음성 입력부(2403), 조작 스위치(2404), 배터리(2405) 및 화상 수신부(2406)로 구성되는 비디오 카메라를 나타낸다. 본 발명은 이 카메라에 구비된 표시장치(2402) 및 집적회로 등에 응용된다.
도 14F는 본체(2501), 광원(2502), 반사형 표시장치(2503), 광학계(비임 스플리터, 편광기 등을 포함)(2504) 및 스크린(2505)으로 구성되는 전방형 프로젝션 디스플레이를 나타낸다. 스크린(2505)은 회의 등에서 프레젠테이션에 사용되는 큰것이기 때문에, 표시장치(2503)는 높은 해상도를 가질 필요가 있다.
상기 전기광학장치들 외에도, 본 발명은 후방형 프로젝션 디스플레이와 휴대형 정보 단말장치에도 응용될 수 있다. 이와 같이, 본 발명의 응용범위는 매우 넓으므로, 본 발명은 모든 분야의 표시매체에 응용될 수 있다.
본 발명의 효과로서, 실질적으로 단결정으로 간주될 수 있는 모노도메인 영역이 절연 표면을 가진 기판 상에 형성될 수 있다. 즉, 단결정에 필적하는 결정성을 가지는 결정성 규소막을 사용하여 박막트랜지스터와 같은 반도체장치의 활성층이 형성될 수 있다.
그 결과, 공지의 단결정 웨이퍼를 사용하는 집적회로에 필적하는 성능을 갖는 반도체회로가 실현될 수 있다.
도 1A∼도 1C는 모노도메인 영역이 형성되는 방법을 나타내는 도면.
도 2A∼도 2F는 본 발명의 실시예 1에 따른 모노도메인 영역을 가진 반도체 박막의 형성공정을 나타내는 도면.
도 3A∼도 3E는 본 발명의 실시예 3에 따른 반도체장치 제작공정을 나타내는 도면.
도 4는 모노도메인 영역에 형성된 활성층을 나타내는 도면.
도 5A∼도 5E, 도 6A∼도 6D, 도 7A∼도 7B는 본 발명의 실시예 4에 따른 반도체장치 제작공정을 나타내는 도면.
도 8A∼도 8D는 본 발명의 실시예 6에 따른 반도체장치 제작공정을 나타내는 도면.
도 9A 및 도 9B는 본 발명의 실시예 7에 따른 DRAM의 구성을 나타내는 도면.
도 10A 및 도 10B는 본 발명의 실시예 8에 따른 SRAM의 구성을 나타내는 도면.
도 11은 SOI 구조의 문제점을 나타내는 도면.
도 12는 인조 석영 타겟의 성분표를 나타내는 도면.
도 13A∼도 13D는 본 발명의 실시예 13에 따른 반도체장치 제작공정을 나타내는 도면.
도 14A∼도 14F는 응용 제품의 예들을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
101: 금속원소 도입 영역 102: 횡방향 성장 영역
103: 결정 입계 104: 접합부
201: 기판 202: 산화규소막
203: 비정질 규소막 204: 산화규소막
205: 노출된 영역 206: 액체 막
207: 결정성 규소막

Claims (18)

  1. 절연막 상에 형성된 반도체 박막으로서,
    상기 반도체 박막이, 레이저광 또는 그와 동등한 에너지를 가지는 강광의 조사에 의해 결정성이 개선되고 결정 입계가 실질적으로 존재하지 않는 모노도메인 영역을 포함하고, 그 모노도메인 영역은 상기 기판에 대략 평행하게 연장하는 다수의 주상 또는 침상 결정들이 집합하여 형성되어 있고,
    상기 절연막이 그의 상면에 높이가 30 Å 이하인 요철을 가지는 것을 특징으로 하는 반도체 박막.
  2. 상면에 높이가 30 Å 이하이고 폭이 100 Å 이상인 요철을 가지는 절연막 상에 감압 열 CVD법에 의해 비정질 규소막을 형성하는 공정;
    상기 비정질 규소막 상에 산화규소막을 선택적으로 형성하는 공정;
    규소의 결정화를 촉진시키는 금속원소를 상기 비정질 규소막에 보유시키는 공정;
    상기 비정질 규소막의 적어도 일부를 결정성 규소막으로 전환시키기 위해 가열처리를 행하는 공정;
    상기 산화규소막을 제거하는 공정; 및
    상기 비정질 규소막과 상기 결정성 규소막 중 어느 하나 또는 모두에 레이저 광 또는 그와 동등한 에너지를 가지는 강광을 조사하여, 상기 결정성 규소막을 모노도메인 영역으로 전환시키는 공정을 포함하는 반도체 박막 형성공정에 의해 형성되는 것을 특징으로 하는 반도체 박막.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 모노도메인 영역이 150∼450 Å의 두께를 가지는 것을 특징으로 하는 반도체 박막.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 모노도메인 영역의 주변부가 상기 레이저광 또는 강광의 조사에 의해 돌출되어 있는 것을 특징으로 하는 반도체 박막.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 모노도메인 영역의 주변부가 그 모노도메인 영역의 다른 부분보다 두꺼운 것을 특징으로 하는 반도체 박막.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 모노도메인 영역을 가지는 상기 반도체 박막이 수소를 1×1015∼1×1021 원자/cm3의 농도로 함유하는 것을 특징으로 하는 반도체 박막.
  7. 기판 위의 절연막과,
    그 절연막 상에 활성층이 형성된 반도체 박막을 포함하는 반도체장치로서,
    상기 반도체 박막이 레이저광 또는 그와 동등한 에너지를 가지는 강광의 조사에 의해 결정성이 개선된 모노도메인 영역을 가지며, 그 모노도메인 영역은 상기 기판에 대략 평행하게 연장하는 다수의 주상 또는 침상 결정들이 집합하여 형성되어 있고,
    상기 활성층이 상기 모노도메인 영역만으로 구성되고,
    상기 절연막은 그의 상면에 폭이 100 Å 이상인 요철을 가지는 것을 특징으로 하는 반도체장치.
  8. 제 7 항에 있어서, 상기 활성층에는 결정 입계가 실질적으로 존재하지 않는 것을 특징으로 하는 반도체장치.
  9. 기판 위의 절연막과,
    그 절연막 상에 활성층이 형성된 반도체 박막을 포함하는 반도체장치로서,
    상기 반도체 박막이 레이저광 또는 그와 동등한 에너지를 가지는 강광의 조사에 의해 결정성이 개선된 모노도메인 영역을 가지며, 그 모노도메인 영역은 상기 기판에 대략 평행하게 연장하는 다수의 주상 또는 침상 결정들이 집합하여 형성되어 있고,
    상기 활성층이 상기 모노도메인 영역만으로 구성되고, 결정 입계를 실질적으로 가지지 않으며,
    상기 절연막은 그의 상면에 높이가 30 Å 이하이고 폭이 100 Å 이상인 요철을 가지는 것을 특징으로 하는 반도체장치.
  10. 상면에 높이가 30 Å 이하이고 폭이 100 Å 이상인 요철을 가지는 절연막 상에 감압 열 CVD법에 의해 비정질 규소막을 형성하는 공정;
    상기 비정질 규소막 상에 산화규소막을 선택적으로 형성하는 공정;
    규소의 결정화를 촉진시키는 금속원소를 상기 비정질 규소막에 보유시키는 공정;
    상기 비정질 규소막의 적어도 일부를 결정성 규소막으로 전환시키기 위해 가열처리를 행하는 공정;
    상기 산화규소막을 제거하는 공정; 및
    상기 비정질 규소막과 상기 결정성 규소막 중 어느 하나 또는 모두에 레이저광 또는 그와 동등한 에너지를 가지는 강광을 조사하여 상기 결정성 규소막을 모노도메인 영역으로 전환시키는 공정을 포함하는 반도체장치 제조공정에 의해 제조되고;
    반도체장치가 상기 모노도메인 영역만으로 구성된 활성층을 가지는 것을 특징으로 하는 반도체장치.
  11. 제 7 항, 제 9 항, 제 10 항 중 어느 한 항에 있어서, 상기 활성층이 150∼450 Å의 두께를 가지는 것을 특징으로 하는 반도체장치.
  12. 제 7 항, 제 9 항, 제 10 항 중 어느 한 항에 있어서, 상기 활성층이 수소를 1×1015∼1×1021 원자/cm3의 농도로 함유하는 것을 특징으로 하는 반도체장치.
  13. 제 1 항 또는 제 2 항의 반도체 박막을 포함하는 반도체장치로서, 그 반도체장치가, TV 카메라, 헤드 장착형 디스플레이, 자동차 네비게이션 장치, 프로젝션 디스플레이, 비디오 카메라, 퍼스널 컴퓨터로 이루어진 군으로부터 선택된 응용 제품인 것을 특징으로 하는 반도체장치.
  14. 제 7 항, 제 9 항, 제 10 항 중 어느 한 항의 반도체장치로서, 그 반도체장치가, TV 카메라, 헤드 장착형 디스플레이, 자동차 네비게이션 장치, 프로젝션 디스플레이, 비디오 카메라, 퍼스널 컴퓨터로 이루어진 군으로부터 선택된 응용 제품인 것을 특징으로 하는 반도체장치.
  15. 제 1 항에 있어서, 상기 반도체 박막이 상기 절연막에 인접하여 있는 MOS-FET를 더 포함하는 것을 특징으로 하는 반도체 박막.
  16. 제 1 항에 있어서, 상기 반도체 박막이 상기 절연막에 인접하여 있는 IC를 더 포함하는 것을 특징으로 하는 반도체 박막.
  17. 제 2 항에 있어서, 상기 반도체 박막 형성공정이 상기 절연막에 인접하여 있는 MOS-FET를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 박막.
  18. 제 10 항에 있어서, 상기 반도체장치 제조공정이 상기 절연막에 인접하여 있는 MOS-FET를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치.
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