JP4059104B2 - 相補型薄膜トランジスタ回路、ｃｍｏｓインバータ回路、電気光学装置、電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）で構成する相補型薄膜トランジスタ回路（以下、ＣＭＯＳ回路と称する。）に関する。特に半導体膜にレーザ照射を行うことにより作製した略単結晶半導体膜を用いた薄膜トランジスタで構成する相補型薄膜トランジスタ回路に関する。また、これを用いた電気光学装置、及び電子機器に関する。
【０００２】
【従来の技術】
薄膜トランジスタを汎用ガラス基板に低温で製造する方法として下記非特許文献１及び非特許文献２の欄に示した文献には、基板上の絶縁膜に孔をあけて、この絶縁膜上及び孔内に非晶質シリコン膜を形成した後、この非晶質シリコン膜にレーザ光を照射して、前記孔の底部内の非晶質シリコンを非溶融状態に保持しながらその他の部分の非晶質シリコン膜を溶融状態にすることにより、非溶融状態に保持された非晶質シリコンを結晶核とした結晶成長を生じさせて、非晶質シリコン膜の面内における前記孔を中心とした領域を略単結晶シリコン膜とする方法が開示されている。
【０００３】
このような略単結晶半導体膜は、略単結晶半導体膜には結晶粒界がない、もしくは少ないため、多結晶半導体膜と比較して電子や正孔といったキャリアが流れる際の障壁が大きく低減されている。
【０００４】
そして、この略単結晶半導体膜を半導体薄膜に用いて半導体装置を構成することにより、オフ電流や移動度に優れ、高速動作に対応可能な薄膜トランジスタを容易に実現可能である。
【０００５】
【非特許文献１】
「Single Crystal Thin Film Transistors」(IBM TECHNICAL DISCLOSURE BULLETIN Aug.1993 pp257-258)
【非特許文献２】
「Advanced Excimer-Laser Crystallization Techniques of Si Thin-Film For Location Control of Large Grain on Glass」(R. Ishihara等proc. SPIE 2001, vol.4295, p14〜23.)
【０００６】
【発明が解決しようとする課題】
ところで、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとによりＣＭＯＳ回路を構成する場合、ＮＭＯＳトランジスタのチャネル領域が形成された半導体膜の面方位とＰＭＯＳトランジスタのチャネル領域が形成された半導体膜の面方位とが異なると、該面方位の違いに起因してＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間で特性にばらつきが発生してしまう。この特性のばらつきは、動作状態の不安定を招き、ＣＭＯＳ回路の誤動作の原因となる。これは、上述した製造方法により形成された良質な略単結晶薄膜を用いてＣＭＯＳ回路を作製する場合においても同様である。
【０００７】
したがって、本発明は上述した従来の実情に鑑みて創案されたものであり、第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとの特性のばらつきが防止され、安定して動作する信頼性の高い相補型薄膜トランジスタ回路を提供することを目的とする。また、これを用いた信頼性の高い電気光学装置、及び電子機器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
以上のような目的を達成する本発明に係る相補型薄膜トランジスタ回路は、基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された単結晶粒を用いて形成された第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとを備え、一つの前記単結晶粒をパターニングすることにより、前記単結晶粒の起点部がコの字の中央空白部に含まれるコの字型の半導体膜が形成され、前記第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタは、前記コの字型の半導体膜に、ドレイン電流の向きを揃えて形成されるとともに、前記第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのチャネル領域は面方位を揃えて構成され、前記コの字型の半導体膜の一対の突出部の一方に前記第１導電型の薄膜トランジスタのソース領域及びチャネル領域が、また他方に第２導電型の薄膜トランジスタのソース領域及びチャネル領域がそれぞれ形成され、前記一対の突出部を連結する連結部に前記第１導電型及び第２導電型の薄膜トランジスタのドレイン領域が形成されていることを特徴とする。
【０００９】
以上のように構成された本発明に係る相補型薄膜トランジスタ回路は、相補型薄膜トランジスタ回路を構成する第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのチャネル領域の面方位を揃えて構成されている。これにより、面方位による特性への影響は第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタの双方に同様に及ぶこととなり、面方位に起因した影響が一方のトランジスタのみに偏重的に及ぶことがない。すなわち、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタとの特性の違いを、移動度などの物理的に予想可能な要件のみとすることが可能である。
【００１０】
その結果、この相補型薄膜トランジスタ回路では、該相補型薄膜トランジスタ回路を構成する第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタにおけるチャネル領域の面方位に起因した特性のばらつきの発生を防止することができる。したがって、本発明に係る相補型薄膜トランジスタ回路によれば、チャネル領域の面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高い相補型薄膜トランジスタ回路を実現できる。
【００１１】
以上のように構成された本発明に係る相補型薄膜トランジスタ回路においては、第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのチャネル領域が、１つの単結晶粒内に形成されていることが好ましい。これにより、１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのチャネル領域の面方位を確実に揃えることができる。
【００１２】
また、以上のように構成された本発明に係る相補型薄膜トランジスタ回路においては、第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのチャネル領域を挟んで両側に低濃度不純物領域からなる電界緩和領域を有し、該電界緩和領域とチャネル領域とが同一単結晶内に形成されていることが好ましい。これにより、ホットエレクトロン効果を抑えることできる、信頼性の高い相補型薄膜トランジスタ回路を構成することができる。
【００１３】
また、以上のように構成された本発明に係る相補型薄膜トランジスタ回路においては、チャネル領域は単結晶粒における起点部を含まない領域に形成されていることが好ましい。起点部を含む領域においては、結晶欠陥など結晶の乱れを生じやすく、移動度の低下など電気的特性のばらつきや低下をもたらすことになる。特に、起点部を含む領域に、薄膜トランジスタの特性に最も大きな影響を及ぼすチャネル領域を形成すると良好な特性を得ることができない。
【００１４】
したがって、起点部を含まない領域にチャネル領域を形成することにより、移動特性のばらつきや低下が生じることがなく、移動度等の特性が良好な相補型薄膜トランジスタ回路を構成することができる。
【００１５】
そして、起点部を含まない領域にチャネル領域を形成するためには、第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタを、単結晶粒をコの字型にパターニングした半導体膜、または単結晶粒をロの字型にパターニングした半導体膜に形成することが好ましい。また、単結晶粒をコの字型にパターニングした場合には、前記単結晶粒の起点部がコの字の中央空白部に含まれ、さらに前記コの字型の半導体膜の一対の突出部の一方に前記第１導電型の薄膜トランジスタのソース領域及びチャネル領域を、また他方に第２導電型の薄膜トランジスタのソース領域及びチャネル領域をそれぞれ形成し、前記突出部を連結する連結部にドレイン領域を形成することが好ましい。さらに、単結晶粒をロの字型にパターニングした場合には、前記単結晶粒の起点部がロの字の中央空白部に含まれ、さらに前記ロの字型の半導体膜の互いに対向する一片に第１導電型の導電型薄膜トランジスタのチャネル領域を、他の一片に第２導電型の導電型薄膜トランジスタのチャネル領域を各々形成し、これら第１導電型及び第２導電型薄膜トランジスタのチャネル領域が形成されていないロの字の辺に第１導電型及び第２導電型の薄膜トランジスタのソース領域及びドレイン領域を形成することが好ましい。このような形状にパターニングした半導体膜に第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタを形成することにより、起点部を避けて薄膜トランジスタを形成することができる。すなわち、起点部を含まない領域にチャネル領域を形成することができる。
【００１６】
ここで、前記単結晶粒は、非晶質または多晶質の半導体膜に熱処理を施して形成されたものであることが好ましい。このようにして形成された単結晶粒は、良質な単結晶粒とされ、これを用いて薄膜トランジスタを形成することにより、良好な特性を有する相補型薄膜トランジスタ回路が実現できる。
【００１７】
また、上述した起点部は、絶縁基板に形成された凹部であることが好ましい。これにより、結晶化の起点となるべき位置を容易に且つ確実に制御して単結晶粒が形成されるため、形成位置を正確に制御可能な相補型薄膜トランジスタ回路を実現可能である。
【００１８】
そして、上述した単結晶粒は、凹部内の半導体膜に非溶融状態の部分が残り、他の部分が溶融する条件で熱処理が施されたものであることが好ましい。熱処理後の半導体膜の結晶化は、非溶融状態となっている凹部の内部、特に底部近傍から始まって周囲へ進行する。このとき、凹部の寸法を適宜設定しておくことにより、凹部の上部（開口部）には１個の結晶粒のみが到達するようになる。そして、半導体膜の溶融した部分では、凹部の上部に到達した１個の結晶粒を核として結晶化が行われるようになるので凹部を略中心とした範囲に単結晶粒を含む半導体膜を形成することが可能となる。これにより、良質な単結晶粒が得られ、この単結晶粒を用いることで良好な特性を有する薄膜トランジスタを実現することができる。
【００１９】
また、上述した熱処理はレーザ照射によって行うことが好適である。レーザを用いることにより、熱処理を効率よく且つ確実に行うことが可能であり、効率よく且つ確実に単結晶粒が形成される。ここで用いるレーザとしては、エキシマレーザ、固体レーザ、ガスレーザなど種々のものが挙げられる。
【００２０】
上述した単結晶粒は、非晶質または多晶質のシリコン膜に熱処理を施して形成されたシリコン単結晶粒であることが好ましい。これにより、良質なシリコン単結晶粒を用いて薄膜トランジスタを形成することができ、良好な特性を有する相補型薄膜トランジスタ回路が実現できる。
【００２１】
また、上述した相補型薄膜トランジスタ回路は、例えば液晶表示装置や有機エレクトロルミネッセンス（ＥＬ）表示装置の表示画素の駆動素子として好適である。これにより、
表示品質に優れた電気光学装置を構成することが可能となる。そして、上述した相補型薄膜トランジスタ回路を用いて、例えばこの電気光学装置を用いて電子機器を構成することにより、品質の良い電子機器を構成することが可能になる。
また、本発明に係るＣＭＯＳインバータ回路は、基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された単結晶粒の一つに形成された第１の第１導電型の薄膜トランジスタと第１の第２導電型の薄膜トランジスタとを備え、前記第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタは、前記単結晶粒の起点部がコの字の中央空白部に含まれるコの字型にパターニングした半導体膜に形成され、前記第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタは、ドレイン電流の向きを揃えて形成されるとともに、第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのチャネル領域が同一面方位を有する前記１つの単結晶粒内に形成され、前記コの字型の半導体膜の一対の突出部の一方に前記第１導電型の薄膜トランジスタのソース領域及びチャネル領域が、また他方に第２導電型の薄膜トランジスタのソース領域及びチャネル領域がそれぞれ形成され、前記突出部を連結する連結部にドレイン領域が形成されている相補型薄膜トランジスタ回路と、前記相補型薄膜トランジスタ回路が形成された単結晶粒に隣接する一つの単結晶粒に、パターニングにより前記単結晶粒の起点部がコの字の中央空白部に含まれるコの字型の半導体膜が形成され、該コの字型の半導体膜の一対の突出部の一方に前記第２の第１導電型の薄膜トランジスタのソース領域及びチャネル領域が、また他方に第２の第２導電型の薄膜トランジスタのソース領域及びチャネル領域がそれぞれ形成され、前記突出部を連結する連結部にドレイン領域が形成された第２の第１導電型の薄膜トランジスタ及び第２の第２導電型の薄膜トランジスタからなり、前記第１の第１導電型の薄膜トランジスタと第２の第１導電型の薄膜トランジスタとが直列接続され、
前記第１の第２導電型の薄膜トランジスタと第２の第２導電型の薄膜トランジスタとが直列接続されていることを特徴とする。
【００２２】
【発明の実施の形態】
以下に添付図面を参照して、本発明の好適な実施形態を詳細に説明する。なお、本発明は、以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００２３】
＜第１の実施の形態＞
図１、図２及び図３は、本発明に係るＣＭＯＳ回路を用いて構成したＮＯＴ回路であるＣＭＯＳインバータ（以下、単にインバータと称する。）を示す図であり、図１は平面図、図２は図１に示すＡ−Ａ′方向の断面図、図３は図１に示すＢ−Ｂ′方向の断面図である。また、図４にこのＣＭＯＳ回路の回路図を示す。なお、図１においては、主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、図１では、チャネル領域２６等の形状をわかりやすくするために、ゲート電極２２を１点鎖線により示すとともに、下側に存在するチャネル領域２６等を透過させて示している。
【００２４】
本実施の形態に係るインバータは、図２及び図３に示すように、ガラス基板１０上に第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとの２つのタイプの薄膜トランジスタが形成されて構成されている。以下、その構成について詳細に説明する。
【００２５】
図２及び図３に示すように、ガラス基板１０上に絶縁膜１２が形成されている。そして、図１に示すようにトランジスタ領域となる半導体膜、すなわち略単結晶シリコン膜をコの字型にパターニングされたシリコン膜１６が絶縁膜１２上に形成されている。図１に示すように、絶縁膜１２においてコの字型に形成されたシリコン膜１６に囲われた領域の略中央部には、厚み方向に、略単結晶シリコン膜の結晶化の際の起点となされた複数の起点部５２が凹状に形成されている。以降の説明では、この起点部（凹部）を「グレイン・フィルタ」と称することとする。グレイン・フィルタ５２はシリコン膜１６により埋め込まれている。ここで、シリコン膜１６は、後述するようにグレイン・フィルタ５２を中心に形成された複数の単結晶粒、具体的には略正方形に形成された隣接する単結晶粒のうち単結晶粒１６１が用いられている。
【００２６】
そして、この単結晶粒１６１内に２つのタイプの薄膜トランジスタ、すなわちＮ型のＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称する。）とＰ型のＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称する。）とが一つずつ形成され、これらの薄膜トランジスタによりＣＭＯＳ回路が構成されている。
【００２７】
ＮＭＯＳトランジスタは、図１に示すように、グレイン・フィルタ５２を含む領域を避けてコの字型にパターニングされたシリコン膜１６のうち突出部１６ａを含む略長方形の領域を用いて形成されている。この略長方形の領域のうち、突出部１６ａの先端側の領域が高濃度のソース領域２１とされ、その反対側の領域が高濃度のドレイン領域２３とされている。そして、該ソース領域２１とドレイン領域２３とに挟まれた領域がチャネル領域２６とされている。
【００２８】
また、図２に示すようにチャネル領域２６を挟んで両側には低濃度不純物領域からなる電界緩和領域３６、３７が形成されており、ＬＤＤ（Lightly Doped Drain）構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域３６、３７を設けたＬＤＤ構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
【００２９】
また、チャネル領域２６の上部には、酸化シリコン膜２０を介して、後述するＰＭＯＳトランジスタのゲート電極２２２とともにゲート電極２２を構成するゲート電極２２１が略長方形の長辺に略垂直な方向に形成され、さらに酸化シリコン膜２８が形成されている。
【００３０】
そして、ソース領域２１の上部には、酸化シリコン膜２０及び酸化シリコン膜２８を介してソース電極３０が形成されており、該ソース電極３０は、コンタクトホールＣ１を介してソース領域２１と接続されている。
【００３１】
また、ドレイン領域２３の上部には、酸化シリコン膜２０及び酸化シリコン膜２８を介して出力用のドレイン電極３１１が形成されている。ここで、出力用のドレイン電極３１１は、ＰＭＯＳトランジスタの出力用のドレイン電極３１２とともに共通ドレイン電極３１を構成する。そして、ドレイン電極３１１は、コンタクトホールＣ２を介してドレイン領域２３に接続されている。
【００３２】
一方、ＰＭＯＳトランジスタは、図３に示すように、コの字型にパターニングされたシリコン膜１６のうち突出部１６ｂを含む略長方形の領域を用いて形成されている。この略長方形の領域のうち、突出部１６ｂの先端側の領域が高濃度のソース領域２５され、その反対側の領域が高濃度のドレイン領域２４とされている。そして、該ソース領域２５とドレイン領域２４とに挟まれた領域がチャネル領域２７とされている。
【００３３】
また、図３に示すようにチャネル領域２７を挟んで両側には、低濃度不純物領域からなる電界緩和領域３８、３９が形成されており、ＬＤＤ構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域３８、３９を設けたＬＤＤ構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
【００３４】
また、チャネル領域２７の上部には、酸化シリコン膜２０を介して、ＮＭＯＳトランジスタのゲート電極２２１とともに電極２２を構成するゲート電極２２２が略長方形の長辺に略垂直な方向に形成され、さらに酸化シリコン膜２８が形成されている。
【００３５】
そして、ソース領域２５の上部には、酸化シリコン膜２０及び酸化シリコン膜２８を介してソース電極３２が形成されており、該ソース電極３２は、コンタクトホールＣ４を介してソース領域２５と接続されている。
【００３６】
また、ドレイン領域２４の上部には、酸化シリコン膜２０及び酸化シリコン膜２８を介して出力用のドレイン電極３１２が形成されている。ここで、出力用のドレイン電極３１２は、ＮＭＯＳトランジスタのドレイン電極３１１とともに共通ドレイン電極３１を構成する。そして、ドレイン電極３１２は、コンタクトホールＣ３を介してドレイン領域２４に接続されている。
【００３７】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとをそれぞれ異なる面方位を有する領域、具体的には異なる面方位を有する結晶粒に形成してＣＭＯＳ回路を構成した場合には、形成領域の面方位の違いに起因してこの２つの薄膜トランジスタの動作状態、すなわち特性にばらつきが生じてしまう。この特性のばらつきは、誤動作の原因となる虞もあり、回路動作の信頼性に影響する虞もある。
【００３８】
そこで、本実施の形態のインバータでは、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方を一つの単結晶粒内の領域に形成する。より具体的に述べると、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにおいて、薄膜トランジスタの特性に最も大きな影響を及ぼすチャネル領域を一つの単結晶粒内に形成する。そして、両方の薄膜トランジスタにおけるドレイン電流の流れる向きを揃えて構成する。また、ＬＤＤ構造を有する場合には、電界緩和領域も一つの単結晶粒内の領域に形成する。
【００３９】
このような構成とすることにより、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのチャネル領域及び電界緩和領域の面方位を揃えることができる。これにより、面方位による特性への影響はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの双方に同様に及ぶため、面方位に起因した影響が一方のトランジスタのみに偏重的に及ぶことがない。すなわち、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタとの特性の違いを、移動度などの物理的に予想可能な要件のみとすることが可能である。
【００４０】
その結果、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタにおけるチャネル領域及び電界緩和領域の面方位に起因した特性のばらつきの発生を防止することができるという効果が得られる。したがって、このインバータによれば、チャネル領域及び電界緩和領域の面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高いインバータを実現できる。
【００４１】
また、このインバータにおいては、グレイン・フィルタ５２を含む領域を避けてそれぞれの薄膜トランジスタを形成している。
【００４２】
通常、グレイン・フィルタ５２を含む領域においては、結晶欠陥など結晶の乱れを生じやすく、移動度の低下など電気的特性のばらつきや低下をもたらすことになる。特に薄膜トランジスタの特性に最も大きな影響を及ぼすチャネル領域をグレイン・フィルタ５２を含む領域に形成すると良好な特性を得ることができない。
【００４３】
しかしながら、このインバータでは、グレイン・フィルタ５２を避けて薄膜トランジスタを、具体的にはチャネル領域２６、２７を形成しているため、グレイン・フィルタ５２の影響により移動特性のばらつきや低下が生じることがなく、移動度等の特性が良好なＣＭＯＳ回路を実現することができる。
【００４４】
なお、本実施の形態では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの構成要素を全て単結晶粒１６１内に形成してＣＭＯＳ回路を構成しているが、ソース領域及びドレイン領域など、前述のチャネル領域及び電界緩和領域以外の要素は、隣接する単結晶粒内に延在する構成とすることも可能である。すなわち、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタをそれぞれ複数の単結晶粒を用いて形成することもできる。このような構成とした場合においても、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのチャネル領域はチャネル領域及び電界緩和領域は一つの単結晶粒内に形成され、面方位が揃えられているため、上述した本発明の効果を得ることができる。
【００４５】
なお、本実施の形態においては、ドレイン電極３１の面積を大きく取り、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン領域２３、２４からそれぞれコンタクトを取って共通電極に出力を取り出す形態について説明したが、出力用のコンタクト自体を共通とすることもできる。すなわち、出力用のコンタクト、ドレイン電極を、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタとで共通にして、例えば隣接する単結晶粒１６１、１６２の結晶粒界５４上に形成することができる。ここで、結晶粒界上は、半導体膜が他の領域よりも盛り上がって形成されるため、電極となる金属とのコンタクトを取りやすいというメリットがある。
【００４６】
このようなインバータは、以下のようにして作製することができる。インバータの作製には、薄膜トランジスタの活性化領域として用いるためのシリコン膜をガラス基板上に形成する工程と、形成したシリコン膜を用いて薄膜トランジスタを形成する工程とを含んでいる。以下、それぞれの工程について詳細に説明する。
【００４７】
図５及び図６は、シリコン膜を形成する工程について説明する図である。図５は、シリコン膜が形成されるガラス基板１０の部分的な平面図を示している。また、図６は、図５に示すＣ−Ｃ′方向の断面に対応している。
【００４８】
図５及び図６（ａ）に示すように、ガラス基板（絶縁基板）１０上に、絶縁膜としての酸化シリコン膜１２を形成する。この酸化シリコン膜１２は、例えばプラズマ化学気相堆積法（ＰＥＣＶＤ法）、低圧化学気相堆積法（ＬＰＣＶＤ法）、スパッタリング法などの各種成膜法によって形成することができる。
【００４９】
次に、酸化シリコン膜１２に、半導体膜の結晶化の際の起点となる複数の起点部５２、すなわちグレイン・フィルタ５２を、規則的に配列されるように配置間隔を適宜設定して形成する。このグレイン・フィルタ５２は、１つの結晶核のみを優先的に成長させる役割を担うためのものであり、凹状に形成される。本実施の形態におけるグレイン・フィルタ５２は、例えば、直径１００ｎｍ程度、高さ７５０ｎｍ程度の円筒状に形成することが好適である。なお、グレイン・フィルタ５２は、円筒状以外の形状、例えば角柱状などとしても良い。
【００５０】
グレイン・フィルタ５２は、例えば次のようにして形成することができる。まず、グレイン・フィルタ５２の配置のマスクを用いて酸化シリコン膜１２にフォトレジスト膜を塗布する。そして、このフォトレジスト膜を露光、現像して、グレイン・フィルタ５２の形成位置を露出させる開口部を有するフォトレジスト膜（図示せず）を酸化シリコン膜１２上に形成する。
【００５１】
次に、このフォトレジスト膜をエッチングマスクとして用いて反応性イオンエッチングを行い、グレイン・フィルタ５２の形成位置を選択的にエッチングする。この後、酸化シリコン膜１２上のフォトレジスト膜を除去することによってグレイン・フィルタ５２を形成することができる。
【００５２】
また、より小径のグレイン・フィルタ５２を形成する場合には、凹部を形成した後、該凹部（穴部）の側壁にＰＥＣＶＤ法などによって酸化膜を径方向に成長させることにより穴径を狭めることで、より小径のグレイン・フィルタ５２を形成することが可能である。
【００５３】
次に、図６（ｂ）に示すように、ＬＰＣＶＤ法などの成膜法によって酸化シリコン膜１２上及びグレイン・フィルタ５２内に半導体膜を形成する。本実施の形態では、該半導体膜として非晶質のシリコン膜１４を形成する。この非晶質のシリコン膜１４は、５０〜５００ｎｍ程度の膜厚に形成することが好適である。なお、非晶質のシリコン膜１４に代えて多晶質のシリコン膜を形成しても良い。
【００５４】
次に、図６（ｃ）に示すように、非晶質のシリコン膜１４に対して、レーザ照射による熱処理を行い、各グレイン・フィルタ５２のそれぞれを略中心とする複数の単結晶粒を形成する。このレーザ照射は、例えば波長３０８ｎｍ、パルス幅２０〜３０ｎｓのＸｅＣｌパルスエキシマレーザを用いて、エネルギー密度が０．４〜１．５Ｊ／ｃｍ2となるように行うことが好適である。このような条件でレーザ照射を行うことにより、照射したレーザは、そのほとんどがシリコン膜１４の表面付近で吸収される。これは、ＸｅＣｌパルスエキシマレーザの波長（３０８ｎｍ）における非晶質シリコンの吸収係数が０．１３９ｎｍ-1と比較的に大きいためである。
【００５５】
また、シリコン膜１４に対するレーザ照射は、用いるレーザ照射用の装置の能力（照射可能面積）に応じて、照射方法を適宜選択することが可能である。例えば、照射可能面積が小さい場合であれば、各グレイン・フィルタ５２とその近傍を選択的に照射する方法が考えられる。また、照射可能面積が比較的に大きい場合には、いくつかのグレイン・フィルタ５２を含む範囲を順次選択してそれらの範囲に対するレーザ照射を複数回繰り返す方法などが考えられる。さらに、装置能力が非常に高い場合には、１回のレーザ照射によって全てのグレイン・フィルタ５２を含む範囲に対するレーザ照射を行っても良い。
【００５６】
上述したレーザ照射の条件を適宜選択することにより、シリコン膜１４を、グレイン・フィルタ５２内の底部には非溶融状態の部分が残り、それ以外の部分については略完全溶融状態となるようにする。これにより、レーザ照射後のシリコンの結晶成長は、グレイン・フィルタ５２の底部近傍の非溶融状態の部分で先に始まり、シリコン膜１４の表面付近、すなわち略完全溶融状態の部分へ進行する。
【００５７】
グレイン・フィルタ５２の底部では、いくつかの結晶粒が発生する。このとき、グレイン・フィルタ５２の断面寸法（本実施の形態においては、円の直径）を１個の結晶粒と同程度か少し小さい程度にしておくことにより、グレイン・フィルタ５２の上部（開口部）には、１個の結晶粒のみが到達するようになる。これにより、シリコン膜１４の略完全溶融状態の部分では、グレイン・フィルタ５２の上部に到達した１個の結晶粒を核として結晶成長が進行するようになり、図６（ｄ）に示すように、グレイン・フィルタ５２を中心とした大粒径の結晶粒、すなわち、略単結晶粒からなるシリコン膜１６ａを規則的に配列してなるシリコン膜１６が形成される。
【００５８】
図７は、ガラス基板１０上に形成されるシリコン膜１６を示す平面図である。同図に示すように、各シリコン膜１６ａは、各グレイン・フィルタ５２を略中心として範囲に形成される。各シリコン膜１６ａの周辺部が当接する位置には、結晶粒界５４が生じる。このような、シリコン膜１６ａを規則的に配列してなるシリコン膜１６を用いて薄膜トランジスタを形成して図１〜図４に示したＣＭＯＳ回路を構成する。
【００５９】
次に、シリコン膜１６を用いて薄膜トランジスタを形成する工程（素子形成工程）について説明する。
【００６０】
図８〜図１３は、上述したシリコン膜１６を用いてＣＭＯＳトランジスタを形成する工程を説明する図である。なお、図８は、図１におけるＡ−Ａ′方向の断面図であり、ＮＭＯＳトランジスタの構成を示す縦断面図である。また、図９は、図１におけるＢ−Ｂ′方向の断面図であり、ＰＭＯＳトランジスタの構成を示す縦断面図である。
【００６１】
まず、上述したシリコン膜１６において一つのシリコン膜１６ａであるシリコンの単結晶粒１６１のみを選択し、この単結晶粒１６１内にコの字型のシリコン膜が残るようにパターニングし、ＣＭＯＳトランジスタの形成に不要となる部分を除去してトランジスタ領域を成形する。
【００６２】
ここで、コの字型のシリコン膜、すなわちトランジスタ領域において、グレイン・フィルタ５２を挟んで略半分の領域の一方（図１においては、下側半分の領域）がＮＭＯＳトランジスタ用のトランジスタ領域となる。また、コの字型のトランジスタ領域において、グレイン・フィルタ５２を挟んで略半分の領域の他方（図１においては、上側半分の領域）がＰＭＯＳトランジスタ用のトランジスタ領域となる。
【００６３】
次に、酸化シリコン膜１２及びパターニングしたシリコン膜１６の上面に電子サイクロトロン共鳴ＰＥＣＶＤ法（ＥＣＲ−ＰＥＣＶＤ法）またはＰＥＣＶＤ法等の成膜方法によって酸化シリコン膜２０を形成する。この酸化シリコン膜２０は、薄膜トランジスタのゲート絶縁膜として機能する。
【００６４】
次に、スパッタリング法などの成膜方法によってタンタル、アルミニウム等の金属薄膜を形成した後にパターニングを行うことによって図８及び図１０に示すようにＮＭＯＳトランジスタ用のトランジスタ領域とＰＭＯＳトランジスタ用のトランジスタ領域とにまたがるゲート電極２２１、２２２（２２）を形成する。ここで、ゲート電極２２１、２２２（２２）を形成する際には、グレイン・フィルタ５２が含まれる領域に形成しても構わない。
【００６５】
次に、ＰＭＯＳトランジスタ用のトランジスタ領域全体にレジストマスク（図示せず）を形成し、Ｎ型不純物元素を低濃度にイオン注入することにより、自己整合的にＮ型のソース・ドレイン領域を形成する。
【００６６】
続いて、図９に示すようにＮＭＯＳトランジスタ用のトランジスタ領域にゲート電極２２１を広めに覆うレジストマスク４０を形成した後、Ｎ型不純物元素を高濃度にイオン注入し、ＸｅＣｌエキシマレーザを４００ｍＪ／ｃｍ2程度のエネルギー密度に調整して照射して不純物元素を活性化する。その結果、高濃度不純物領域のソース領域２１、低濃度不純物領域の電界緩和領域３６、高濃度不純物領域のドレイン領域２３及び低濃度不純物領域の電界緩和領域３７が形成される。また、不純物が導入されなかった部分はチャネル領域２６となる。このようにして、ＬＤＤ構造のＮＭＯＳトランジスタを形成することができる。
【００６７】
次に、ＰＭＯＳトランジスタ用のトランジスタ領域に形成したレジストマスクとレジストマスク４０とを除去する。そして、ＮＭＯＳトランジスタ用のトランジスタ領域全体にレジストマスク（図示せず）を形成し、Ｐ型不純物元素を低濃度にイオン注入することにより、自己整合的にＰ型のソース・ドレイン領域を形成する。
【００６８】
続いて、図１１に示すようにＰＭＯＳトランジスタ用のトランジスタ領域にゲート電極２２２を広めに覆うレジストマスク４１を形成した後、Ｐ型不純物元素を高濃度にイオン注入し、ＸｅＣｌエキシマレーザを４００ｍＪ／ｃｍ2程度のエネルギー密度に調整して照射して不純物元素を活性化する。その結果、高濃度不純物領域のソース領域２５、低濃度不純物領域の電界緩和領域３９、高濃度不純物領域のドレイン領域２４及び低濃度不純物領域の電界緩和領域３８が形成される。また、不純物が導入されなかった部分はチャネル領域２７となる。このようにして、ＬＤＤ構造のＰＭＯＳトランジスタを形成することができる。この後、ＮＭＯＳトランジスタ用のトランジスタ領域に形成したレジストマスクとレジストマスク４１とを除去する。
【００６９】
なお、前記の不純物元素の活性化は、レーザ照射の代わりに２５０℃〜４００℃程度の温度で熱処理を行うことにより行っても良い。
【００７０】
次に、図１２及び図１３に示すように酸化シリコン膜２０及びゲート電極２２の上面にＰＥＣＶＤ法などの成膜法によって５００ｎｍ程度の膜厚の酸化シリコン膜２８を形成する。次に、酸化シリコン膜２０、２８を貫通してソース領域２１、２５のそれぞれに至るコンタクトホールＣ１、Ｃ４を形成し、これらのコンタクトホールＣ１、Ｃ４内にスパッタリング法などの成膜法によりアルミニウム、タングステン等の金属を埋め込み、その後パターニングすることによってソース電極３０、３２を形成する。
【００７１】
また、ドレイン領域２３とドレイン領域２４にまたがる領域に、酸化シリコン膜２０、２８を貫通してドレイン領域２３、２４のそれぞれに接続するコンタクトホールＣ２、Ｃ３を形成する。そして、このコンタクトホールＣ２内及びＣ３内にスパッタリング法などの成膜法によりアルミニウム、タングステン等の金属を埋め込み、その後パターニングすることによってドレイン電極３１１とドレイン電極３１２からなる共通ドレイン電極３１を形成する。以上に説明した製造方法によって、本実施の形態のインバータが形成される。
【００７２】
＜第２の実施の形態＞
図１４及び図１５は、本発明に係るＣＭＯＳ回路を用いて構成したＣＭＯＳインバータの他の構成例を示す図であり、図１４は平面図、図１５は回路図である。なお、図１４においては、主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、理解の容易のため、上述した第１の実施の形態と同様の部材には上記と同じ符号を付してある。
【００７３】
本実施の形態に係るインバータは、図１４に示すように、図１に示すＣＭＯＳ回路にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが１つずつ追加されて構成されている。
【００７４】
ここで、追加されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、単結晶粒１６１に結晶粒界５４を介して隣接する単結晶粒１６２をグレイン・フィルタ５２を含む領域を避けてコの字型にパターニングしたトランジスタ領域である単結晶シリコン膜１７に形成されている。すなわち、このＣＭＯＳ回路は、単結晶粒１６１に形成されたＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１、単結晶粒１６２に形成されたＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２の４つの薄膜トランジスタにより構成されている。ここで、単結晶粒１６１は第１の面方位を有し、単結晶粒１６２は第１の面方位と異なる第２の面方位を有する。
【００７５】
なお、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１については、第１の実施の形態と同様であるため、前記の説明を参照することとし、詳細な説明を省略する。
【００７６】
コの字型の単結晶シリコン膜１７において、グレイン・フィルタ５２を挟んで略半分の略長方形の領域の一方（図１４においては、下側半分の領域）がＮＭＯＳトランジスタＮ２用のトランジスタ領域とされている。また、コの字型の単結晶シリコン膜１７において、グレイン・フィルタ５２を挟んで略半分の略長方形の領域の他方（図１４においては、上側半分の領域）がＰＭＯＳトランジスタＰ２用のトランジスタ領域とされている。
【００７７】
ＮＭＯＳトランジスタＮ２は、図１４に示すようにコの字型にパターニングされた単結晶シリコン膜１７のうち、グレイン・フィルタ５２を挟んで略半分の略長方形の領域の一方、具体的には突出部１６ｃを含む略長方形の領域に形成されている。この略長方形の領域のうち、突出部１６ｃの先端側の領域が高濃度のドレイン領域３０１とされ、その反対側の領域が高濃度のソース領域３０２とされている。そして、該ソース領域３０２とドレイン領域３０１とに挟まれた領域がチャネル領域３０５とされている。
【００７８】
また、チャネル領域３０５の上部には、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１とで共通とされたゲート電極２２が略長方形の長辺に略垂直な方向に形成されている。
【００７９】
そして、ソース領域３０２の上部にはソース電極３０８が形成されており、該ソース電極３０８は、コンタクトホール（図示せず）を介してソース領域３０２と接続されている。また、ドレイン領域３０１の上部にはドレイン電極３０７が形成されており、該ドレイン電極３０７は、コンタクトホール（図示せず）を介してドレイン領域３０１と接続されている。
【００８０】
一方、ＰＭＯＳトランジスタＰ２は、図１４に示すように、コの字型にパターニングされた単結晶シリコン膜１７のうち、グレイン・フィルタ５２を挟んで略半分の略長方形の領域の他方、具体的には突出部１６ｄを含む略長方形の領域に形成されている。この略長方形の領域のうち、突出部１６ｄの先端側の領域が高濃度のドレイン領域３０４とされ、その反対側の領域が高濃度のソース領域３０３とされている。そして、該ソース領域３０３とドレイン領域３０４とに挟まれた領域がチャネル領域３０６とされている。
【００８１】
また、チャネル領域３０６の上部には、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１とで共通とされたゲート電極２２が略長方形の長辺に略垂直な方向に形成されている。
【００８２】
そして、ソース領域３０３の上部にはソース電極３０９が形成されており、該ソース電極３０９は、コンタクトホール（図示せず）を介してソース領域３０３と接続されている。また、ドレイン領域３０４の上部にはドレイン電極３１０が形成されており、該ドレイン電極３１０は、コンタクトホール（図示せず）を介してドレイン領域３０４と接続されている。
【００８３】
そして、ＰＭＯＳトランジスタＰ２と、ＮＭＯＳトランジスタＮ２と、ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１のゲート電極２２が入力端子に接続される。また、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とのドレイン電極３１が出力端子に接続され、ＰＭＯＳトランジスタＰ１のソース電極３２が配線３１１によりＰＭＯＳトランジスタＰ２のドレイン電極３１０に接続される。そして、ＰＭＯＳトランジスタＰ２のソース電極３０９が図示しない電源電圧Ｖddに接続され、ＮＭＯＳトランジスタＮ１のソース電極３０が配線３１２によりＮＭＯＳトランジスタＮ２のドレイン電極３０７に接続され、ＮＭＯＳトランジスタＮ２のソース電極３０８が図示しない電源電圧Ｖssに接続される。
【００８４】
このインバータにおいては、Ｎ１、Ｎ２、Ｐ１、Ｐ２の４つの薄膜トランジスタが、異なる面方位を有する単結晶粒内にそれぞれ２つずつ形成されている。すなわち、第１の面方位を有する単結晶粒１６１内にＮ１及びＰ１が形成され、第２の面方位を有する単結晶粒１６２内にＮ２及びＰ２が形成されている。
【００８５】
ここで、このＣＭＯＳ回路に入力がされた場合の出力経路は、Ｎ２−Ｎ１、またはＰ２−Ｐ１となる。そして、どちらの経路の場合も、異なる面方位を有する単結晶内に形成された薄膜トランジスタを一つずつ経由することになる。したがって、面方位によるＣＭＯＳ回路の特性への影響はどちらの経路においても双方に同様に及ぶため、面方位に起因した影響が一方の出力経路のみに偏重的に及ぶことがない。
【００８６】
その結果、上述した第１の実施の形態と同様に、チャネル領域の面方位に起因した特性のばらつきの発生を防止することができるという効果が得られる。したがって、このインバータ回路によれば、チャネル領域の面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高いインバータ回路を実現できる。
【００８７】
このような構成のＣＭＯＳ回路は、上述した第一の実施の形態と同様にして作製することができる。
【００８８】
＜第３の実施の形態＞
図１６及び図１７は、本発明に係るＣＭＯＳ回路を用いて構成したパスゲートの構成を示す図であり、図１６は平面図であり、図１７は回路図である。なお、図１６においては、主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。なお、理解の容易のため、上述した実施の形態と同様の部材には上記と同じ符号を付してある。
【００８９】
本実施の形態に係るパスゲートは、第１の実施の形態と同様に、ガラス基板上の絶縁膜に形成されたグレイン・フィルタ５２を半導体膜の結晶化の際の起点として形成された単結晶粒を用いて２つのタイプの薄膜トランジスタが形成されることにより構成されている。すなわち、単結晶粒１６１内にＮＭＯＳトランジスタとＰＭＯＳトランジスタとが形成されてＣＭＯＳ回路が構成されている。そして、図１７に示すようにＣＭＯＳ回路のＮＭＯＳトランジスタとＰＭＯＳトランジスタとには相補的な信号が入力され、この信号は一方がｈｉｇｈの場合には他方はｌｏｗとされる。
【００９０】
ＮＭＯＳトランジスタは、図１６に示すように、グレイン・フィルタ５２を含む領域を避けてロの字型にパターニングされたシリコン膜１６のうち略半分を占める略長方形の領域の一方（図１６においては、下側半分の領域）に形成されている。この略長方形の領域の長手方向の一端側の領域（図１６においては、左側半分の領域）が高濃度のソース領域１２１とされ、他端側の領域（図１６においては、右側半分の領域）が高濃度のドレイン領域１２３とされている。そして、該ソース領域１２１とドレイン領域１２３とに挟まれた領域がチャネル領域１２６とされている。
【００９１】
また、チャネル領域１２６の上部には、クロック制御のゲート電極７１が略長方形の長辺に略垂直な方向に形成されている。該クロック制御のゲート電極７１は、クロックライン９１に接続されている。
【００９２】
そして、ソース領域１２１の上部にはソース電極１３０が形成されており、該ソース電極１３０は、コンタクトホール（図示せず）を介してソース領域１２１と接続されている。また、ドレイン領域１２３の上部にはドレイン電極１３１が形成されており、該ドレイン電極１３１は、コンタクトホール（図示せず）を介してドレイン領域１２３と接続されている。ここで、ソース電極１３０及びドレイン電極１３１は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの共通電極とされている。
【００９３】
一方、ＰＭＯＳトランジスタは、図１６に示すように、グレイン・フィルタ５２を含む領域を避けてロの字型にパターニングされたシリコン膜１６のうち略半分を占める略長方形の領域の他方（図１６においては、上側半分の領域）に形成されている。この略長方形の領域の長手方向の一端側の領域（図１６においては、左側半分の領域）が高濃度のソース領域１２５とされ、他端側の領域（図１６においては、左側半分の領域）が高濃度のドレイン領域１２４とされている。そして、該ソース領域１２５とドレイン領域１２４とに挟まれた領域がチャネル領域１２７とされている。
【００９４】
また、チャネル領域１２７の上部には、クロック制御のゲート電極７２が略長方形の長辺に略垂直な方向に形成されている。該クロック制御のゲート電極７２は、クロックライン９２に接続されている。
【００９５】
そして、ソース領域１２５の上部にはソース電極１３０が形成されており、該ソース電極１３０は、コンタクトホール（図示せず）を介してソース領域１２５と接続されている。また、ドレイン領域１２４の上部にはドレイン電極１３１が形成されており、該ドレイン電極１３１は、コンタクトホール（図示せず）を介してドレイン領域１２４と接続されている。前述の通り、ソース電極１３０及びドレイン電極１３１は、ＮＭＯＳトランジスタとＰ型薄膜トランジスタとの共通電極とされている。
【００９６】
このパスゲートにおいては、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタとがともに一つの単結晶粒１６１に形成されている。これにより、このパスゲートではＣＭＯＳ回路を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのチャネル領域の面方位を揃えることができるため、上述した本発明の効果を得ることができる。したがって、このパスゲートによれば、チャネル領域の面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高いパスゲートを実現できる。
【００９７】
また、図１６及び図１７に示したパスゲートの変形例を図１８に示す。図１８に示したパスゲートは、図１６及び図１７に示したパスゲートにおいてソース領域及びドレイン領域を大きくした構成とされており、単結晶粒１６１、１６２、１６３に亘る広い領域にロの字型のシリコン膜１６が形成されている。なお、ソース領域及びドレイン領域は、上記のパスゲートと同様に高濃度のソース領域及びドレイン領域とされている。
【００９８】
そして、ソース電極１３０が単結晶粒１６１と単結晶粒１６２との間の結晶粒界５４上に形成され、ドレイン電極１３１が単結晶粒１６３内のグレイン・フィルタ５２上に形成されている。結晶粒界上及びグレイン・フィルタ上は、半導体膜が他の領域よりも盛り上がって形成されるため、電極となる金属とのコンタクトを取りやすいというメリットがあり、このような構成とすることにより、ソース領域及びドレイン領域からのコンタクトを容易且つ確実に取ることができる。
【００９９】
このパスゲートにおいても、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタとがともに一つの単結晶粒１６１に形成されている。これにより、このパスゲートではＣＭＯＳ回路を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのチャネル領域の面方位を揃えることができるため、上述したパスゲートと同様に本発明の効果を得ることができる。したがって、このパスゲートによれば、チャネル領域の面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高いパスゲートを実現できる。
【０１００】
＜第４の実施の形態＞
図１９及び図２０は、本発明に係るＣＭＯＳ回路を用いて構成したクロックトインバータを示す図であり、図１９は平面図であり、図２０は回路図である。なお、図１９においては、前記と同様に主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、理解の容易のため、上述した実施の形態と同様の部材には上記と同じ符号を付してある。
【０１０１】
図１９に示したクロックトインバータ回路は、図１に示したインバータ回路と基本的な構成は同じであるため、図１と異なる点についてのみ説明し、詳細な説明は省略する。
【０１０２】
このクロックトインバータは、図１に示したインバータにおいて、ドレイン領域２３における単結晶粒１６１内の領域であってドレイン電極３１とゲート電極２２１との間の領域、及びドレイン領域２４における単結晶粒１６１内の領域であってドレイン電極３１とゲート電極２２２との間の領域にクロック制御用のゲート電極７１、７２を設けた構成とされている。そして、コの字型のシリコン膜１６におけるクロック制御用のゲート電極７１、７２に対応した領域が、それぞれチャネル領域７３、７４とされている。なお、クロック制御用のゲート電極７１、７２は、図示しないクロックラインに接続されている。
【０１０３】
また、ソース領域２１及びソース領域２５が、単結晶粒１６１から該単結晶粒１６１に隣接する単結晶粒１６２にまたがって形成されている。また、ドレイン領域２３及びドレイン領域２４が、単結晶粒１６１から該単結晶粒１６１に隣接する単結晶粒１６３にまたがって形成されている。
【０１０４】
そして、ソース電極３０、３２が、ソース領域２１及びソース領域２５における単結晶粒１６２内の領域にそれぞれ形成されている。また、ドレイン電極３１が、単結晶粒１６１と単結晶粒１６２との間の結晶粒界５５上に形成されている。ここで、結晶粒界上は半導体膜が他の領域よりも盛り上がって形成されるため、電極となる金属とのコンタクトを取りやすいというメリットがあり、このような構成とすることにより、ドレイン領域からのコンタクトを容易且つ確実に取ることができる。
【０１０５】
このクロックトインバータでは、４つのチャネル領域２６、２７、７３、７４が全て一つの単結晶粒１６１内に形成されている。これにより、このクロックトインバータでは４つのチャネル領域の面方位を全て同一に揃えることができるため、上述した本発明の効果を得ることができる。したがって、このクロックトインバータによれば、チャネル領域の面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高いクロックトインバータを実現できる。
【０１０６】
＜第５の実施の形態＞
図２１は、本発明に係るＣＭＯＳ回路を用いて構成したクロックトインバータの他の構成例を示す平面図である。なお、図２１においては、前記と同様に主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、理解の容易のため、上述した実施の形態と同様の部材には上記と同じ符号を付してある。
【０１０７】
図２１に示したクロックトインバータは、図１９に示したインバータの変形例であり、基本的な構成は同じであるため、図１９と異なる点についてのみ説明し、詳細な説明は省略する。
【０１０８】
このクロックトインバータでは、図２１に示すようにソース領域２１が単結晶粒１６１から該単結晶粒１６１に隣接する単結晶粒１６２にまたがって略Ｌ字型に形成されている。また、ソース領域２５が単結晶粒１６１から該単結晶粒１６１に隣接する単結晶粒１６３にまたがって略Ｌ字型に形成されている。ここで、単結晶粒１６１は、第１の面方位を有し、単結晶粒１６２及び単結晶粒１６３は、第１の面方位とは異なる第２の面方位を有する。
【０１０９】
そして、ソース電極３０、３２を、単結晶粒１６２内におけるソース領域２１の略先端部、及び単結晶粒１６３内におけるソース領域２５の略先端部にそれぞれ設けている。そして、該ソース電極３０、３２はそれぞれ電源電圧Ｖss、電源電圧Ｖddに接続されている。
【０１１０】
また、ソース電極３０とゲート電極２２１との間の領域、及びソース電極３２とゲート電極２２２との間の領域にクロック制御用のゲート電極７１、７２を設けた構成とされている。クロック制御用のゲート電極７１、７２は、図示しないクロックラインに接続されている。
【０１１１】
このように構成されたクロックトインバータでは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれにおいて、第１の面方位を有する単結晶粒１６１内と、第２の面方位を有する単結晶粒１６２内とにチャネル領域がそれぞれ１つずつ形成されている。その結果、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにおいては、第１の面方位に起因する特性への影響と第２の面方位に起因する特性への影響が略等しくなるため、一方のトランジスタのみに偏重的に面方位に起因した特性の影響が及ぶことなく、ＮＭＯＳトランジスタとＰＭＯＳトランジスタにおける特性のばらつきの発生が防止されるという効果を得ることができる。したがって、このクロックトインバータによれば、チャネル領域の面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高いクロックトインバータを実現できる。
【０１１２】
＜第６の実施の形態＞
図２３及び図２４は、本発明に係るＣＭＯＳ回路を用いて構成したクロックトインバータの他の構成例を示す図であり、図２３は平面図であり、図２４は回路図である。なお、図２３においては、前記と同様に主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、理解の容易のため、上述した実施の形態と同様の部材には上記と同じ符号を付してある。
【０１１３】
このクロックトインバータは、図１に示したインバータと図１６に示したパスゲートとを組み合わせて構成されている。そして、図１に示したインバータと図１６に示したパスゲートはともに本発明の効果を有して構成されているものであり、これらの組み合わせにより構成された本実施の形態のクロックトインバータ回路も上述した本発明の効果を有し、面方位に起因した特性のばらつきが防止されている。したがって、このクロックトインバータによれば、面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高いクロックトインバータを実現できる。
【０１１４】
＜第７の実施の形態＞
次に、本発明に係るＣＭＯＳ回路の適用例について説明する。本発明に係るＣＭＯＳ回路は、電気光学装置において、例えば液晶表示装置のスイッチング素子として、或いは有機ＥＬ表示装置の駆動素子等として利用することができる。
【０１１５】
図２５は、本発明に係る電気光学装置の一例である表示装置１００の回路の接続状態を示す図である。図２５に示すように、表示装置１００は、表示領域１１１内に画素領域１１２を配置して構成される。画素領域１１２は、有機ＥＬ発光素子を駆動する薄膜トランジスタを使用している。
【０１１６】
ドライバ領域１１５からは、発光制御線（Ｖgp）及び書き込み制御線が各画素領域１１２に供給されている。ドライバ領域１１６からは、電流線（Ｉdata）及び電源線（Ｖdd）が各画素領域１１２に供給されている。書き込み制御線と電流線（Ｉdata）を制御することにより、各画素領域に対する電流プログラムが行われ、発光制御線（Ｖgp）を制御することにより発光が制御される。そして、この表示装置１００では、ドライバ領域１１５及び１１６において本発明に係るＣＭＯＳトランジスタが使用されている。
【０１１７】
なお、前記において説明した回路は、発光要素に電流発光素子を使用する場合の回路の一例であり、他の回路構成とすることも可能である。また、発光要素には電流発光素子以外にも液晶表示素子を用いることも可能であり、この場合は液晶表示素子に対応して回路構成を変更すればよい。
【０１１８】
＜第８の実施の形態＞
図２６は、上述した表示装置１００を適用可能な電子機器、すなわち本発明に係るＣＭＯＳ回路を適用可能な電子機器の具体例を示す図である。
【０１１９】
図２６（ａ）は、本発明に係るＣＭＯＳ回路が搭載された携帯電話２３０であり、該携帯電話２３０は、電気光学装置（表示パネル）１００、アンテナ部２３１、音声出力部２３２、音声入力部２３３、及び操作部２３４などを備えて構成されている。携帯電話２３０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１２０】
図２６（ｂ）は、本発明に係るＣＭＯＳ回路が搭載されたビデオカメラ２４０であり、該ビデオカメラ２４０は、電気光学装置（表示パネル）１００、受像部２４１、操作部２４２、及び音声入力部２４３などを備えて構成されている。ビデオカメラ２４０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１２１】
図２６（ｃ）は、本発明に係るＣＭＯＳ回路が搭載された携帯型パーソナルコンピュータ２５０であり、該携帯型パーソナルコンピュータ２５０は、電気光学装置（表示パネル）１００、カメラ部２５１、及び操作部２５２などを備えて構成されている。携帯型パーソナルコンピュータ２５０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１２２】
図２６（ｄ）は、本発明に係るＣＭＯＳ回路が搭載されたヘッドマウントディスプレイ２６０であり、該ヘッドマウントディスプレイ２６０は、電気光学装置（表示パネル）１００、バンド部２６１、及び光学系収納部２６２などを備えて構成されている。ヘッドマウントディスプレイ２６０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１２３】
図２６（ｅ）は、本発明に係る薄膜トランジスタが搭載されたリア型プロジェクター２７０であり、該リア型プロジェクター２７０は、電気光学装置（光変調器）１００、光源２７２、光学系２７３、ミラー２７４、ミラー２７５、及びスクリーン２７６などを筐体内２７１に備えて構成されている。リア型プロジェクター２７０においては、上述した表示装置１００は光変調器として利用可能であり、本発明に係るＣＭＯＳ回路は、例えば光変調器や、内蔵される集積回路において適用可能である。
【０１２４】
図２６（ｆ）は、本発明に係るＣＭＯＳ回路が搭載されたフロント型プロジェクター２８０であり、該フロント型プロジェクター２８０は、電気光学装置（画像表示源）１００及び光学系２８１などを筐体内２８２に備えて構成されており、画像をスクリーン２８３に表示可能とされている。フロント型プロジェクター２８０においては、上述した表示装置１００は画像表示源として利用可能であり、本発明に係るＣＭＯＳ回路は、例えば画像表示源や、内蔵される集積回路において適用可能である。
【０１２５】
また、本発明に係るＣＭＯＳ回路は、前記の電子機器に限らず、あらゆる電子機器に適用可能である。例えば、前記の他にも、腕時計、ＩＣカード、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどの製造にも適用可能であり、高品質な電子機器が実現可能である。
【０１２６】
なお、本発明は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとによりＣＭＯＳ回路を構成しており、ＮＭＯＳトランジスタからの出力とＰＭＯＳトランジスタからの出力とがつながる構成を含む回路であれば、広く適用することが可能である。
【図面の簡単な説明】
【図１】 本発明に係るＣＭＯＳ回路を示す平面図である。
【図２】 図１に示すＡ−Ａ′方向の断面図である。
【図３】 図１に示すＢ−Ｂ′方向の断面図である。
【図４】 図１に示すＣＭＯＳ回路の回路図である。
【図５】 シリコン膜の形成方法について説明する平面図である。
【図６】 シリコン膜の形成方法について説明する工程図である。
【図７】 ガラス基板上に形成されたシリコン膜を示す平面図である。
【図８】 ＣＭＯＳ回路の製造方法を説明する工程図である。
【図９】 ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１０】 ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１１】 ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１２】 ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１３】 ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１４】 本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１５】 図１４に示すＣＭＯＳ回路の回路図である。
【図１６】 本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１７】 図１６に示すＣＭＯＳ回路の回路図である。
【図１８】 本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１９】 本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図２０】 図１９に示すＣＭＯＳ回路の回路図である。
【図２１】 本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図２２】 図２１に示すＣＭＯＳ回路の回路図である。
【図２３】 本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図２４】 図２３に示すＣＭＯＳ回路の回路図である。
【図２５】 本発明に係る電気光学装置の例を示す構成図である。
【図２６】 本発明に係る電気機器の例を示す図である。
【符号の説明】
１０ ガラス基板、１２ 絶縁膜、１６ シリコン膜、１６１、１６２、１６３単結晶粒、２０ 酸化シリコン膜、２１ ソース領域、２２、２２１、２２２ゲート電極、２３ ドレイン領域、２４ ドレイン領域、２５ ソース領域、２６ チャネル領域、２７ チャネル領域、２８ 酸化シリコン膜、３０ ソース電極、３１ ドレイン電極、３２ ソース電極、３６、３７、３８、３９ 電界緩和領域、５２ 起点部（グレイン・フィルタ）、５４、５５ 結晶粒界
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）で構成する相補型薄膜トランジスタ回路（以下、ＣＭＯＳ回路と称する。）に関する。特に半導体膜にレーザ照射を行うことにより作製した略単結晶半導体膜を用いた薄膜トランジスタで構成する相補型薄膜トランジスタ回路に関する。また、これを用いた電気光学装置、及び電子機器に関する。
【０００２】
【従来の技術】
薄膜トランジスタを汎用ガラス基板に低温で製造する方法として下記非特許文献１及び非特許文献２の欄に示した文献には、基板上の絶縁膜に孔をあけて、この絶縁膜上及び孔内に非晶質シリコン膜を形成した後、この非晶質シリコン膜にレーザ光を照射して、前記孔の底部内の非晶質シリコンを非溶融状態に保持しながらその他の部分の非晶質シリコン膜を溶融状態にすることにより、非溶融状態に保持された非晶質シリコンを結晶核とした結晶成長を生じさせて、非晶質シリコン膜の面内における前記孔を中心とした領域を略単結晶シリコン膜とする方法が開示されている。
【０００３】
このような略単結晶半導体膜は、略単結晶半導体膜には結晶粒界がない、もしくは少ないため、多結晶半導体膜と比較して電子や正孔といったキャリアが流れる際の障壁が大きく低減されている。
【０００４】
そして、この略単結晶半導体膜を半導体薄膜に用いて半導体装置を構成することにより、オフ電流や移動度に優れ、高速動作に対応可能な薄膜トランジスタを容易に実現可能である。
【０００５】
【非特許文献１】
「Single Crystal Thin Film Transistors」(IBM TECHNICAL DISCLOSURE BULLETIN Aug.1993 pp257-258)
【非特許文献２】
「Advanced Excimer-Laser Crystallization Techniques of Si Thin-Film For Location Control of Large Grain on Glass」(R. Ishihara等proc. SPIE 2001, vol.4295, p14〜23.)
【０００６】
【発明が解決しようとする課題】
ところで、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとによりＣＭＯＳ回路を構成する場合、ＮＭＯＳトランジスタのチャネル領域が形成された半導体膜の面方位とＰＭＯＳトランジスタのチャネル領域が形成された半導体膜の面方位とが異なると、該面方位の違いに起因してＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間で特性にばらつきが発生してしまう。この特性のばらつきは、動作状態の不安定を招き、ＣＭＯＳ回路の誤動作の原因となる。これは、上述した製造方法により形成された良質な略単結晶薄膜を用いてＣＭＯＳ回路を作製する場合においても同様である。
【０００７】
したがって、本発明は上述した従来の実情に鑑みて創案されたものであり、第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとの特性のばらつきが防止され、安定して動作する信頼性の高い相補型薄膜トランジスタ回路を提供することを目的とする。また、これを用いた信頼性の高い電気光学装置、及び電子機器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
以上のような目的を達成する本発明に係る相補型薄膜トランジスタ回路は、基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された単結晶粒を用いて形成された第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとを備え、一つの前記単結晶粒をパターニングすることにより、前記単結晶粒の起点部がコの字の中央空白部に含まれるコの字型の半導体膜が形成され、前記第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタは、前記コの字型の半導体膜に、ドレイン電流の向きを揃えて形成されるとともに、前記第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのチャネル領域は面方位を揃えて構成され、前記コの字型の半導体膜の一対の突出部の一方に前記第１導電型の薄膜トランジスタのソース領域及びチャネル領域が、また他方に第２導電型の薄膜トランジスタのソース領域及びチャネル領域がそれぞれ形成され、前記一対の突出部を連結する連結部に前記第１導電型及び第２導電型の薄膜トランジスタのドレイン領域が形成されていることを特徴とする。
【０００９】
以上のように構成された本発明に係る相補型薄膜トランジスタ回路は、相補型薄膜トランジスタ回路を構成する第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのチャネル領域の面方位を揃えて構成されている。これにより、面方位による特性への影響は第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタの双方に同様に及ぶこととなり、面方位に起因した影響が一方のトランジスタのみに偏重的に及ぶことがない。すなわち、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタとの特性の違いを、移動度などの物理的に予想可能な要件のみとすることが可能である。
【００１０】
その結果、この相補型薄膜トランジスタ回路では、該相補型薄膜トランジスタ回路を構成する第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタにおけるチャネル領域の面方位に起因した特性のばらつきの発生を防止することができる。したがって、本発明に係る相補型薄膜トランジスタ回路によれば、チャネル領域の面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高い相補型薄膜トランジスタ回路を実現できる。
【００１１】
以上のように構成された本発明に係る相補型薄膜トランジスタ回路においては、第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのチャネル領域が、１つの単結晶粒内に形成されていることが好ましい。これにより、１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのチャネル領域の面方位を確実に揃えることができる。
【００１２】
また、以上のように構成された本発明に係る相補型薄膜トランジスタ回路においては、第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのチャネル領域を挟んで両側に低濃度不純物領域からなる電界緩和領域を有し、該電界緩和領域とチャネル領域とが同一単結晶内に形成されていることが好ましい。これにより、ホットエレクトロン効果を抑えることできる、信頼性の高い相補型薄膜トランジスタ回路を構成することができる。
【００１３】
また、以上のように構成された本発明に係る相補型薄膜トランジスタ回路においては、チャネル領域は単結晶粒における起点部を含まない領域に形成されていることが好ましい。起点部を含む領域においては、結晶欠陥など結晶の乱れを生じやすく、移動度の低下など電気的特性のばらつきや低下をもたらすことになる。特に、起点部を含む領域に、薄膜トランジスタの特性に最も大きな影響を及ぼすチャネル領域を形成すると良好な特性を得ることができない。
【００１４】
したがって、起点部を含まない領域にチャネル領域を形成することにより、移動特性のばらつきや低下が生じることがなく、移動度等の特性が良好な相補型薄膜トランジスタ回路を構成することができる。
【００１５】
そして、起点部を含まない領域にチャネル領域を形成するためには、第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタを、単結晶粒をコの字型にパターニングした半導体膜、または単結晶粒をロの字型にパターニングした半導体膜に形成することが好ましい。また、単結晶粒をコの字型にパターニングした場合には、前記単結晶粒の起点部がコの字の中央空白部に含まれ、さらに前記コの字型の半導体膜の一対の突出部の一方に前記第１導電型の薄膜トランジスタのソース領域及びチャネル領域を、また他方に第２導電型の薄膜トランジスタのソース領域及びチャネル領域をそれぞれ形成し、前記突出部を連結する連結部にドレイン領域を形成することが好ましい。さらに、単結晶粒をロの字型にパターニングした場合には、前記単結晶粒の起点部がロの字の中央空白部に含まれ、さらに前記ロの字型の半導体膜の互いに対向する一片に第１導電型の導電型薄膜トランジスタのチャネル領域を、他の一片に第２導電型の導電型薄膜トランジスタのチャネル領域を各々形成し、これら第１導電型及び第２導電型薄膜トランジスタのチャネル領域が形成されていないロの字の辺に第１導電型及び第２導電型の薄膜トランジスタのソース領域及びドレイン領域を形成することが好ましい。このような形状にパターニングした半導体膜に第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタを形成することにより、起点部を避けて薄膜トランジスタを形成することができる。すなわち、起点部を含まない領域にチャネル領域を形成することができる。
【００１６】
ここで、前記単結晶粒は、非晶質または多晶質の半導体膜に熱処理を施して形成されたものであることが好ましい。このようにして形成された単結晶粒は、良質な単結晶粒とされ、これを用いて薄膜トランジスタを形成することにより、良好な特性を有する相補型薄膜トランジスタ回路が実現できる。
【００１７】
また、上述した起点部は、絶縁基板に形成された凹部であることが好ましい。これにより、結晶化の起点となるべき位置を容易に且つ確実に制御して単結晶粒が形成されるため、形成位置を正確に制御可能な相補型薄膜トランジスタ回路を実現可能である。
【００１８】
そして、上述した単結晶粒は、凹部内の半導体膜に非溶融状態の部分が残り、他の部分が溶融する条件で熱処理が施されたものであることが好ましい。熱処理後の半導体膜の結晶化は、非溶融状態となっている凹部の内部、特に底部近傍から始まって周囲へ進行する。このとき、凹部の寸法を適宜設定しておくことにより、凹部の上部（開口部）には１個の結晶粒のみが到達するようになる。そして、半導体膜の溶融した部分では、凹部の上部に到達した１個の結晶粒を核として結晶化が行われるようになるので凹部を略中心とした範囲に単結晶粒を含む半導体膜を形成することが可能となる。これにより、良質な単結晶粒が得られ、この単結晶粒を用いることで良好な特性を有する薄膜トランジスタを実現することができる。
【００１９】
また、上述した熱処理はレーザ照射によって行うことが好適である。レーザを用いることにより、熱処理を効率よく且つ確実に行うことが可能であり、効率よく且つ確実に単結晶粒が形成される。ここで用いるレーザとしては、エキシマレーザ、固体レーザ、ガスレーザなど種々のものが挙げられる。
【００２０】
上述した単結晶粒は、非晶質または多晶質のシリコン膜に熱処理を施して形成されたシリコン単結晶粒であることが好ましい。これにより、良質なシリコン単結晶粒を用いて薄膜トランジスタを形成することができ、良好な特性を有する相補型薄膜トランジスタ回路が実現できる。
【００２１】
また、上述した相補型薄膜トランジスタ回路は、例えば液晶表示装置や有機エレクトロルミネッセンス（ＥＬ）表示装置の表示画素の駆動素子として好適である。これにより、
表示品質に優れた電気光学装置を構成することが可能となる。そして、上述した相補型薄膜トランジスタ回路を用いて、例えばこの電気光学装置を用いて電子機器を構成することにより、品質の良い電子機器を構成することが可能になる。
また、本発明に係るＣＭＯＳインバータ回路は、基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された単結晶粒の一つに形成された第１の第１導電型の薄膜トランジスタと第１の第２導電型の薄膜トランジスタとを備え、前記第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタは、前記単結晶粒の起点部がコの字の中央空白部に含まれるコの字型にパターニングした半導体膜に形成され、前記第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタは、ドレイン電流の向きを揃えて形成されるとともに、第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのチャネル領域が同一面方位を有する前記１つの単結晶粒内に形成され、前記コの字型の半導体膜の一対の突出部の一方に前記第１導電型の薄膜トランジスタのソース領域及びチャネル領域が、また他方に第２導電型の薄膜トランジスタのソース領域及びチャネル領域がそれぞれ形成され、前記突出部を連結する連結部にドレイン領域が形成されている相補型薄膜トランジスタ回路と、前記相補型薄膜トランジスタ回路が形成された単結晶粒に隣接する一つの単結晶粒に、パターニングにより前記単結晶粒の起点部がコの字の中央空白部に含まれるコの字型の半導体膜が形成され、該コの字型の半導体膜の一対の突出部の一方に前記第２の第１導電型の薄膜トランジスタのソース領域及びチャネル領域が、また他方に第２の第２導電型の薄膜トランジスタのソース領域及びチャネル領域がそれぞれ形成され、前記突出部を連結する連結部にドレイン領域が形成された第２の第１導電型の薄膜トランジスタ及び第２の第２導電型の薄膜トランジスタからなり、前記第１の第１導電型の薄膜トランジスタと第２の第１導電型の薄膜トランジスタとが直列接続され、
前記第１の第２導電型の薄膜トランジスタと第２の第２導電型の薄膜トランジスタとが直列接続されていることを特徴とする。
【００２２】
【発明の実施の形態】
以下に添付図面を参照して、本発明の好適な実施形態を詳細に説明する。なお、本発明は、以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００２３】
＜第１の実施の形態＞
図１、図２及び図３は、本発明に係るＣＭＯＳ回路を用いて構成したＮＯＴ回路であるＣＭＯＳインバータ（以下、単にインバータと称する。）を示す図であり、図１は平面図、図２は図１に示すＡ−Ａ′方向の断面図、図３は図１に示すＢ−Ｂ′方向の断面図である。また、図４にこのＣＭＯＳ回路の回路図を示す。なお、図１においては、主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、図１では、チャネル領域２６等の形状をわかりやすくするために、ゲート電極２２を１点鎖線により示すとともに、下側に存在するチャネル領域２６等を透過させて示している。
【００２４】
本実施の形態に係るインバータは、図２及び図３に示すように、ガラス基板１０上に第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとの２つのタイプの薄膜トランジスタが形成されて構成されている。以下、その構成について詳細に説明する。
【００２５】
図２及び図３に示すように、ガラス基板１０上に絶縁膜１２が形成されている。そして、図１に示すようにトランジスタ領域となる半導体膜、すなわち略単結晶シリコン膜をコの字型にパターニングされたシリコン膜１６が絶縁膜１２上に形成されている。図１に示すように、絶縁膜１２においてコの字型に形成されたシリコン膜１６に囲われた領域の略中央部には、厚み方向に、略単結晶シリコン膜の結晶化の際の起点となされた複数の起点部５２が凹状に形成されている。以降の説明では、この起点部（凹部）を「グレイン・フィルタ」と称することとする。グレイン・フィルタ５２はシリコン膜１６により埋め込まれている。ここで、シリコン膜１６は、後述するようにグレイン・フィルタ５２を中心に形成された複数の単結晶粒、具体的には略正方形に形成された隣接する単結晶粒のうち単結晶粒１６１が用いられている。
【００２６】
そして、この単結晶粒１６１内に２つのタイプの薄膜トランジスタ、すなわちＮ型のＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称する。）とＰ型のＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称する。）とが一つずつ形成され、これらの薄膜トランジスタによりＣＭＯＳ回路が構成されている。
【００２７】
ＮＭＯＳトランジスタは、図１に示すように、グレイン・フィルタ５２を含む領域を避けてコの字型にパターニングされたシリコン膜１６のうち突出部１６ａを含む略長方形の領域を用いて形成されている。この略長方形の領域のうち、突出部１６ａの先端側の領域が高濃度のソース領域２１とされ、その反対側の領域が高濃度のドレイン領域２３とされている。そして、該ソース領域２１とドレイン領域２３とに挟まれた領域がチャネル領域２６とされている。
【００２８】
また、図２に示すようにチャネル領域２６を挟んで両側には低濃度不純物領域からなる電界緩和領域３６、３７が形成されており、ＬＤＤ（Lightly Doped Drain）構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域３６、３７を設けたＬＤＤ構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
【００２９】
また、チャネル領域２６の上部には、酸化シリコン膜２０を介して、後述するＰＭＯＳトランジスタのゲート電極２２２とともにゲート電極２２を構成するゲート電極２２１が略長方形の長辺に略垂直な方向に形成され、さらに酸化シリコン膜２８が形成されている。
【００３０】
そして、ソース領域２１の上部には、酸化シリコン膜２０及び酸化シリコン膜２８を介してソース電極３０が形成されており、該ソース電極３０は、コンタクトホールＣ１を介してソース領域２１と接続されている。
【００３１】
また、ドレイン領域２３の上部には、酸化シリコン膜２０及び酸化シリコン膜２８を介して出力用のドレイン電極３１１が形成されている。ここで、出力用のドレイン電極３１１は、ＰＭＯＳトランジスタの出力用のドレイン電極３１２とともに共通ドレイン電極３１を構成する。そして、ドレイン電極３１１は、コンタクトホールＣ２を介してドレイン領域２３に接続されている。
【００３２】
一方、ＰＭＯＳトランジスタは、図３に示すように、コの字型にパターニングされたシリコン膜１６のうち突出部１６ｂを含む略長方形の領域を用いて形成されている。この略長方形の領域のうち、突出部１６ｂの先端側の領域が高濃度のソース領域２５され、その反対側の領域が高濃度のドレイン領域２４とされている。そして、該ソース領域２５とドレイン領域２４とに挟まれた領域がチャネル領域２７とされている。
【００３３】
また、図３に示すようにチャネル領域２７を挟んで両側には、低濃度不純物領域からなる電界緩和領域３８、３９が形成されており、ＬＤＤ構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域３８、３９を設けたＬＤＤ構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
【００３４】
また、チャネル領域２７の上部には、酸化シリコン膜２０を介して、ＮＭＯＳトランジスタのゲート電極２２１とともに電極２２を構成するゲート電極２２２が略長方形の長辺に略垂直な方向に形成され、さらに酸化シリコン膜２８が形成されている。
【００３５】
そして、ソース領域２５の上部には、酸化シリコン膜２０及び酸化シリコン膜２８を介してソース電極３２が形成されており、該ソース電極３２は、コンタクトホールＣ４を介してソース領域２５と接続されている。
【００３６】
また、ドレイン領域２４の上部には、酸化シリコン膜２０及び酸化シリコン膜２８を介して出力用のドレイン電極３１２が形成されている。ここで、出力用のドレイン電極３１２は、ＮＭＯＳトランジスタのドレイン電極３１１とともに共通ドレイン電極３１を構成する。そして、ドレイン電極３１２は、コンタクトホールＣ３を介してドレイン領域２４に接続されている。
【００３７】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとをそれぞれ異なる面方位を有する領域、具体的には異なる面方位を有する結晶粒に形成してＣＭＯＳ回路を構成した場合には、形成領域の面方位の違いに起因してこの２つの薄膜トランジスタの動作状態、すなわち特性にばらつきが生じてしまう。この特性のばらつきは、誤動作の原因となる虞もあり、回路動作の信頼性に影響する虞もある。
【００３８】
そこで、本実施の形態のインバータでは、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方を一つの単結晶粒内の領域に形成する。より具体的に述べると、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにおいて、薄膜トランジスタの特性に最も大きな影響を及ぼすチャネル領域を一つの単結晶粒内に形成する。そして、両方の薄膜トランジスタにおけるドレイン電流の流れる向きを揃えて構成する。また、ＬＤＤ構造を有する場合には、電界緩和領域も一つの単結晶粒内の領域に形成する。
【００３９】
このような構成とすることにより、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのチャネル領域及び電界緩和領域の面方位を揃えることができる。これにより、面方位による特性への影響はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの双方に同様に及ぶため、面方位に起因した影響が一方のトランジスタのみに偏重的に及ぶことがない。すなわち、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタとの特性の違いを、移動度などの物理的に予想可能な要件のみとすることが可能である。
【００４０】
その結果、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタにおけるチャネル領域及び電界緩和領域の面方位に起因した特性のばらつきの発生を防止することができるという効果が得られる。したがって、このインバータによれば、チャネル領域及び電界緩和領域の面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高いインバータを実現できる。
【００４１】
また、このインバータにおいては、グレイン・フィルタ５２を含む領域を避けてそれぞれの薄膜トランジスタを形成している。
【００４２】
通常、グレイン・フィルタ５２を含む領域においては、結晶欠陥など結晶の乱れを生じやすく、移動度の低下など電気的特性のばらつきや低下をもたらすことになる。特に薄膜トランジスタの特性に最も大きな影響を及ぼすチャネル領域をグレイン・フィルタ５２を含む領域に形成すると良好な特性を得ることができない。
【００４３】
しかしながら、このインバータでは、グレイン・フィルタ５２を避けて薄膜トランジスタを、具体的にはチャネル領域２６、２７を形成しているため、グレイン・フィルタ５２の影響により移動特性のばらつきや低下が生じることがなく、移動度等の特性が良好なＣＭＯＳ回路を実現することができる。
【００４４】
なお、本実施の形態では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの構成要素を全て単結晶粒１６１内に形成してＣＭＯＳ回路を構成しているが、ソース領域及びドレイン領域など、前述のチャネル領域及び電界緩和領域以外の要素は、隣接する単結晶粒内に延在する構成とすることも可能である。すなわち、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタをそれぞれ複数の単結晶粒を用いて形成することもできる。このような構成とした場合においても、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのチャネル領域はチャネル領域及び電界緩和領域は一つの単結晶粒内に形成され、面方位が揃えられているため、上述した本発明の効果を得ることができる。
【００４５】
なお、本実施の形態においては、ドレイン電極３１の面積を大きく取り、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン領域２３、２４からそれぞれコンタクトを取って共通電極に出力を取り出す形態について説明したが、出力用のコンタクト自体を共通とすることもできる。すなわち、出力用のコンタクト、ドレイン電極を、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタとで共通にして、例えば隣接する単結晶粒１６１、１６２の結晶粒界５４上に形成することができる。ここで、結晶粒界上は、半導体膜が他の領域よりも盛り上がって形成されるため、電極となる金属とのコンタクトを取りやすいというメリットがある。
【００４６】
このようなインバータは、以下のようにして作製することができる。インバータの作製には、薄膜トランジスタの活性化領域として用いるためのシリコン膜をガラス基板上に形成する工程と、形成したシリコン膜を用いて薄膜トランジスタを形成する工程とを含んでいる。以下、それぞれの工程について詳細に説明する。
【００４７】
図５及び図６は、シリコン膜を形成する工程について説明する図である。図５は、シリコン膜が形成されるガラス基板１０の部分的な平面図を示している。また、図６は、図５に示すＣ−Ｃ′方向の断面に対応している。
【００４８】
図５及び図６（ａ）に示すように、ガラス基板（絶縁基板）１０上に、絶縁膜としての酸化シリコン膜１２を形成する。この酸化シリコン膜１２は、例えばプラズマ化学気相堆積法（ＰＥＣＶＤ法）、低圧化学気相堆積法（ＬＰＣＶＤ法）、スパッタリング法などの各種成膜法によって形成することができる。
【００４９】
次に、酸化シリコン膜１２に、半導体膜の結晶化の際の起点となる複数の起点部５２、すなわちグレイン・フィルタ５２を、規則的に配列されるように配置間隔を適宜設定して形成する。このグレイン・フィルタ５２は、１つの結晶核のみを優先的に成長させる役割を担うためのものであり、凹状に形成される。本実施の形態におけるグレイン・フィルタ５２は、例えば、直径１００ｎｍ程度、高さ７５０ｎｍ程度の円筒状に形成することが好適である。なお、グレイン・フィルタ５２は、円筒状以外の形状、例えば角柱状などとしても良い。
【００５０】
グレイン・フィルタ５２は、例えば次のようにして形成することができる。まず、グレイン・フィルタ５２の配置のマスクを用いて酸化シリコン膜１２にフォトレジスト膜を塗布する。そして、このフォトレジスト膜を露光、現像して、グレイン・フィルタ５２の形成位置を露出させる開口部を有するフォトレジスト膜（図示せず）を酸化シリコン膜１２上に形成する。
【００５１】
次に、このフォトレジスト膜をエッチングマスクとして用いて反応性イオンエッチングを行い、グレイン・フィルタ５２の形成位置を選択的にエッチングする。この後、酸化シリコン膜１２上のフォトレジスト膜を除去することによってグレイン・フィルタ５２を形成することができる。
【００５２】
また、より小径のグレイン・フィルタ５２を形成する場合には、凹部を形成した後、該凹部（穴部）の側壁にＰＥＣＶＤ法などによって酸化膜を径方向に成長させることにより穴径を狭めることで、より小径のグレイン・フィルタ５２を形成することが可能である。
【００５３】
次に、図６（ｂ）に示すように、ＬＰＣＶＤ法などの成膜法によって酸化シリコン膜１２上及びグレイン・フィルタ５２内に半導体膜を形成する。本実施の形態では、該半導体膜として非晶質のシリコン膜１４を形成する。この非晶質のシリコン膜１４は、５０〜５００ｎｍ程度の膜厚に形成することが好適である。なお、非晶質のシリコン膜１４に代えて多晶質のシリコン膜を形成しても良い。
【００５４】
次に、図６（ｃ）に示すように、非晶質のシリコン膜１４に対して、レーザ照射による熱処理を行い、各グレイン・フィルタ５２のそれぞれを略中心とする複数の単結晶粒を形成する。このレーザ照射は、例えば波長３０８ｎｍ、パルス幅２０〜３０ｎｓのＸｅＣｌパルスエキシマレーザを用いて、エネルギー密度が０．４〜１．５Ｊ／ｃｍ2となるように行うことが好適である。このような条件でレーザ照射を行うことにより、照射したレーザは、そのほとんどがシリコン膜１４の表面付近で吸収される。これは、ＸｅＣｌパルスエキシマレーザの波長（３０８ｎｍ）における非晶質シリコンの吸収係数が０．１３９ｎｍ-1と比較的に大きいためである。
【００５５】
また、シリコン膜１４に対するレーザ照射は、用いるレーザ照射用の装置の能力（照射可能面積）に応じて、照射方法を適宜選択することが可能である。例えば、照射可能面積が小さい場合であれば、各グレイン・フィルタ５２とその近傍を選択的に照射する方法が考えられる。また、照射可能面積が比較的に大きい場合には、いくつかのグレイン・フィルタ５２を含む範囲を順次選択してそれらの範囲に対するレーザ照射を複数回繰り返す方法などが考えられる。さらに、装置能力が非常に高い場合には、１回のレーザ照射によって全てのグレイン・フィルタ５２を含む範囲に対するレーザ照射を行っても良い。
【００５６】
上述したレーザ照射の条件を適宜選択することにより、シリコン膜１４を、グレイン・フィルタ５２内の底部には非溶融状態の部分が残り、それ以外の部分については略完全溶融状態となるようにする。これにより、レーザ照射後のシリコンの結晶成長は、グレイン・フィルタ５２の底部近傍の非溶融状態の部分で先に始まり、シリコン膜１４の表面付近、すなわち略完全溶融状態の部分へ進行する。
【００５７】
グレイン・フィルタ５２の底部では、いくつかの結晶粒が発生する。このとき、グレイン・フィルタ５２の断面寸法（本実施の形態においては、円の直径）を１個の結晶粒と同程度か少し小さい程度にしておくことにより、グレイン・フィルタ５２の上部（開口部）には、１個の結晶粒のみが到達するようになる。これにより、シリコン膜１４の略完全溶融状態の部分では、グレイン・フィルタ５２の上部に到達した１個の結晶粒を核として結晶成長が進行するようになり、図６（ｄ）に示すように、グレイン・フィルタ５２を中心とした大粒径の結晶粒、すなわち、略単結晶粒からなるシリコン膜１６ａを規則的に配列してなるシリコン膜１６が形成される。
【００５８】
図７は、ガラス基板１０上に形成されるシリコン膜１６を示す平面図である。同図に示すように、各シリコン膜１６ａは、各グレイン・フィルタ５２を略中心として範囲に形成される。各シリコン膜１６ａの周辺部が当接する位置には、結晶粒界５４が生じる。このような、シリコン膜１６ａを規則的に配列してなるシリコン膜１６を用いて薄膜トランジスタを形成して図１〜図４に示したＣＭＯＳ回路を構成する。
【００５９】
次に、シリコン膜１６を用いて薄膜トランジスタを形成する工程（素子形成工程）について説明する。
【００６０】
図８〜図１３は、上述したシリコン膜１６を用いてＣＭＯＳトランジスタを形成する工程を説明する図である。なお、図８は、図１におけるＡ−Ａ′方向の断面図であり、ＮＭＯＳトランジスタの構成を示す縦断面図である。また、図９は、図１におけるＢ−Ｂ′方向の断面図であり、ＰＭＯＳトランジスタの構成を示す縦断面図である。
【００６１】
まず、上述したシリコン膜１６において一つのシリコン膜１６ａであるシリコンの単結晶粒１６１のみを選択し、この単結晶粒１６１内にコの字型のシリコン膜が残るようにパターニングし、ＣＭＯＳトランジスタの形成に不要となる部分を除去してトランジスタ領域を成形する。
【００６２】
ここで、コの字型のシリコン膜、すなわちトランジスタ領域において、グレイン・フィルタ５２を挟んで略半分の領域の一方（図１においては、下側半分の領域）がＮＭＯＳトランジスタ用のトランジスタ領域となる。また、コの字型のトランジスタ領域において、グレイン・フィルタ５２を挟んで略半分の領域の他方（図１においては、上側半分の領域）がＰＭＯＳトランジスタ用のトランジスタ領域となる。
【００６３】
次に、酸化シリコン膜１２及びパターニングしたシリコン膜１６の上面に電子サイクロトロン共鳴ＰＥＣＶＤ法（ＥＣＲ−ＰＥＣＶＤ法）またはＰＥＣＶＤ法等の成膜方法によって酸化シリコン膜２０を形成する。この酸化シリコン膜２０は、薄膜トランジスタのゲート絶縁膜として機能する。
【００６４】
次に、スパッタリング法などの成膜方法によってタンタル、アルミニウム等の金属薄膜を形成した後にパターニングを行うことによって図８及び図１０に示すようにＮＭＯＳトランジスタ用のトランジスタ領域とＰＭＯＳトランジスタ用のトランジスタ領域とにまたがるゲート電極２２１、２２２（２２）を形成する。ここで、ゲート電極２２１、２２２（２２）を形成する際には、グレイン・フィルタ５２が含まれる領域に形成しても構わない。
【００６５】
次に、ＰＭＯＳトランジスタ用のトランジスタ領域全体にレジストマスク（図示せず）を形成し、Ｎ型不純物元素を低濃度にイオン注入することにより、自己整合的にＮ型のソース・ドレイン領域を形成する。
【００６６】
続いて、図９に示すようにＮＭＯＳトランジスタ用のトランジスタ領域にゲート電極２２１を広めに覆うレジストマスク４０を形成した後、Ｎ型不純物元素を高濃度にイオン注入し、ＸｅＣｌエキシマレーザを４００ｍＪ／ｃｍ2程度のエネルギー密度に調整して照射して不純物元素を活性化する。その結果、高濃度不純物領域のソース領域２１、低濃度不純物領域の電界緩和領域３６、高濃度不純物領域のドレイン領域２３及び低濃度不純物領域の電界緩和領域３７が形成される。また、不純物が導入されなかった部分はチャネル領域２６となる。このようにして、ＬＤＤ構造のＮＭＯＳトランジスタを形成することができる。
【００６７】
次に、ＰＭＯＳトランジスタ用のトランジスタ領域に形成したレジストマスクとレジストマスク４０とを除去する。そして、ＮＭＯＳトランジスタ用のトランジスタ領域全体にレジストマスク（図示せず）を形成し、Ｐ型不純物元素を低濃度にイオン注入することにより、自己整合的にＰ型のソース・ドレイン領域を形成する。
【００６８】
続いて、図１１に示すようにＰＭＯＳトランジスタ用のトランジスタ領域にゲート電極２２２を広めに覆うレジストマスク４１を形成した後、Ｐ型不純物元素を高濃度にイオン注入し、ＸｅＣｌエキシマレーザを４００ｍＪ／ｃｍ2程度のエネルギー密度に調整して照射して不純物元素を活性化する。その結果、高濃度不純物領域のソース領域２５、低濃度不純物領域の電界緩和領域３９、高濃度不純物領域のドレイン領域２４及び低濃度不純物領域の電界緩和領域３８が形成される。また、不純物が導入されなかった部分はチャネル領域２７となる。このようにして、ＬＤＤ構造のＰＭＯＳトランジスタを形成することができる。この後、ＮＭＯＳトランジスタ用のトランジスタ領域に形成したレジストマスクとレジストマスク４１とを除去する。
【００６９】
なお、前記の不純物元素の活性化は、レーザ照射の代わりに２５０℃〜４００℃程度の温度で熱処理を行うことにより行っても良い。
【００７０】
次に、図１２及び図１３に示すように酸化シリコン膜２０及びゲート電極２２の上面にＰＥＣＶＤ法などの成膜法によって５００ｎｍ程度の膜厚の酸化シリコン膜２８を形成する。次に、酸化シリコン膜２０、２８を貫通してソース領域２１、２５のそれぞれに至るコンタクトホールＣ１、Ｃ４を形成し、これらのコンタクトホールＣ１、Ｃ４内にスパッタリング法などの成膜法によりアルミニウム、タングステン等の金属を埋め込み、その後パターニングすることによってソース電極３０、３２を形成する。
【００７１】
また、ドレイン領域２３とドレイン領域２４にまたがる領域に、酸化シリコン膜２０、２８を貫通してドレイン領域２３、２４のそれぞれに接続するコンタクトホールＣ２、Ｃ３を形成する。そして、このコンタクトホールＣ２内及びＣ３内にスパッタリング法などの成膜法によりアルミニウム、タングステン等の金属を埋め込み、その後パターニングすることによってドレイン電極３１１とドレイン電極３１２からなる共通ドレイン電極３１を形成する。以上に説明した製造方法によって、本実施の形態のインバータが形成される。
【００７２】
＜第２の実施の形態＞
図１４及び図１５は、本発明に係るＣＭＯＳ回路を用いて構成したＣＭＯＳインバータの他の構成例を示す図であり、図１４は平面図、図１５は回路図である。なお、図１４においては、主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、理解の容易のため、上述した第１の実施の形態と同様の部材には上記と同じ符号を付してある。
【００７３】
本実施の形態に係るインバータは、図１４に示すように、図１に示すＣＭＯＳ回路にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが１つずつ追加されて構成されている。
【００７４】
ここで、追加されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、単結晶粒１６１に結晶粒界５４を介して隣接する単結晶粒１６２をグレイン・フィルタ５２を含む領域を避けてコの字型にパターニングしたトランジスタ領域である単結晶シリコン膜１７に形成されている。すなわち、このＣＭＯＳ回路は、単結晶粒１６１に形成されたＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１、単結晶粒１６２に形成されたＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２の４つの薄膜トランジスタにより構成されている。ここで、単結晶粒１６１は第１の面方位を有し、単結晶粒１６２は第１の面方位と異なる第２の面方位を有する。
【００７５】
なお、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１については、第１の実施の形態と同様であるため、前記の説明を参照することとし、詳細な説明を省略する。
【００７６】
コの字型の単結晶シリコン膜１７において、グレイン・フィルタ５２を挟んで略半分の略長方形の領域の一方（図１４においては、下側半分の領域）がＮＭＯＳトランジスタＮ２用のトランジスタ領域とされている。また、コの字型の単結晶シリコン膜１７において、グレイン・フィルタ５２を挟んで略半分の略長方形の領域の他方（図１４においては、上側半分の領域）がＰＭＯＳトランジスタＰ２用のトランジスタ領域とされている。
【００７７】
ＮＭＯＳトランジスタＮ２は、図１４に示すようにコの字型にパターニングされた単結晶シリコン膜１７のうち、グレイン・フィルタ５２を挟んで略半分の略長方形の領域の一方、具体的には突出部１６ｃを含む略長方形の領域に形成されている。この略長方形の領域のうち、突出部１６ｃの先端側の領域が高濃度のドレイン領域３０１とされ、その反対側の領域が高濃度のソース領域３０２とされている。そして、該ソース領域３０２とドレイン領域３０１とに挟まれた領域がチャネル領域３０５とされている。
【００７８】
また、チャネル領域３０５の上部には、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１とで共通とされたゲート電極２２が略長方形の長辺に略垂直な方向に形成されている。
【００７９】
そして、ソース領域３０２の上部にはソース電極３０８が形成されており、該ソース電極３０８は、コンタクトホール（図示せず）を介してソース領域３０２と接続されている。また、ドレイン領域３０１の上部にはドレイン電極３０７が形成されており、該ドレイン電極３０７は、コンタクトホール（図示せず）を介してドレイン領域３０１と接続されている。
【００８０】
一方、ＰＭＯＳトランジスタＰ２は、図１４に示すように、コの字型にパターニングされた単結晶シリコン膜１７のうち、グレイン・フィルタ５２を挟んで略半分の略長方形の領域の他方、具体的には突出部１６ｄを含む略長方形の領域に形成されている。この略長方形の領域のうち、突出部１６ｄの先端側の領域が高濃度のドレイン領域３０４とされ、その反対側の領域が高濃度のソース領域３０３とされている。そして、該ソース領域３０３とドレイン領域３０４とに挟まれた領域がチャネル領域３０６とされている。
【００８１】
また、チャネル領域３０６の上部には、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１とで共通とされたゲート電極２２が略長方形の長辺に略垂直な方向に形成されている。
【００８２】
そして、ソース領域３０３の上部にはソース電極３０９が形成されており、該ソース電極３０９は、コンタクトホール（図示せず）を介してソース領域３０３と接続されている。また、ドレイン領域３０４の上部にはドレイン電極３１０が形成されており、該ドレイン電極３１０は、コンタクトホール（図示せず）を介してドレイン領域３０４と接続されている。
【００８３】
そして、ＰＭＯＳトランジスタＰ２と、ＮＭＯＳトランジスタＮ２と、ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１のゲート電極２２が入力端子に接続される。また、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とのドレイン電極３１が出力端子に接続され、ＰＭＯＳトランジスタＰ１のソース電極３２が配線３１１によりＰＭＯＳトランジスタＰ２のドレイン電極３１０に接続される。そして、ＰＭＯＳトランジスタＰ２のソース電極３０９が図示しない電源電圧Ｖddに接続され、ＮＭＯＳトランジスタＮ１のソース電極３０が配線３１２によりＮＭＯＳトランジスタＮ２のドレイン電極３０７に接続され、ＮＭＯＳトランジスタＮ２のソース電極３０８が図示しない電源電圧Ｖssに接続される。
【００８４】
このインバータにおいては、Ｎ１、Ｎ２、Ｐ１、Ｐ２の４つの薄膜トランジスタが、異なる面方位を有する単結晶粒内にそれぞれ２つずつ形成されている。すなわち、第１の面方位を有する単結晶粒１６１内にＮ１及びＰ１が形成され、第２の面方位を有する単結晶粒１６２内にＮ２及びＰ２が形成されている。
【００８５】
ここで、このＣＭＯＳ回路に入力がされた場合の出力経路は、Ｎ２−Ｎ１、またはＰ２−Ｐ１となる。そして、どちらの経路の場合も、異なる面方位を有する単結晶内に形成された薄膜トランジスタを一つずつ経由することになる。したがって、面方位によるＣＭＯＳ回路の特性への影響はどちらの経路においても双方に同様に及ぶため、面方位に起因した影響が一方の出力経路のみに偏重的に及ぶことがない。
【００８６】
その結果、上述した第１の実施の形態と同様に、チャネル領域の面方位に起因した特性のばらつきの発生を防止することができるという効果が得られる。したがって、このインバータ回路によれば、チャネル領域の面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高いインバータ回路を実現できる。
【００８７】
このような構成のＣＭＯＳ回路は、上述した第一の実施の形態と同様にして作製することができる。
【００８８】
＜第３の実施の形態＞
図１６及び図１７は、本発明に係るＣＭＯＳ回路を用いて構成したパスゲートの構成を示す図であり、図１６は平面図であり、図１７は回路図である。なお、図１６においては、主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。なお、理解の容易のため、上述した実施の形態と同様の部材には上記と同じ符号を付してある。
【００８９】
本実施の形態に係るパスゲートは、第１の実施の形態と同様に、ガラス基板上の絶縁膜に形成されたグレイン・フィルタ５２を半導体膜の結晶化の際の起点として形成された単結晶粒を用いて２つのタイプの薄膜トランジスタが形成されることにより構成されている。すなわち、単結晶粒１６１内にＮＭＯＳトランジスタとＰＭＯＳトランジスタとが形成されてＣＭＯＳ回路が構成されている。そして、図１７に示すようにＣＭＯＳ回路のＮＭＯＳトランジスタとＰＭＯＳトランジスタとには相補的な信号が入力され、この信号は一方がｈｉｇｈの場合には他方はｌｏｗとされる。
【００９０】
ＮＭＯＳトランジスタは、図１６に示すように、グレイン・フィルタ５２を含む領域を避けてロの字型にパターニングされたシリコン膜１６のうち略半分を占める略長方形の領域の一方（図１６においては、下側半分の領域）に形成されている。この略長方形の領域の長手方向の一端側の領域（図１６においては、左側半分の領域）が高濃度のソース領域１２１とされ、他端側の領域（図１６においては、右側半分の領域）が高濃度のドレイン領域１２３とされている。そして、該ソース領域１２１とドレイン領域１２３とに挟まれた領域がチャネル領域１２６とされている。
【００９１】
また、チャネル領域１２６の上部には、クロック制御のゲート電極７１が略長方形の長辺に略垂直な方向に形成されている。該クロック制御のゲート電極７１は、クロックライン９１に接続されている。
【００９２】
そして、ソース領域１２１の上部にはソース電極１３０が形成されており、該ソース電極１３０は、コンタクトホール（図示せず）を介してソース領域１２１と接続されている。また、ドレイン領域１２３の上部にはドレイン電極１３１が形成されており、該ドレイン電極１３１は、コンタクトホール（図示せず）を介してドレイン領域１２３と接続されている。ここで、ソース電極１３０及びドレイン電極１３１は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの共通電極とされている。
【００９３】
一方、ＰＭＯＳトランジスタは、図１６に示すように、グレイン・フィルタ５２を含む領域を避けてロの字型にパターニングされたシリコン膜１６のうち略半分を占める略長方形の領域の他方（図１６においては、上側半分の領域）に形成されている。この略長方形の領域の長手方向の一端側の領域（図１６においては、左側半分の領域）が高濃度のソース領域１２５とされ、他端側の領域（図１６においては、左側半分の領域）が高濃度のドレイン領域１２４とされている。そして、該ソース領域１２５とドレイン領域１２４とに挟まれた領域がチャネル領域１２７とされている。
【００９４】
また、チャネル領域１２７の上部には、クロック制御のゲート電極７２が略長方形の長辺に略垂直な方向に形成されている。該クロック制御のゲート電極７２は、クロックライン９２に接続されている。
【００９５】
そして、ソース領域１２５の上部にはソース電極１３０が形成されており、該ソース電極１３０は、コンタクトホール（図示せず）を介してソース領域１２５と接続されている。また、ドレイン領域１２４の上部にはドレイン電極１３１が形成されており、該ドレイン電極１３１は、コンタクトホール（図示せず）を介してドレイン領域１２４と接続されている。前述の通り、ソース電極１３０及びドレイン電極１３１は、ＮＭＯＳトランジスタとＰ型薄膜トランジスタとの共通電極とされている。
【００９６】
このパスゲートにおいては、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタとがともに一つの単結晶粒１６１に形成されている。これにより、このパスゲートではＣＭＯＳ回路を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのチャネル領域の面方位を揃えることができるため、上述した本発明の効果を得ることができる。したがって、このパスゲートによれば、チャネル領域の面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高いパスゲートを実現できる。
【００９７】
また、図１６及び図１７に示したパスゲートの変形例を図１８に示す。図１８に示したパスゲートは、図１６及び図１７に示したパスゲートにおいてソース領域及びドレイン領域を大きくした構成とされており、単結晶粒１６１、１６２、１６３に亘る広い領域にロの字型のシリコン膜１６が形成されている。なお、ソース領域及びドレイン領域は、上記のパスゲートと同様に高濃度のソース領域及びドレイン領域とされている。
【００９８】
そして、ソース電極１３０が単結晶粒１６１と単結晶粒１６２との間の結晶粒界５４上に形成され、ドレイン電極１３１が単結晶粒１６３内のグレイン・フィルタ５２上に形成されている。結晶粒界上及びグレイン・フィルタ上は、半導体膜が他の領域よりも盛り上がって形成されるため、電極となる金属とのコンタクトを取りやすいというメリットがあり、このような構成とすることにより、ソース領域及びドレイン領域からのコンタクトを容易且つ確実に取ることができる。
【００９９】
このパスゲートにおいても、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタとがともに一つの単結晶粒１６１に形成されている。これにより、このパスゲートではＣＭＯＳ回路を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのチャネル領域の面方位を揃えることができるため、上述したパスゲートと同様に本発明の効果を得ることができる。したがって、このパスゲートによれば、チャネル領域の面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高いパスゲートを実現できる。
【０１００】
＜第４の実施の形態＞
図１９及び図２０は、本発明に係るＣＭＯＳ回路を用いて構成したクロックトインバータを示す図であり、図１９は平面図であり、図２０は回路図である。なお、図１９においては、前記と同様に主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、理解の容易のため、上述した実施の形態と同様の部材には上記と同じ符号を付してある。
【０１０１】
図１９に示したクロックトインバータ回路は、図１に示したインバータ回路と基本的な構成は同じであるため、図１と異なる点についてのみ説明し、詳細な説明は省略する。
【０１０２】
このクロックトインバータは、図１に示したインバータにおいて、ドレイン領域２３における単結晶粒１６１内の領域であってドレイン電極３１とゲート電極２２１との間の領域、及びドレイン領域２４における単結晶粒１６１内の領域であってドレイン電極３１とゲート電極２２２との間の領域にクロック制御用のゲート電極７１、７２を設けた構成とされている。そして、コの字型のシリコン膜１６におけるクロック制御用のゲート電極７１、７２に対応した領域が、それぞれチャネル領域７３、７４とされている。なお、クロック制御用のゲート電極７１、７２は、図示しないクロックラインに接続されている。
【０１０３】
また、ソース領域２１及びソース領域２５が、単結晶粒１６１から該単結晶粒１６１に隣接する単結晶粒１６２にまたがって形成されている。また、ドレイン領域２３及びドレイン領域２４が、単結晶粒１６１から該単結晶粒１６１に隣接する単結晶粒１６３にまたがって形成されている。
【０１０４】
そして、ソース電極３０、３２が、ソース領域２１及びソース領域２５における単結晶粒１６２内の領域にそれぞれ形成されている。また、ドレイン電極３１が、単結晶粒１６１と単結晶粒１６２との間の結晶粒界５５上に形成されている。ここで、結晶粒界上は半導体膜が他の領域よりも盛り上がって形成されるため、電極となる金属とのコンタクトを取りやすいというメリットがあり、このような構成とすることにより、ドレイン領域からのコンタクトを容易且つ確実に取ることができる。
【０１０５】
このクロックトインバータでは、４つのチャネル領域２６、２７、７３、７４が全て一つの単結晶粒１６１内に形成されている。これにより、このクロックトインバータでは４つのチャネル領域の面方位を全て同一に揃えることができるため、上述した本発明の効果を得ることができる。したがって、このクロックトインバータによれば、チャネル領域の面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高いクロックトインバータを実現できる。
【０１０６】
＜第５の実施の形態＞
図２１は、本発明に係るＣＭＯＳ回路を用いて構成したクロックトインバータの他の構成例を示す平面図である。なお、図２１においては、前記と同様に主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、理解の容易のため、上述した実施の形態と同様の部材には上記と同じ符号を付してある。
【０１０７】
図２１に示したクロックトインバータは、図１９に示したインバータの変形例であり、基本的な構成は同じであるため、図１９と異なる点についてのみ説明し、詳細な説明は省略する。
【０１０８】
このクロックトインバータでは、図２１に示すようにソース領域２１が単結晶粒１６１から該単結晶粒１６１に隣接する単結晶粒１６２にまたがって略Ｌ字型に形成されている。また、ソース領域２５が単結晶粒１６１から該単結晶粒１６１に隣接する単結晶粒１６３にまたがって略Ｌ字型に形成されている。ここで、単結晶粒１６１は、第１の面方位を有し、単結晶粒１６２及び単結晶粒１６３は、第１の面方位とは異なる第２の面方位を有する。
【０１０９】
そして、ソース電極３０、３２を、単結晶粒１６２内におけるソース領域２１の略先端部、及び単結晶粒１６３内におけるソース領域２５の略先端部にそれぞれ設けている。そして、該ソース電極３０、３２はそれぞれ電源電圧Ｖss、電源電圧Ｖddに接続されている。
【０１１０】
また、ソース電極３０とゲート電極２２１との間の領域、及びソース電極３２とゲート電極２２２との間の領域にクロック制御用のゲート電極７１、７２を設けた構成とされている。クロック制御用のゲート電極７１、７２は、図示しないクロックラインに接続されている。
【０１１１】
このように構成されたクロックトインバータでは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれにおいて、第１の面方位を有する単結晶粒１６１内と、第２の面方位を有する単結晶粒１６２内とにチャネル領域がそれぞれ１つずつ形成されている。その結果、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにおいては、第１の面方位に起因する特性への影響と第２の面方位に起因する特性への影響が略等しくなるため、一方のトランジスタのみに偏重的に面方位に起因した特性の影響が及ぶことなく、ＮＭＯＳトランジスタとＰＭＯＳトランジスタにおける特性のばらつきの発生が防止されるという効果を得ることができる。したがって、このクロックトインバータによれば、チャネル領域の面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高いクロックトインバータを実現できる。
【０１１２】
＜第６の実施の形態＞
図２３及び図２４は、本発明に係るＣＭＯＳ回路を用いて構成したクロックトインバータの他の構成例を示す図であり、図２３は平面図であり、図２４は回路図である。なお、図２３においては、前記と同様に主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、理解の容易のため、上述した実施の形態と同様の部材には上記と同じ符号を付してある。
【０１１３】
このクロックトインバータは、図１に示したインバータと図１６に示したパスゲートとを組み合わせて構成されている。そして、図１に示したインバータと図１６に示したパスゲートはともに本発明の効果を有して構成されているものであり、これらの組み合わせにより構成された本実施の形態のクロックトインバータ回路も上述した本発明の効果を有し、面方位に起因した特性のばらつきが防止されている。したがって、このクロックトインバータによれば、面方位の違いに起因した誤作動が防止され、動作の安定した信頼性の高いクロックトインバータを実現できる。
【０１１４】
＜第７の実施の形態＞
次に、本発明に係るＣＭＯＳ回路の適用例について説明する。本発明に係るＣＭＯＳ回路は、電気光学装置において、例えば液晶表示装置のスイッチング素子として、或いは有機ＥＬ表示装置の駆動素子等として利用することができる。
【０１１５】
図２５は、本発明に係る電気光学装置の一例である表示装置１００の回路の接続状態を示す図である。図２５に示すように、表示装置１００は、表示領域１１１内に画素領域１１２を配置して構成される。画素領域１１２は、有機ＥＬ発光素子を駆動する薄膜トランジスタを使用している。
【０１１６】
ドライバ領域１１５からは、発光制御線（Ｖgp）及び書き込み制御線が各画素領域１１２に供給されている。ドライバ領域１１６からは、電流線（Ｉdata）及び電源線（Ｖdd）が各画素領域１１２に供給されている。書き込み制御線と電流線（Ｉdata）を制御することにより、各画素領域に対する電流プログラムが行われ、発光制御線（Ｖgp）を制御することにより発光が制御される。そして、この表示装置１００では、ドライバ領域１１５及び１１６において本発明に係るＣＭＯＳトランジスタが使用されている。
【０１１７】
なお、前記において説明した回路は、発光要素に電流発光素子を使用する場合の回路の一例であり、他の回路構成とすることも可能である。また、発光要素には電流発光素子以外にも液晶表示素子を用いることも可能であり、この場合は液晶表示素子に対応して回路構成を変更すればよい。
【０１１８】
＜第８の実施の形態＞
図２６は、上述した表示装置１００を適用可能な電子機器、すなわち本発明に係るＣＭＯＳ回路を適用可能な電子機器の具体例を示す図である。
【０１１９】
図２６（ａ）は、本発明に係るＣＭＯＳ回路が搭載された携帯電話２３０であり、該携帯電話２３０は、電気光学装置（表示パネル）１００、アンテナ部２３１、音声出力部２３２、音声入力部２３３、及び操作部２３４などを備えて構成されている。携帯電話２３０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１２０】
図２６（ｂ）は、本発明に係るＣＭＯＳ回路が搭載されたビデオカメラ２４０であり、該ビデオカメラ２４０は、電気光学装置（表示パネル）１００、受像部２４１、操作部２４２、及び音声入力部２４３などを備えて構成されている。ビデオカメラ２４０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１２１】
図２６（ｃ）は、本発明に係るＣＭＯＳ回路が搭載された携帯型パーソナルコンピュータ２５０であり、該携帯型パーソナルコンピュータ２５０は、電気光学装置（表示パネル）１００、カメラ部２５１、及び操作部２５２などを備えて構成されている。携帯型パーソナルコンピュータ２５０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１２２】
図２６（ｄ）は、本発明に係るＣＭＯＳ回路が搭載されたヘッドマウントディスプレイ２６０であり、該ヘッドマウントディスプレイ２６０は、電気光学装置（表示パネル）１００、バンド部２６１、及び光学系収納部２６２などを備えて構成されている。ヘッドマウントディスプレイ２６０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１２３】
図２６（ｅ）は、本発明に係る薄膜トランジスタが搭載されたリア型プロジェクター２７０であり、該リア型プロジェクター２７０は、電気光学装置（光変調器）１００、光源２７２、光学系２７３、ミラー２７４、ミラー２７５、及びスクリーン２７６などを筐体内２７１に備えて構成されている。リア型プロジェクター２７０においては、上述した表示装置１００は光変調器として利用可能であり、本発明に係るＣＭＯＳ回路は、例えば光変調器や、内蔵される集積回路において適用可能である。
【０１２４】
図２６（ｆ）は、本発明に係るＣＭＯＳ回路が搭載されたフロント型プロジェクター２８０であり、該フロント型プロジェクター２８０は、電気光学装置（画像表示源）１００及び光学系２８１などを筐体内２８２に備えて構成されており、画像をスクリーン２８３に表示可能とされている。フロント型プロジェクター２８０においては、上述した表示装置１００は画像表示源として利用可能であり、本発明に係るＣＭＯＳ回路は、例えば画像表示源や、内蔵される集積回路において適用可能である。
【０１２５】
また、本発明に係るＣＭＯＳ回路は、前記の電子機器に限らず、あらゆる電子機器に適用可能である。例えば、前記の他にも、腕時計、ＩＣカード、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどの製造にも適用可能であり、高品質な電子機器が実現可能である。
【０１２６】
なお、本発明は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとによりＣＭＯＳ回路を構成しており、ＮＭＯＳトランジスタからの出力とＰＭＯＳトランジスタからの出力とがつながる構成を含む回路であれば、広く適用することが可能である。
【図面の簡単な説明】
【図１】 本発明に係るＣＭＯＳ回路を示す平面図である。
【図２】 図１に示すＡ−Ａ′方向の断面図である。
【図３】 図１に示すＢ−Ｂ′方向の断面図である。
【図４】 図１に示すＣＭＯＳ回路の回路図である。
【図５】 シリコン膜の形成方法について説明する平面図である。
【図６】 シリコン膜の形成方法について説明する工程図である。
【図７】 ガラス基板上に形成されたシリコン膜を示す平面図である。
【図８】 ＣＭＯＳ回路の製造方法を説明する工程図である。
【図９】 ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１０】 ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１１】 ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１２】 ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１３】 ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１４】 本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１５】 図１４に示すＣＭＯＳ回路の回路図である。
【図１６】 本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１７】 図１６に示すＣＭＯＳ回路の回路図である。
【図１８】 本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１９】 本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図２０】 図１９に示すＣＭＯＳ回路の回路図である。
【図２１】 本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図２２】 図２１に示すＣＭＯＳ回路の回路図である。
【図２３】 本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図２４】 図２３に示すＣＭＯＳ回路の回路図である。
【図２５】 本発明に係る電気光学装置の例を示す構成図である。
【図２６】 本発明に係る電気機器の例を示す図である。
【符号の説明】
１０ ガラス基板、１２ 絶縁膜、１６ シリコン膜、１６１、１６２、１６３単結晶粒、２０ 酸化シリコン膜、２１ ソース領域、２２、２２１、２２２ゲート電極、２３ ドレイン領域、２４ ドレイン領域、２５ ソース領域、２６ チャネル領域、２７ チャネル領域、２８ 酸化シリコン膜、３０ ソース電極、３１ ドレイン電極、３２ ソース電極、３６、３７、３８、３９ 電界緩和領域、５２ 起点部（グレイン・フィルタ）、５４、５５ 結晶粒界
Claims (11)
- 基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された単結晶粒を用いて形成された第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとを備え、
一つの前記単結晶粒をパターニングすることにより、前記単結晶粒の起点部がコの字の中央空白部に含まれるコの字型の半導体膜が形成され、
前記第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタは、前記コの字型の半導体膜に、ドレイン電流の向きを揃えて形成されるとともに、前記第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのチャネル領域は面方位を揃えて構成され、
前記コの字型の半導体膜の一対の突出部の一方に前記第１導電型の薄膜トランジスタのソース領域及びチャネル領域が、また他方に第２導電型の薄膜トランジスタのソース領域及びチャネル領域がそれぞれ形成され、前記一対の突出部を連結する連結部に前記第１導電型及び第２導電型の薄膜トランジスタのドレイン領域が形成されていることを特徴とする相補型薄膜トランジスタ回路。 - 基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された単結晶粒を用いて形成された第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとを備え、
一つの前記単結晶粒をパターニングすることにより、前記単結晶粒の起点部がロの字の中央空白部に含まれるロの字型の半導体膜が形成され、
前記第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタは、前記ロの字型の半導体膜に、ドレイン電流の向きを揃えて形成されるとともに、前記第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのチャネル領域は面方位を揃えて構成され、
前記ロの字型の半導体膜の互いに対向する一片に前記第１導電型の薄膜トランジスタのチャネル領域が、他の一片に前記第２導電型の薄膜トランジスタのチャネル領域が各々形成され、これら第１導電型及び第２導電型の薄膜トランジスタのチャネル領域が形成されていないロの字の辺に前記第１導電型及び第２導電型の薄膜トランジスタのソース領域及びドレイン領域が形成されていることを特徴とする相補型薄膜トランジスタ回路。 - 前記第１導電型の薄膜トランジスタ及び第２導電型の薄膜トランジスタのそれぞれのチャネル領域を挟んで両側に低濃度不純物領域からなる電界緩和領域が形成されていることを特徴とする請求項１または請求項２に記載の相補型薄膜トランジスタ回路。
- 前記単結晶粒は、非晶質または多晶質の半導体膜に熱処理を施してなることを特徴とする請求項１〜請求項３のいずれか一つに記載の相補型薄膜トランジスタ回路。
- 前記起点部は、前記基板の絶縁性表面に形成された凹部であることを特徴とする請求項４に記載の相補型薄膜トランジスタ回路。
- 前記単結晶粒は、前記半導体膜に前記凹部内の半導体膜が非溶融状態となり、他の部分が溶融する条件で前記熱処理を施してなることを特徴とする請求項５に記載の相補型薄膜トランジスタ回路。
- 前記熱処理は、レーザ照射であることを特徴とする請求項６に記載の相補型薄膜トランジスタ回路。
- 前記単結晶粒は、非晶質または多晶質のシリコン膜に熱処理を施してなるシリコン単結晶粒であることを特徴とする請求項４〜請求項７のいずれか一つに記載の相補型薄膜トランジスタ回路。
- 基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された単結晶粒を用いて形成された第１の第１導電型の薄膜トランジスタと第１の第２導電型の薄膜トランジスタと第２の第１導電型の薄膜トランジスタと第２の第２導電型の薄膜トランジスタを備え、
一つの前記単結晶粒をパターニングすることにより、前記単結晶粒の起点部がコの字の中央空白部に含まれるコの字型の第１半導体膜が形成され、
前記第１の第１導電型の薄膜トランジスタ及び第１の第２導電型の薄膜トランジスタは、前記コの字型の第１半導体膜に、ドレイン電流の向きを揃えて形成されるとともに、前記第１の第１導電型の薄膜トランジスタ及び第１の第２導電型の薄膜トランジスタのチャネル領域は面方位を揃えて構成され、
前記コの字型の第１半導体膜の一対の突出部の一方に前記第１の第１導電型の薄膜トランジスタのソース領域及びチャネル領域が、また他方に前記第１の第２導電型の薄膜トランジスタのソース領域及びチャネル領域がそれぞれ形成され、
前記一対の突出部を連結する連結部に前記第１の第１導電型の薄膜トランジスタ及び第１の第２導電型の薄膜トランジスタのドレイン領域が形成されている相補型薄膜トランジスタ回路と、
前記相補型薄膜トランジスタ回路が形成された単結晶粒に隣接する一つの単結晶粒をパターニングすることにより該単結晶粒の起点部がコの字の中央空白部に含まれるコの字型の第２半導体膜が形成され、
前記第２の第１導電型の薄膜トランジスタ及び第２の第２導電型の薄膜トランジスタは、前記コの字型の第２半導体膜に、ドレイン電流の向きを揃えて形成されるとともに、前記第２の第１導電型の薄膜トランジスタ及び第２の第２導電型の薄膜トランジスタのチャネル領域は面方位を揃えて構成され、
前記コの字型の第２半導体膜の一対の突出部の一方に前記第２の第１導電型の薄膜トランジスタのソース領域及びチャネル領域が、また他方に前記第２の第２導電型の薄膜トランジスタのソース領域及びチャネル領域がそれぞれ形成され、
前記一対の突出部を連結する連結部に前記第２の第１導電型の薄膜トランジスタ及び第２の第２導電型の薄膜トランジスタのドレイン領域が形成され、
前記前記第１の第１導電型の薄膜トランジスタ及び第１の第２導電型の薄膜トランジスタが形成される単結晶粒の面方位と、前記第２の第１導電型の薄膜トランジスタ及び第２の第２導電型の薄膜トランジスタが形成される単結晶粒の面方位は異なっており、
前記第１の第１導電型の薄膜トランジスタと前記第２の第１導電型の薄膜トランジスタとが直列接続され、
前記第１の第２導電型の薄膜トランジスタと前記第２の第２導電型の薄膜トランジスタとが直列接続されていることを特徴とするＣＭＯＳインバータ回路。 - 請求項１〜請求項８のいずれか一つに記載の相補型薄膜トランジスタ回路または請求項９に記載のＣＭＯＳインバータ回路を備えることを特徴とする電気光学装置。
- 請求項１〜請求項８のいずれか一つに記載の相補型薄膜トランジスタ回路または請求項９に記載のＣＭＯＳインバータ回路を備えることを特徴とする電子機器。
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