KR100464861B1 - 불 휘발성 메모리 소자의 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 92
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 238000005468 ion implantation Methods 0.000 claims abstract description 44
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 239000007943 implant Substances 0.000 claims abstract description 7
- 230000015654 memory Effects 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 28
- 125000006850 spacer group Chemical group 0.000 claims description 28
- 150000004767 nitrides Chemical class 0.000 claims description 22
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- -1 spacer nitride Chemical class 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 33
- 229920002120 photoresistant polymer Polymers 0.000 description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 19
- 150000002500 ions Chemical class 0.000 description 10
- 238000004380 ashing Methods 0.000 description 8
- 238000007667 floating Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
불 휘발성 메모리 소자의 형성방법이 개시되어 있다. 상기 방법은 기판 상에 ONO구조를 갖는 유전막 패턴을 형성한 후 유전막 패턴을 커버하는 제1폴리막 패턴을 형성한다. 이어서, 제1폴리막 패턴을 패터닝하여 상기 유전막 패턴의 소정영역을 노출시키고, 스플릿된 형상을 갖는 제2폴리막 패턴을 형성한다. 이어서, 제2폴리막 패턴에 의해 노출되는 상기 유전막 패턴을 식각한 후 제2폴리막 패턴을 이온주입 마스크로 적용하여 기판의 표면 아래로 불순물을 이온주입함으로써 상기 제2폴리막 패턴에 의해 노출되는 영역과 얼라인되고, 수직적 프로파일을 갖는 소오스/드레인 영역을 형성하는데 있다. 이렇게 형성된 소자는 프로그램의 효율을 증가시킬 뿐만 아니라 드레인 영역의 누설전류를 방지할 수 있다.
Description
본 발명은 불 휘발성 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는 스플릿 구조를 갖는 SONOS 또는 MONOS 메모리 셀의 형성방법에 관한 것이다.
반도체 메모리 소자는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 소자와 데이터를 입력하면 그 상태를 유지할 수 있는 불 휘발성 메로리 장치로 크게 구분할 수 있다.
이러한 불 휘발성 메모리 소자는 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, 파울러 노드하임(Fowler- Nordheim; 이하 "F-N"이라 한다) 터널링(tunneling) 또는 열전자(hot electron)를 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
그리고, 일반적인 불 휘발성 메모리의 프로그램 동작은, 컨트롤 게이트에 인가된 양(positive)의 전압이 플로팅-게이트에 커플링되어 F-N 터널링(tunneling) 또는 핫-캐리어 주입(hot-carrier injection)에 의해 기판으로부터 전자들이 터널 산화막을 거쳐 상기 플로팅 게이트 내로 포획(capture)되는 것을 원리로 한다. 이와 반대로, 소거(erase) 동작은 컨트롤 게이트에 인가된 음(negative)의 전압에 의해 플로팅-게이트 내의 전자들이 기판으로 빠져나가는 것을 원리로 한다. 여기서, 프로그램 동작시 컨트롤 게이트에 인가된 전압에 의해 플로팅 게이트로 커플링되는 전압의 비율을 커플링 계수(coupling ratio)라 하며, 상기 커플링 계수가 높을수록 제품의 속도 및 성능이 향상되는 특성을 갖는다.
현재, 공정기술 측면에서 불 휘발성 메모리 소자(NVM : Nonvolatile Semiconductor Memories)기술은 크게 플로팅 게이트(Floating Gate)를 포함하는 플로팅 게이트 반도체 계열과 두 종류 이상의 유전막이 2중, 혹은 3중으로 적층된 MIS(Metal Insulator Semiconductor; 이하"MIS"라 ) 계열로 구분된다.
상기 플로팅 게이트 반도체 계열은 퍼텐셜 웰(Potential Well)을 이용하여 기억의 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적인 예이다.
반면에, MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/silicon Oxide-Nitride-Oxide Semiconductor)구조가 대표적인 예이다.
이하, 첨부된 도면을 참고하여 종래의 불 휘발성 메모리 소자를 설명하기로 한다.
도 1은 종래의 불 휘발성 메모리 소자의 SONOS 메모리 셀 구조를 나타내는 단면도이다.
상기 도 1에 도시된 SONOS 메모리 셀의 게이트 전극은 반도체 기판(10)상에 유전층(20)과 컨트롤 게이트용 폴리막(22)이 적층된 구조를 갖는다. 그리고, 상기 게이트 전극의 양측부에 해당하는 반도체 기판(10)의 표면에는 소오스/드레인 영역(12a,12b)이 형성되어 있다.
여기서, 상기 유전층(20)은 제1산화막(14), 질화막(16) 및 제2산화막(18)을 순차적으로 적층된 ONO(Oxide-Nitride0-Oxide)구조를 갖는다. 상기 제1산화막(14)은 터널링 산화막으로 이용되고, 제2산화막(16)은 블록킹 산화막으로 이용된다.
상기와 같은 구조를 갖는 적층형 SONOS 메모리 셀의 구조는 단위 메모리 셀의 크기를 작게 형성할 수 있는 장점을 가지고 있으나, 상기 게이트 전극이 형성된 기판의 채널영역(도시하지 않음)에는 ONO구조를 갖는 유전층(20)이 존재하기 때문에 초기의 문턱전압(Threshold Voltage; Vth) 및 프로그램 전류가 증가되는 문제점을 갖고 있다. 또한, 소자의 동작시 불완전한 데이터 소거(Incomplete Erase)가 발생될 수 있어, 데이터의 유지특성(Endurance)이 열화될 수 있는 문제점을 초래한다.
상기 적층형 SONOS의 문제점을 해결하기 위한 구조를 갖는 SONOS 메모리 셀이 일본공개특허 2000-201115호에 개시되어 있고, 컨트롤 게이트 하부에 유전막이 국부적으로 존재하는 스플릿 구조를 갖는 SONOS 메모리 셀이 미국등록특허 US6,011,725에 개시되어 있다.
도 2a 내지 도 2f는 종래의 불휘발성 메모리 소자의 스플릿 구조를 갖는 SONOS 메모리 셀을 나타내는 공정 단면도이다.
도 2a 및 도 2b를 참조하면, 기판(50) 상에 제1산화막(Oxide;54)/질화막(nitride;56)/제2산화막(Oxide;56)이 순차적으로 적층된 ONO 구조를 갖는 유전막 패턴(60)을 형성한다. 상기 유전막 패턴(60)은 불 휘발성 메모리 셀의 전자를 트랩(trap)하는 역할을 한다. 그리고, 상기 유전막 패턴(60)이 형성된 기판(50) 상에 균일한 두께를 갖는 폴리막(70)을 형성한다.
도 2c 및 도 2d를 참조하면, 상기 폴리막(70) 상에 스플릿된 컨트롤 게이트 전극의 형성영역을 정의하는 식각마스크(도시하지 않음)를 형성한 후, 식각마스크에 의해 노출되는 폴리막(70)을 패턴닝 함으로써 상기 유전막 패턴(60)의 소정영역을 노출시키고, 스플릿 구조를 갖는 폴리막 패턴(70a)을 형성한다. 여기서, 상기 폴리막 패턴은 스플릿 구조를 갖는 불 휘발성 메모리 셀의 컨트롤 게이트에 해당한다.
그리고, 식각마스크를 제거한 후 상기 폴리막 패턴(70a)을 이온주입 마스크로 적용하여 상기 유전막 패턴(60)이 존재하는 기판의 표면 아래 및 드레인 영역에 해당하는 기판의 표면 아래로 불순물을 이온 주입함으로써 예비 소오스/드레인 영역(52a,52b)을 형성한다.
이때, 형성되는 예비 소오스 영역(52a)은 상기 유전막 패턴(60)을 고려한 이온 주입에너지 조건하에서 형성되기 때문에 이온 주입되는 불순불의 산포도가 넓게(broad)형성된다.
도 2e 및 도 2f를 참조하면, 상기와 같은 결과물들이 형성된 기판(100) 상에 게이트 스페이서용 질화막(72)을 균일한 두께를 갖도록 형성한다. 그리고, 상기 스페이서용 질화막(72)에 에치백 공정을 수행함으로써 스플릿 구조를 갖는 폴리막 패턴(70a)의 측벽에만 존재하는 질화막 스페이서(72a)가 형성된다. 여기서, 상기 게이트 스페이서(72a)를 형성하기 위한 에치백 공정시 상기 유전막 패턴(60)을 분리시켜야 하기 때문에 상기 드레인 영역(32b)에 해당하는 기판이 과식각된다. 이로 인해, 상기 드레인 영역(32b)에 해당하는 기판의 표면에는 리세스(R)가 발생된다.
이후에, 상기 게이트 스페이서(72a)가 형성된 폴리막 패턴(70)을 이온주입 마스크로 적용하여 노출되는 예비 소오스/드레인 영역(32a,32b)이 형성된 기판의 표면 아래로 고농도의 불순물을 이온주입공정을 수행함으로써 LDD구조를 갖는 소오스/드레인 영역(54a,54b)이 형성된다.
그러나, 상기와 같은 방법으로 형성된 스플릿 구조를 갖는 SONOS 메모리 셀은 상기 소오스 영역의 프로파일이 넓게 형성되기 때문에 채널영역의 감소로 인한 프로그램의 효율을 저하시킨다. 또한, 상기 드레인 영역에 해당하는 기판의 리세스(R)로 인해 불 휘발성 메모리 소자의 누설전류가 발생되어 반도체 소자의 신뢰성을 저하시키는 문제점을 초래한다.
따라서, 본 발명의 제1목적은 불 휘발성 메모리 소자의 동작시 핫-케리어를 이용한 프로그램 효율의 특성을 향상시킬 수 있는 불 휘발성 메모리 소자의 형성방법을 제공하는데 있다.
본 발명의 제2목적은 불 휘발성 메모리 소자의 프로그램 효율의 증가 및 소오스/드레인 영역에 해당하는 기판의 리세스를 방지함으로써 누설전류를 억제할 수있는 불 휘발성 메모리 소자의 형성방법을 제공하는데 있다.
도 1은 종래의 불 휘발성 메모리 소자의 SONOS 메모리 셀 구조를 나타내는 단면도이다.
도 2a 내지 2f는 종래의 불 휘발성 메모리 소자의 스플릿 구조를 갖는 SONOS 메모리 셀을 나타내는 공정 단면도이다.
도 3은 본 발명의 불 휘발성 메모리 소자의 스플릿 구조를 갖는 SONOS 메모리 셀의 형성방법을 나타내는 공정 순서도이다.
도 4a 내지 도 4l은 본 발명의 일 실시예로서 불 휘발성 메모리 소자의 스플릿 구조를 갖는 SONOS 메모리 셀의 형성방법을 설명하기 위한 공정 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 소자 분리 패턴
102 : 게이트 산화막 104a : 하부 산화막 패턴
106a : 제1질화막 패턴 108a : 상부 산화막 패턴
110 : 유전막 패턴 120 : 제1폴리실리콘막
130a: 예비 소오스 영역 130b : 예비 드레인 영역
135 : 질화막 스페이서 140 : 제2포토레지스트 패턴
150 : 제3포토레지스트 패턴 160 : 제4포토레지스트 패턴
170 : 제5포토레지스트 패턴 180 : 제6포토레지스트 패턴
상술한 제1목적을 달성하기 위하여 본 발명은,
기판 상에 ONO구조를 갖는 유전막 패턴을 형성한 상기 기판 상에 상기 유전막 패턴을 커버하는 제1폴리막 패턴을 형성한다. 이어서, 상기 제1폴리막 패턴을 패터닝함으로써 상기 유전막 패턴의 소정영역을 노출시키고, 스플릿된 형상을 갖는 제2폴리막 패턴을 형성한다. 이어서, 상기 제2폴리막 패턴에 의해 노출되는 상기 유전막 패턴을 식각한다. 그리고, 상기 제2폴리막 패턴을 이온주입 마스크로 적용하여 기판의 표면 아래로 불순물을 이온주입함으로써 상기 제2폴리막 패턴에 의해 노출되는 영역과 얼라인되고, 수직적 프로파일을 갖는 소오스/드레인 영역을 형성하는 단계를 포함하는 불 휘발성 메모리 소자의 형성방법을 제공하는데 있다.
여기서, 상기 불 휘발성 메모리 소자는 스플릿 구조를 갖는 SONOS 메모리 셀을 나타낸다.
또한, 상기 제2목적을 달성하기 위한 본 발명은,
먼저, 기판 상에 ONO구조를 갖는 유전막 패턴을 형성한 후 상기 유전막 패턴에 의해 노출되는 기판을 산화시킨다. 이어서, 기판 상에 상기 유전막 패턴을 커버하는 제1폴리막 패턴을 형성한 후 상기 제1폴리막 패턴을 제1식각함으로써 상기 유전막 패턴의 소정영역을 노출시키고, 스플릿된 제2폴리막 패턴을 형성한다. 이어서, 상기 스플릿된 제2폴리막 패턴에 의해 노출되는 상기 유전막 패턴을 제2식각함으로써 소정의 두께를 갖는 제1유전막 패턴을 형성한다. 이어서, 상기 스플릿된제2폴리막 패턴을 이온주입 마스크로 적용하여 상기 제1유전막 패턴이 존재하는 기판 및 상기 제2폴리막 패턴에 의해 노출된 기판의 표면 아래로 불순물을 제1이온 주입함으로써 수직적 프로파일 갖는 예비 소오스/드레인 영역을 형성한다. 이어서, 상기 스플릿된 제2폴리막 패턴의 측벽에 스페이서를 형성한다. 그리고, 상기 결과물을 이온주입 마스크로 적용하여 상기 예비 소오스/드레인 영역이 형성된 기판의 표면 아래로 불순물을 제2이온 주입함으로써 소자의 동작시 프로그램 효율을 증가시키는 수직적 프로파일의 LDD 구조를 갖는 소오스/드레인 영역을 형성하는 단계를 포함하는 불 휘발성 메모리 소자의 형성방법을 제공하는데 있다.
여기서, 상기 불 휘발성 메모리 소자는 스플릿 구조를 갖는 SONOS 메모리 셀을 나타낸다.
본 발명에 의하면, 전자를 트랩하는 ONO 구조의 유전막을 식각한 후 소오스 영역을 형성하는 이온주입 공정을 수행한다. 이러한 방법으로 형성된 소오스 영역은 폴리막 패턴에 의해 노출되는 유전막 패턴의 영역과 유사한 선폭을 갖고, 수직적 프로파일을 갖기 때문에 종래의 문제점으로 지적되는 채널영역의 감소를 효과적으로 방지할 수 있다. 또한, 게이트 스페이서 형성 공정시 드레인 영역에 해당하는 기판의 손실을 방지함으로써 불 휘발성 메모리 소자의 누설전류를 효과적으로 방지 할 수 있다.
이하, 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명의 불 휘발성 메모리 소자의 스플릿 구조를 갖는 SONOS 메모리 셀의 형성방법을 나타내는 공정 순서도이다.
도 3을 참조하면, 실리콘 기판 상에 STI 공정을 수행하여 소자분리막 패턴을 포함하는 반도체 기판을 마련한다.(S100)
이어서, 상기 반도체 기판 상에 제1산화막(Oxide)/질화막(nitride)/제2산화막(Oxide)이 순차적으로 적층된 ONO 구조를 갖는 유전막을 형성한다.(S110) 여기서 상기 제1산화막, 질화막 및 제2산화막은 각각 30 내지 90Å두께를 갖도록 형성하고, 바람직하게 40 내지 70Å의 두께를 갖도록 형성한다.
이어서, 상기 유전막 상에 제1포토레지스트 패턴을 형성한 후 이를 식각마스크로 적용하여 상기 유전막을 패턴닝 함으로써 불 휘발성 메모리 셀의 전자를 트랩(trap)하는 유전막 패턴을 형성한다.(S120)
이어서, 상기 제1포토레지스트 패턴을 에싱 스트립공정을 적용하여 제거한 후 유전막 패턴에 의해 노출된 기판의 표면을 산화시켜 게이트 산화막을 형성한다.(S130)
상기 유전막 패턴 및 게이트 산화막이 형성된 반도체 기판 상에 균일한 두께를 갖는 폴리막을 형성한다.(S140) 여기서, 상기 폴리막은 저압 화학 기상 증착(LPCVD) 방법에 의해 약 1200 내지 1800Å의 두께로 형성되고, 바람직하게는 약 1500Å의 두께로 형성된다.
이어서, 상기 폴리막 상에 스플릿된 컨트롤 게이트 전극의 형성 영역을 정의하는 식각마스크를 형성한 후 식각마스크에 의해 노출되는 폴리막을 패턴닝 함으로써 상기 유전막 패턴의 소정영역을 노출시키고, 스플릿 구조를 갖는 폴리막 패턴을형성한다.(S150) 여기서, 상기 폴리막 패턴은 스플릿 구조를 갖는 불 휘발성 메모리 셀의 컨트롤 게이트에 해당한다.
이어서, 상기 식각마스크를 제거한 후 상기 유전막 패턴에 해당하는 반도체 기판 만을 노출시키는 제2포토레지스트 패턴을 형성한다. 그리고, 상기 폴리막 패턴을 식각마스크로 적용하여 상기 노출되는 유전막 패턴을 셀프 얼라인(Self-align)방식으로 소정의 두께만큼 식각한다.(S160)
이때, 상기 유전막 패턴은 상기 폴리막 패턴에 의해 노출되는 제1산화막 패턴 및 질화막 패턴만을 제거하는 것이 바람직하다.
상기와 같이 유전막 패턴을 일부분만을 제거하는 이유는 i) 수직적 프로파일을 갖는 소오스 영역을 형성하기 위한 이온주입 공정시 상기 유전막 패턴의 일부분이 반도체 기판의 손상을 방지하는 버퍼막의 역할과 ii) 상기 폴리막 패턴에 스페이서를 형성함과 동시에 상기 소오스 영역에 해당하는 반도체 기판을 노출시키기 위한 에치백 공정을 수행할 때 드레인 영역에 해당하는 반도체 기판의 손실을 효과적으로 방지할 수 있기 때문에 메모리 소자의 누설전류의 억제 및 소자의 신뢰성을 높일 수 있기 때문이다.
이어서, 상기 제2포토레지스트 패턴 및 폴리막 패턴을 이온주입 마스크로 적용하여 상기 제1유전막 패턴이 존재하는 반도체 기판의 표면 아래로 5족의 불순물을 제1이온 주입함으로써 프로그램의 효율을 증가시킬 수 있는 수직적 프로파일을 갖는 예비 소오스 영역을 형성한다.(S170)
여기서, 상기 본 발명의 수직적 프로파일을 갖는 예비 소오스 영역을 형성방법은 종래와 달리 상기 유전막의 제1산화막 및 질화막이 제거된 상태에서 5족의 불순물을 이온 주입하는 공정을 수행하기 때문에 종래 보다 낮은 에너지 조건 하에서 이온주입공정이 수행된다. 상기 이온주입공정의 에너지 조건은 3 내지 15KeV이다.
이로 인해, 본 발명의 예비 소오스 영역은 폴리막 패턴에 의해 노출되는 유전막 패턴의 영역과 유사한 선폭을 갖고, 수직적 프로파일을 갖기 때문에 종래의 문제점으로 지적되는 채널영역의 감소를 효과적으로 방지할 수 있다. 그리고, 상기 폴리막 패턴에 의해 노출되는 유전막 패턴에 포함된 제2산화막은 상기 이온주입공정시 제거된다.
이어서, 에싱 스트립공정을 적용하여 상기 제2포토레지스트 패턴을 제거한 후 드레인 영역이 형성될 기판을 노출시키는 제3포토레지스트 패턴을 형성한다. 그리고, 상기 제3포토레지스트 패턴을 이온주입 마스크로 적용하고, 상기 제3포토레지스트 패턴에 의해 노출되는 반도체 기판의 표면 아래로 5족 불순물을 제2이온주입시키는 공정을 수행함으로써 스플릿 구조를 갖는 불 휘발성 메모리 셀의 예비 드레인 영역을 형성한다.(S180)
이어서, 에싱 스트립공정을 적용하여 상기 제3포토레지스트 패턴을 제거한 후 상기와 같은 결과물들이 형성된 반도체 기판 상에 게이트 스페이서용 질화막(SiN)을 형성한다.(S190) 여기서, 상기 질화막은 저압 화학 기상 증착(LPCVD) 방법에 의해 약 500 내지 1000Å의 두께로 형성되고, 바람직하게는 약 700Å의 두께로 형성된다.
이어서, 상기 게이트 스페이서용 질화막에 에치백 공정을 수행함으로써 스플릿 구조를 갖는 컨트롤 게이트에 해당하는 폴리막 패턴의 측벽에 질화막 스페이서를 형성한다.(S200)
이후에, 상기 게이트 스페이서가 형성된 폴리막 패턴을 이온주입 마스크로 적용하여 이로 인해 노출되는 예비 소오스/드레인영역이 형성된 기판의 표면 아래로 5족의 불순물을 제3이온주입공정을 수행함으로써 수직적 프로파일 및 LDD구조를 갖는 소오스/드레인 영역이 형성된다.(S210) 여기서, 상기 제3이온주입공정은 20 내지 50 KeV의 높은 에너지조건하에서 수행된다.
상술한 바와 같이 형성된 불 휘발성 메모리 셀은 상기 ONO 구조의 유전막이 컨트롤 게이트 하부 일부영역에만 존재하는 SONOS 또는 MONOS의 구조를 갖는 스플릿 게이트 소자이다.
그리고, 상기 SONOS 또는 MONOS의 구조를 갖는 스플릿 게이트의 소오스 영역은 유전막의 일부분을 식각한 후 종래 보다 낮은 이온주입에너지를 적용하여 형성되기 때문에 게이트 하부에 형성되는 채널영역을 보다 넓게 형성될 수 있도록 수직적 프로파일을 갖는다. 또한, 게이트 스페이서를 형성하는 공정시 유전막 패턴을 분리하는 식각공정을 수행하지 않아도 되기 때문에 드레인 영역에 해당하는 기판의 손실 방지로 인한 메모리 소자의 누설전류를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 4a 내지 도 4l은 본 발명의 일 실시예로서 불 휘발성 메모리 소자의 스플릿 구조를 갖는 SONOS 메모리 셀의 형성방법을 설명하기 위한 공정 단면도들이다.
도 4a를 참조하면, 실리콘과 같은 물질로 이루어진 실리콘 기판(도시하지 지 않음) 상에 STI 공정 및 N웰 및 P웰을 형성하는 공정을 수행함으로써 소자분리막 패턴(101)을 포함하고, PMOS 영역, NMOS 영역, 셀 영역으로 구분되는 반도체 기판(100)을 형성한다.
도 4b를 참조하면, 상기 게이트 산화막(102)이 형성된 반도체 기판(100) 상에 유전막(도시하지 않음)을 형성한다. 여기서 상기 유전막은 하부옥시나이트라이드막(oxynitride)/제1질화막(nitride)/상부 산화막(Oxide)이 순차적으로 적층된 ONO 구조를 갖고있다.
이어서, 상기 셀 영역에 존재하는 유전막(도시하지 않음) 상에 불 휘발성 메모리 셀의 전자를 트랩(trap)하는 유전막 패턴(110)의 형성 영역을 정의하는 제1포토레지스트 패턴(130)을 형성한다.
이후에, 상기 제1포토레지스트 패턴(130)을 식각마스크로 적용하여 상기 제1포토레지스트 패턴(130)에 의해 노출되는 유전막을 건식식각 함으로써 상기 셀 영역에만 존재하는 유전막 패턴(110)을 형성한다. 여기서, 상기 유전막 패턴(110)은 약 40Å의 두께를 갖는 하부옥시나이트라이드막패턴(104a), 약 40 내지 60Å의 두께를 갖는 질화막 패턴(106a) 및 약 50 내지 100Å의 두께를 갖는 상부 산화막 패턴(108a)이 순차적으로 적층된 구조를 갖는다.
도 4c를 참조하면, 에싱 스트립공정을 적용하여 상기 제1포토레지스트 패턴을 제거한 후 상기 유전막 패턴에 의해 노출된 기판을 산화시켜 옥시나이트라이드막을 성장시킴으로써 로직 영역의 NMOS, PMOS 트랜지스터의 게이트 산화막(102)을 형성한다. 그리고, 상기 유전막 패턴(110) 및 게이트 산화막(102) 상에 균일한 두께를 갖는 제1폴리실리콘막(120)을 연속적으로 형성한다. 여기서 상기 제1폴리실리콘막(120)은 저압 화학 기상 증착(LPCVD) 방법에 의해 약 1500Å의 두께로 형성된다.
이어서, 도면에 도시되어 있지는 않지만, 상기 제1폴리실리콘막(120) 상에 반사방지막을 약 700Å의 두께로 형성한다.
도 4d를 참조하면, 상기 제1폴리실리콘막 상에 NMOS 영역의 게이트 전극(115a), PMOS 영역의 게이트 전극(115a) 및 셀 영역의 스플릿된 컨트롤 게이트 전극 (120b)의 형성 영역을 정의하는 식각마스크(도시하지 않음)를 형성한다.
이어서, 상기 식각마스크에 의해 노출되는 제1폴리실리콘막(120) 및 게이트 산화막(102)을 순차적으로 건식 식각 함으로써, NMOS 영역 및 PMOS 영역에 각각 존재하고, 제1폴리실리콘막 패턴(120a)과 게이트 산화막 패턴(102a)을 포함하는 게이트 전극(115a) 및 셀 영역에 존재하고, 스플릿 구조를 갖는 제1폴리실리콘막 패턴(120b)을 형성한다. 여기서, 상기 셀 영역에 존재하는 제1폴리실리콘막 패턴(120b)은 스플릿 구조를 갖는 불 휘발성 메모리 셀의 컨트롤 게이트에 해당한다.
이후에, 상기 식각마스크를 제거한 후 상기 제1폴리실리콘막패턴(120a,120b)을 산화시킴으로써 상기 제1폴리실리콘막 패턴(120a,120b)의 표면에 자연 산화막(도시하지 않음)을 형성한다.
도 4e를 참조하면, 상기 게이트 전극(115a) 및 상기 유전막 패턴(110)의 소정영역 노출시키는 제1폴리실리콘막 패턴(120b)이 형성된 기판 상에 상기 유전막 패턴(110)에 해당하는 영역만을 노출시키는 제2포토레지스트 패턴(140)을 형성한다.
이어서, 상기 셀 영역의 제1폴리실리콘막 패턴(120b)을 식각마스크로 적용하여 상기 노출되는 유전막 패턴을 셀프 얼라인(Self-align)방식으로 식각한다. 이때, 상기 유전막 패턴은 상기 제1폴리실리콘막 패턴(120b)에 의해 노출되는 상부 산화막 패턴 및 제1질화막 패턴만을 제거하는 것이 바람직하다.
상기와 같이 유전막 패턴을 일부분만을 제거하는 제1이유는 이후, 수직적 프로파일을 갖는 소오스 영역(132a)을 형성하기 위한 이온주입 공정시 상기 유전막 패턴의 일부분이 반도체 기판(100)의 손상을 방지하는 버퍼막의 역할을 하기 때문이다.
또한, 상기와 같이 유전막 패턴을 일부분만을 제거하는 제2이유는 이후, 상기 제1폴리막 패턴에 스페이서를 형성함과 동시에 상기 소스영역에 해당하는 기판을 노출시키기 위한 에치백 공정을 수행할 때 상기 드레인 영역에 해당하는 기판의 손실을 효과적으로 방지하여 메모리 소자의 누설전류를 억제 및 소자의 신뢰성을 높일 수 있기 때문이다.
이후에, 상기 제2포토레지스트 패턴(140) 및 제1폴리실리콘막 패턴(120b)을이온주입 마스크로 적용하여 상기 제1유전막 패턴(110a)이 존재하는 반도체 기판(100)의 표면 아래로 비소(As)이온을 5 내지 10KeV의 에너지로 제1이온주입공정을 수행한다.
이로 인해, 상기 제1폴리실리콘막 패턴(120b)에 의해 노출되는 제1유전막 패턴(110a)의 영역과 유사한 선폭을 갖고, 프로그램 효율을 높일 수 이는 수직적 프로파일을 갖는 예비 소오스 영역(132a)이 형성된다. 이때 상기 제1폴리실리콘 패턴(120b)에 의해 노출되는 제1유전막 패턴(110a)의 하부 산화막 패턴(104a)은 이온주입공정시에 제거된다.
도 4f를 참조하면, 에싱 스트립공정을 적용하여 상기 제2포토레지스트 패턴(140)을 제거한 후 상기 NMOS 영역에 해당하는 반도체 기판(100)만을 노출시키는 제3포토레지스트 패턴(150)을 형성한다.
이어서, 상기 NMOS 영역에 형성되어 있는 게이트 전극(115a)들을 이온주입 마스크로 적용하고, 상기 반도체 기판(100)의 표면 아래로 인(P)이온을 15 내지 25KeV의 에너지 조건하에서 제2이온주입공정을 수행함으로써 상기 게이트 전극(115a)의 예비 소오스/드레인 영역(132a,132b)을 형성한다.
도 4g를 참조하면, 에싱 스트립공정을 적용하여 상기 제3포토레지스트 패턴(150)을 제거한 후 상기 PMOS 영역에 해당하는 반도체 기판(100)만을 노출시키는 제4포토레지스트 패턴(160)을 형성한다.
이어서, 상기 PMOS 영역에 형성되어 있는 게이트 전극(115a)을 이온주입 마스크로 적용하고, 상기 반도체 기판(100)의 표면 아래로 붕소(B)이온을 15 내지25KeV의 에너지 하에서 제3이온주입공정을 수행함으로써 상기 게이트 전극(115b)의 예비 소오스/드레인 영역(132a,132b)을 형성한다.
도 4h 및 도 4i를 참조하면, 에싱 스트립공정을 적용하여 상기 제4포토레지스트 패턴(160)을 제거한 후 상기와 같은 결과물들이 형성된 기판 상에 약 700Å의 두께를 갖는 게이트 스페이서용 실리콘질화막(SiN)을 연속적으로 형성한다.
이어서, 상기 게이트 스페이서용 실리콘질화막(도시하지 않음)에 에치백 공정을 수행함으로써 상기 PMOS 영역 및 NMOS 영역의 게이트 전극(115a,115b)의 양 측벽에 스페이서(135)가 형성된다. 또한, 상기 셀 영역에 존재하며, 스플릿된 컨트롤 게이트에 해당하는 제1폴리실리콘막 패턴(120b)의 측벽에 스페이서(135)가 형성된다.
상기 도면에는 도시되지 않았지만, 상기 스페이서(135)를 형성하기 위한 에치백 공정을 수행할 때 상기 반도체 기판(100)의 손상을 방지하기 위해서는 상기 실리콘 질화막을 형성하기 전에 약 100Å이 두께의 버퍼용 산화막을 더 형성하는 것이 바람직하다.
도 4j를 참조하면, 상기 PMOS 영역에 해당하는 반도체 기판(100)만을 커버하는 제5포토레지스트 패턴(170)을 형성한다.
이어서, NMOS 영역 및 셀 영역에 형성되고 스페이서를 포함하는 게이트 전극들을 이온주입 마스크로 적용하고, 예비 소오스/드레인(132a/132b)영역이 형성된 기판의 표면 아래로 비소(AS)이온을 30 내지 4KeV의 에너지조건 하에서 제5이온주입시키는 공정을 수행한다. 이로 인해, 수직적 프로파일 및 LDD구조를 갖는소오스/드레인 영역(134a,134b)이 형성된다.
도 4k 및 도 4l을 참조하면, 에싱 스트립공정을 적용하여 상기 제5포토레지스트 패턴을 제거한 후 상기 NMOS 영역 및 셀 영역 해당하는 반도체 기판(100)만을 커버하는 제6포토레지스트 패턴(180)을 형성한다.
이어서, PMOS 영역에서 스페이서를 포함하는 게이트 전극(115a)을 이온주입 마스크로 적용하고, 예비 소오스/드레인(132a/132b)영역이 형성된 반도체 기판(100)의 표면 아래로 붕소(B)이온을 3 내지 5KeV의 에너지조건 하에서 제6이온주입시키는 공정을 수행하여 고농도의 소오스/드레인 영역(도시하지 안음)을 형성한다.
이로 인해, 수직적 프로파일 및 LDD구조를 갖는 소오스/드레인 영역(134a,134b)이 형성된다.
상술한 바와 같이 본 발명에 의하면, 폴리막 패턴에 의해 노출되는 유전막 패턴의 일부를 식각한 후 식각된 유전막 패턴을 버퍼산화막으로 사용하여 이온주입 공정을 수행함으로써 프로그램의 효율을 높일수 있는 수직적 프로파일을 갖는 소오스 영역을 형성할 수 있다.
또한, 게이트 스페이서를 형성하는 공정시 상기 유전막 패턴을 분리하는 식각공정을 수행하지 않아도 되기 때문에 드레인 영역에 해당하는 기판을 손실 방지할 수 있어 불 휘발성 메모리 소자의 누설전류 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (18)
- (a) 기판 상에 ONO구조를 갖는 유전막 패턴을 형성하는 단계;(b) 상기 기판 상에 상기 유전막 패턴을 커버하는 제1폴리막 패턴을 형성하는 단계;(c) 상기 제1폴리막 패턴을 패터닝함으로써 상기 유전막 패턴의 소정영역을 노출시키고, 스플릿된 형상을 갖는 제2폴리막 패턴을 형성하는 단계;(d) 상기 제2폴리막 패턴에 의해 노출되는 상기 유전막 패턴을 식각하는 단계; 및(e) 상기 제2폴리막 패턴을 이온주입 마스크로 적용하여 기판의 표면 아래로 불순물을 이온주입함으로써 상기 제2폴리막 패턴에 의해 노출되는 영역과 얼라인 되고, 수직적 프로파일을 갖는 소오스/드레인 영역을 형성하는 단계를 포함하는 불 휘발성 메모리 소자의 형성방법.
- 제1항에 있어서, 상기 유전막 패턴은 상기 기판 상에 소자분리 공정, 웰 및 채널영역을 형성하기 위한 이온주입 공정을 수행한 이후에 형성되는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
- 제1항에 있어서, 상기 유전막 패턴의 형성방법은,상기 기판 상에 20 내지 100Å의 두께를 갖는 하부 산화막을 형성하는 단계;상기 하부 산화막 상에 20 내지 100Å의 두께를 갖는 제1질화막을 형성하는 단계;상기 제1질화막 상에 20 내지 100Å의 두께를 갖는 상부 산화막을 형성하는 단계;상기 상부 산화막 상에 상기 유전막 패턴의 형성영역을 정의하는 식각마스크를 형성하는 단계; 및상기 식각마스크에 의해 노출되는 상부 산화막, 제1질화막 및 하부 산화막을 순차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
- 제1항에 있어서, 상기 유전막 패턴을 형성한 이후 상기 유전막 패턴에 의해 노출되는 기판을 산화시켜 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
- 제1항에 있어서, 상기 제2폴리막 패턴을 형성한 이후, 상기 제2폴리막 패턴의 표면을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
- 제1항에 있어서, 상기 유전막 패턴의 식각은 상기 셀프 얼라인 식각공정이고, 상기 유전막 패턴의 노출된 영역을 소정의 두께를 갖도록 식각하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
- 제1항에 있어서, 상기 소오스/드레인 영역은 LDD 구조를 갖도록 형성되는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
- 제7항에 있어서, 상기 LDD 구조를 갖는 소오스/드레인 영역의 형성 방법은,상기 제2폴리막 패턴에 의해 노출된 기판의 표면 아래로 불순물을 제1이온 주입시킴으로써 예비 소오스/드레인 영역을 형성하는 단계;상기 결과물 상에 스페이서용 질화막을 균일한 두께를 갖도록 연속적으로 형성하는 단계;상기 스페이서용 질화막에 에치백 공정을 수행함으로써 상기 제1폴리막 패턴의 측벽에 스페이서를 형성하는 단계; 및상기 스페이서가 형성된 제2폴리막 패턴을 이온주입 마스크로 적용하여 기판의 표면 아래로 불순물을 제2이온주입함으로써 LDD구조를 갖는 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
- 제8항에 있어서, 상기 제1이온주입 공정은 3 내지 15KeV의 낮은 에너지조건 하에서 5족 불순물을 이온주입하는 것이며, 상기 제2이온주입 공정은 20 내지 50 KeV의 높은 에너지조건 하에서 5족 불순물을 이온주입하는 것을 특징으로 하는 불휘발성 메모리 소자의 형성방법.
- 제1항에 있어서, 상기 (e)단계를 수행함으로써 형성되는 불 휘발성 메모리 소자는 스플릿 구조를 갖는 SONOS 또는 MONOS 메모리 셀인 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
- (a) 기판 상에 ONO구조를 갖는 유전막 패턴을 형성하는 단계;(b) 상기 유전막 패턴에 의해 노출되는 기판을 산화시키는 단계;(c)상기 기판 상에 상기 유전막 패턴을 커버하는 제1폴리막 패턴을 형성하는 단계;(d) 상기 제1폴리막 패턴을 제1식각함으로써 상기 유전막 패턴의 소정영역을 노출시키고, 스플릿된 형상을 갖는 제2폴리막 패턴을 형성하는 단계;(e) 상기 제2폴리막 패턴에 의해 노출되는 상기 유전막 패턴을 제2식각함으로써 소정의 두께를 갖는 제1유전막 패턴을 형성하는 단계;(f) 상기 제2폴리막 패턴을 이온주입 마스크로 적용하여 상기 제1유전막 패턴이 존재하는 기판 및 상기 제2폴리막 패턴에 의해 노출된 기판의 표면 아래로 불순물을 제1이온주입함으로써 수직적 프로파일 갖는 예비 소오스/드레인 영역을 형성하는 단계;(g)상기 제2폴리막 패턴의 측벽에 스페이서를 형성하는 단계; 및(h) 상기 결과물을 이온주입 마스크로 적용하여 상기 예비 소오스/드레인영역이 형성된 기판의 표면 아래로 불순물을 제2이온 주입함으로써 수직적 프로파일의 LDD 구조를 갖는 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
- 제11항에 있어서, 상기 유전막 패턴은 상기 기판 상에 소자분리 공정, 웰 및 채널영역을 형성하기 위한 이온주입 공정을 수행한 이후에 형성되는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
- 제11항에 있어서, 상기 유전막 패턴의 형성방법은,상기 기판 상에 20 내지 100Å의 두께를 갖는 하부 산화막을 형성하는 단계;상기 하부 산화막 상에 20 내지 100Å의 두께를 갖는 제1질화막을 형성하는 단계;상기 제1질화막 상에 20 내지 100Å의 두께를 갖는 상부 산화막을 형성하는 단계;상기 상부 산화막 상에 상기 유전막 패턴의 형성영역을 정의하는 식각마스크를 형성하는 단계; 및상기 식각마스크에 의해 노출되는 상부 산화막, 제1질화막 및 하부 산화막을 순차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
- 제11항에 있어서, 상기 제2폴리막 패턴을 형성한 이후, 상기 제2폴리막 패턴의 표면을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
- 제11항에 있어서, 상기 제1유전막 패턴은 상기 제2폴리막 패턴을 식각마스크로 적용하여 셀프얼라인 식각 방법을 수행함으로서 형성되고, 이온주입공정시 기판의 손상을 방지하는 버퍼막의 역할을 하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
- 제11항에 있어서, 상기 스페이서의 형성 방법은상기 스플릿된 제2폴리막 패턴이 형성된 기판 상에 균일한 두께를 갖는 스페이서용 질화막을 연속적으로 형성하는 단계; 및상기 스페이서용 질화막에 에치백 공정을 수행함으로써 상기 스플릿된 제2폴리막 패턴의 측벽에만 존재하는 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
- 제11항에 있어서, 상기 제1이온주입 공정은 3 내지 15KeV의 낮은 에너지조건 하에서 5족 불순물을 이온 주입하는 것이며, 상기 제2이온주입 공정은 20 내지 50 KeV의 높은 에너지조건 하에서 5족 불순물을 이온 주입하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
- 제11항에 있어서, 상기 (h)단계를 수행함으로써 형성되는 불 휘발성 메모리 소자는 스플릿 구조를 갖는 SONOS 또는 MONOS 메모리 셀인 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0011309A KR100464861B1 (ko) | 2003-02-24 | 2003-02-24 | 불 휘발성 메모리 소자의 형성 방법 |
| JP2004043324A JP2004260173A (ja) | 2003-02-24 | 2004-02-19 | 不揮発性半導体メモリ装置の製造方法 |
| US10/786,239 US6998309B2 (en) | 2003-02-24 | 2004-02-24 | Method of manufacturing a non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0011309A KR100464861B1 (ko) | 2003-02-24 | 2003-02-24 | 불 휘발성 메모리 소자의 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040076015A KR20040076015A (ko) | 2004-08-31 |
| KR100464861B1 true KR100464861B1 (ko) | 2005-01-06 |
Family
ID=33128909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0011309A KR100464861B1 (ko) | 2003-02-24 | 2003-02-24 | 불 휘발성 메모리 소자의 형성 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6998309B2 (ko) |
| JP (1) | JP2004260173A (ko) |
| KR (1) | KR100464861B1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7172937B2 (en) * | 2005-04-21 | 2007-02-06 | United Microelectronics Corp. | Method of manufacturing a non-volatile memory cell |
| KR100719219B1 (ko) * | 2005-09-20 | 2007-05-16 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US8173505B2 (en) * | 2008-10-20 | 2012-05-08 | Freescale Semiconductor, Inc. | Method of making a split gate memory cell |
| US8947122B2 (en) | 2013-01-14 | 2015-02-03 | Cypress Semiconductor Corporation | Non-volatile latch structures with small area for FPGA |
| US8897067B2 (en) | 2013-01-18 | 2014-11-25 | Cypress Semiconductor Corporation | Nonvolatile memory cells and methods of making such cells |
| US20150171104A1 (en) | 2013-12-12 | 2015-06-18 | Cypress Semiconductor Corporation | Complementary sonos integration into cmos flow |
| US9218978B1 (en) * | 2015-03-09 | 2015-12-22 | Cypress Semiconductor Corporation | Method of ONO stack formation |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4861730A (en) * | 1988-01-25 | 1989-08-29 | Catalyst Semiconductor, Inc. | Process for making a high density split gate nonvolatile memory cell |
| JP2000004014A (ja) * | 1998-06-12 | 2000-01-07 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6228718B1 (en) * | 1999-12-21 | 2001-05-08 | United Microelectronics Corp. | Method of fabricating a self-aligned split gate of a flash memory |
| KR20040067599A (ko) * | 2003-01-24 | 2004-07-30 | 삼성전자주식회사 | 듀얼 게이트를 갖는 비휘발성 기억 소자 및 그 형성방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400996B1 (en) * | 1999-02-01 | 2002-06-04 | Steven M. Hoffberg | Adaptive pattern recognition based control system and method |
| JP3186209B2 (ja) * | 1992-05-27 | 2001-07-11 | ローム株式会社 | 半導体装置の使用方法 |
| JPH06232416A (ja) * | 1993-02-03 | 1994-08-19 | Rohm Co Ltd | 半導体記憶装置およびその製法 |
| JPH06244434A (ja) * | 1993-02-18 | 1994-09-02 | Rohm Co Ltd | 不揮発性記憶装置及びその製造方法 |
| US6098116A (en) * | 1996-04-12 | 2000-08-01 | Fisher-Rosemont Systems, Inc. | Process control system including a method and apparatus for automatically sensing the connection of devices to a network |
| US6032208A (en) * | 1996-04-12 | 2000-02-29 | Fisher-Rosemount Systems, Inc. | Process control system for versatile control of multiple process devices of various device types |
| US6868538B1 (en) * | 1996-04-12 | 2005-03-15 | Fisher-Rosemount Systems, Inc. | Object-oriented programmable controller |
| KR100389130B1 (ko) * | 2001-04-25 | 2003-06-25 | 삼성전자주식회사 | 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자 |
-
2003
- 2003-02-24 KR KR10-2003-0011309A patent/KR100464861B1/ko not_active IP Right Cessation
-
2004
- 2004-02-19 JP JP2004043324A patent/JP2004260173A/ja active Pending
- 2004-02-24 US US10/786,239 patent/US6998309B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4861730A (en) * | 1988-01-25 | 1989-08-29 | Catalyst Semiconductor, Inc. | Process for making a high density split gate nonvolatile memory cell |
| JP2000004014A (ja) * | 1998-06-12 | 2000-01-07 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6228718B1 (en) * | 1999-12-21 | 2001-05-08 | United Microelectronics Corp. | Method of fabricating a self-aligned split gate of a flash memory |
| KR20040067599A (ko) * | 2003-01-24 | 2004-07-30 | 삼성전자주식회사 | 듀얼 게이트를 갖는 비휘발성 기억 소자 및 그 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050186734A1 (en) | 2005-08-25 |
| US6998309B2 (en) | 2006-02-14 |
| JP2004260173A (ja) | 2004-09-16 |
| KR20040076015A (ko) | 2004-08-31 |
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