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JPH06232416A - 半導体記憶装置およびその製法 - Google Patents

半導体記憶装置およびその製法

Info

Publication number
JPH06232416A
JPH06232416A JP5257332A JP25733293A JPH06232416A JP H06232416 A JPH06232416 A JP H06232416A JP 5257332 A JP5257332 A JP 5257332A JP 25733293 A JP25733293 A JP 25733293A JP H06232416 A JPH06232416 A JP H06232416A
Authority
JP
Japan
Prior art keywords
film
insulating film
trap
semiconductor substrate
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5257332A
Other languages
English (en)
Inventor
Noriyuki Shimoji
規之 下地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/012,654 external-priority patent/US5338954A/en
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of JPH06232416A publication Critical patent/JPH06232416A/ja
Pending legal-status Critical Current

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  • Local Oxidation Of Silicon (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 ＭＯＮＯＳ型やＭＮＯＳ型などメモリトラン
ジスタとエンハンスメントトランジスタとを組み合わせ
たメモリセルをマトリックス状に配列した半導体記憶装
置を小さいセル面積でメモリセルを形成でき、高集積
化、低コスト化を図れる半導体記憶装置およびその製法
を提供する。 【構成】 第１導電型の半導体基板１表面のチャネル領
域６上にゲート絶縁膜７とトラップ膜８とが連らなって
設けられ、この２つの膜にまたがるようにゲート電極９
が形成され、該ゲート電極９の両側の半導体基板１に第
２導電型のソース領域４およびドレイン領域５が形成さ
れている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置およびそ
の製法に関する。さらに詳しくは、絶縁膜に電子をトラ
ップする不揮発性メモリセルのセル面積の縮小化を図っ
た半導体記憶装置およびその製法に関する。
【０００２】
【従来の技術】無電源状態でもデータ保持のできるＥＰ
ＲＯＭやＥＥＰＲＯＭなどの不揮発性半導体記憶装置に
は、電荷を蓄積しておく手段によって、フローティング
ゲートにホットエレクトロンを注入するフラッシュメモ
リ型と絶縁膜にＦＮトンネリングやダイレクトトンネリ
ングなどにより電子を注入するＭＩＯＳ(metal insulat
or oxide semiconductor) 型に大別される。このうちＭ
ＩＯＳ型には金属−酸化膜−チッ化膜−酸化膜−半導体
構造のＭＯＮＯＳ(metal oxide nitride oxide semicon
ductor) 型や金属−チッ化膜−酸化膜−半導体構造のＭ
ＮＯＳ(metal nitride oxide semiconductor) 型などあ
り、フラッシュ型メモリに比べ書き込み回数が１〜２桁
多いため、有用されている。
【０００３】しかしこのＭＮＯＳ型やＭＯＮＯＳ型の不
揮発性メモリセルにおいては、記憶の消去のため電子を
トラップする絶縁膜から電子を引き抜くときに引き抜き
過ぎると、スレッショルド電圧が下がり過ぎて誤動作を
生じるという問題がある。このため、ＭＮＯＳ型やＭＯ
ＮＯＳ型のメモリトランジスタと通常のＭＯＳ型のエン
ハンスメントトランジスタを同じ場所に作り込む半導体
記憶装置が利用されている。
【０００４】このような構造のＭＮＯＳ型半導体記憶装
置の１個のセル部分の構造を図13および図14に示す。図
13はたとえばｐ型の半導体基板31にｎ+ 型のソース領域
32およびｎ+ 型のドレイン領域33が形成され、表面の厚
い酸化膜35の中心部がエッチング除去され、薄いトンネ
ル酸化膜36、キャリヤのトラップ用のたとえばチッ化ケ
イ素膜37、ポリシリコンなどからなるゲート電極膜38が
順次設けられ、中心部の薄いトンネル酸化膜36の部分で
電子をトンネリングさせることにより記憶部とし、その
両隣りの部分を通常のエンハンスメント型ＭＯＳトラン
ジスタとして利用するものである。
【０００５】図14の構造は、キャリヤをトラップするチ
ッ化ケイ素膜37を記憶部Ａの部分のみに設けられるよう
にエッチングしたものである。これは両側のＭＯＳトラ
ンジスタのゲート絶縁膜が厚い酸化ケイ素膜とチッ化ケ
イ素膜の構造になると、トランジスタのＢＴ処理（Bias
Temperature処理）によるスレッショルド電圧の変化が
大きくなるという問題を解決するためである。
【０００６】
【発明が解決しようとする課題】しかし、この構造のメ
モリトランジスタを作るにはトンネル酸化膜のパターニ
ング、チッ化ケイ素膜のパターニングおよび両側のＭＯ
Ｓトランジスタ用のゲート絶縁膜がそれぞれゲート電極
の下側に配置されるようにゲート電極のパターニングを
する必要があり、パターニングの際のアライメントマー
ジンおよび各膜の幅を考慮すると少なくともチャネル領
域の長さＬは３μｍ以上となり、３μｍより小さくする
ことができない。そのためセル面積を小さくし、素子の
集積度を上げるのに限界がある。
【０００７】本発明の目的は、このような問題を解決
し、ＭＯＮＯＳ型またはＭＮＯＳ型のメモリトランジス
タと通常のＭＯＳトランジスタとからなる複合メモリセ
ルの縮小化を図り、素子の集積度を上げると共にコスト
ダウンを図れる半導体記憶装置およびその製法を提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明による半導体記憶
装置は半導体基板にソース領域とドレイン領域とが設け
られ、該ソース領域とドレイン領域とのあいだのチャネ
ル領域上の半導体基板表面の一方側にゲート絶縁膜、他
方側にキャリヤを保持するトラップ膜が連らなって設け
られ、該ゲート絶縁膜とトラップ膜の接続部上に両膜に
またがってゲート電極が設けられてなるメモリトランジ
スタがマトリックス状に配列されてなるものである。
【０００９】前記トラップ膜は、半導体基板上に酸化ケ
イ素膜、チッ化ケイ素膜および酸化ケイ素膜が順次設け
られて３層構造とされてなることが、キャリヤを信頼性
よく保持するのに好ましい。
【００１０】また前記トラップ膜は半導体基板上に酸化
ケイ素膜とチッ化ケイ素膜が順次設けられて２層構造と
されてなることが、製造工数を削減する点からは好まし
い。さらに、前記ゲート絶縁膜と前記トラップ膜とがほ
ぼ同一面に形成されてなることが、ゲート電極の成膜上
の信頼性から好ましい。
【００１１】本発明による半導体記憶装置の製法は、
（ａ）半導体基板に素子分離用のフィールド絶縁膜を設
け、（ｂ）前記半導体基板の表面にキャリヤを保持する
ためのトラップ膜を設け、（ｃ）前記フィールド絶縁膜
のあいだに挟まれた活性領域上で前記トラップ膜の一部
をエッチングすることにより半導体基板の活性領域の一
部を露出させ、（ｄ）前記露出した活性領域の表面にゲ
ート絶縁膜を形成することにより前記活性領域上でゲー
ト絶縁膜とトラップ膜を連続させ、（ｅ）前記ゲート絶
縁膜およびトラップ膜との接続部の表面で前記ゲート絶
縁膜およびトラップ膜を覆うようにゲート電極を設け、
（ｆ）該ゲート電極をマスクとして前記半導体基板の活
性領域に不純物を導入することによりソース領域および
ドレイン領域を形成することを特徴とする。
【００１２】前記ゲート電極を設けたのち、該ゲート電
極に覆われないで露出している前記トラップ膜をエッチ
ング除去し、該エッチングにより露出した半導体基板の
活性領域の表面に絶縁膜を設け、前記ゲート電極をマス
クとして前記活性領域の表面に不純物を導入することに
よりソース領域およびドレイン領域を形成することが、
トラップされたキャリヤによるソース領域またはドレイ
ン領域への影響を除く点から好ましい。
【００１３】
【作用】本発明によれば、半導体基板の活性領域表面に
ゲート絶縁膜とトラップ膜が連らなるように設けられ、
両膜の接続部上にゲート電極が設けられているため、ゲ
ート電極を最小加工寸法で形成することができ、短かい
チャネル領域でトラップ膜を有するメモリ部とゲート絶
縁膜からなるＭＯＳトランジスタ部とを有するメモリセ
ルを形成できる。
【００１４】
【実施例】図１は本発明の半導体記憶装置の一実施例の
１個のメモリセル部分の断面構造図である。図１におい
てたとえばｎ型の半導体基板１にｐウェル２が形成さ
れ、各メモリセルを分離するための酸化ケイ素膜などか
らなるフィールド絶縁膜３に囲まれた活性領域にｎ+ 型
のソース領域４およびドレイン領域５と該ソース領域４
およびドレイン領域５で挟まれたチャネル領域６の表面
に、たとえば酸化ケイ素からなるゲート絶縁膜７とトラ
ップ膜８とが、たとえば図１に示されるようにチャネル
領域上にゲート絶縁膜７とトラップ膜８が共に存在する
ように連らなってほぼ同じ厚さになるように設けられて
いる。ゲート絶縁膜７とトラップ膜８の接続部の表面で
チャネル領域６上にゲート電極９が設けられ、さらに、
たとえばＰＳＧなどからなる保護膜10が設けられ、コン
タクト孔を介してたとえばＡｌ−ＳｉやＡｌ−Ｓｉ−Ｃ
ｕなどを蒸着法などにより成膜することにより、ソース
電極11およびドレイン電極12が形成され、マトリックス
状に配列された各メモリセルの、たとえば横方向に並ぶ
各メモリセルのゲート電極を連結してワード線とし、縦
方向に並ぶ各メモリセルのドレイン電極を連結してビッ
ト線とし、同じく縦方向に並ぶ各メモリセルのソース電
極を連結してソース線とすることにより、図３に示すよ
うなマトリックス状に配列された各メモリトランジスタ
に選択的に書き込みまたは読出しをすることができる半
導体記憶装置となる。
【００１５】本実施例では、前記トラップ膜８は、トン
ネル絶縁膜８ａ、キャリヤ保持用絶縁膜８ｂ、保護膜８
ｃの三層構造からなり、トンネル絶縁膜８ａは電子など
のキャリヤをチッ化ケイ素などからなるキャリヤ保持用
絶縁膜８ｂにトンネリングさせると共に、一旦キャリヤ
保持用絶縁膜８ｂに注入されたキャリヤを逃げないよう
に保護するトンネル絶縁膜で、通常酸化ケイ素により15
〜25Åの厚さで形成される。またキャリヤ保持用絶縁膜
８ｂは電子などのキャリヤをトラップする膜でチッ化ケ
イ素からなるのが好ましいが、酸化チッ化ケイ素などか
らなる膜でもよく、通常50〜500 Åの厚さで形成され
る。さらに最上段の酸化ケイ素などからなる保護膜８ｃ
はトラップされたキャリヤがゲート電極９などに逃げな
いように保護する膜で、通常30〜50Åの厚さで形成され
る。しかしトラップ膜８としてはこのような３層構造で
なくてもトンネル用の絶縁膜８ａとキャリヤ保持用絶縁
膜８ｂの２層またはキャリヤ保持用絶縁膜８ｂの１層の
みで形成することもできる。またゲート絶縁膜７とトラ
ップ膜８とがほぼ同じ厚さになる例で示したが、ほぼ同
じ厚さであれば、その上に設けられるゲート電極９が平
担に形成され、信頼性の点から好ましいが、必ずしもほ
ぼ同一面に形成されていなくてもよい。
【００１６】本発明によればＭＯＳトランジスタのチャ
ネル領域上に通常のＭＯＳトランジスタ用のゲート絶縁
膜７とトラップ膜８を横方向に連続して設け、その両方
にまたがってゲート電極９を形成しているため、ゲート
絶縁膜７、トラップ膜８を別々にパターニングする必要
がなく、ゲート電極９がゲート絶縁膜７とトラップ膜８
の両方にまたがるようにゲート電極９をパターニングす
るだけでよく、アライメントマージンを最小限に抑える
ことできる。その結果、ゲート電極９の長さを0.4 〜1.
0 μｍ程度に縮小することができる。しかもメモリトラ
ンジスタとしてはトラップ膜の存在する部分で通常のメ
モリトランジスタとしての動作をし、また電子を引き抜
き過ぎて低いゲート電圧に対しても動作してしまう誤動
作を防止する。エンハンスメントトランジスタとしては
ゲート絶縁膜側部分で通常のＭＯＳトランジスタとして
動作する。これらのメモリトランジスタおよびＭＯＳト
ランジスタとして動作するチャネル長の長さは共に0.1
〜0.2 μｍ程度あればよく、アライメントマージンを考
慮しても前述のようにゲート電極の長さを0.4 〜1.0 μ
ｍ程度に形成でき、従来のセルの大きさの１／３程度に
セルの縮小化を図れる。
【００１７】前記実施例では、ｎ型半導体基板にｐウェ
ルを設けて、ｎチャネルのトランジスタの例で説明した
が、それぞれ逆の導電型で形成してもよく、またウェル
を設けないで半導体基板に直接逆の導電型のチャネルの
トランジスタを形成することもできる。さらに、前記実
施例では、ソース領域４側にゲート絶縁膜７を設け、ド
レイン領域５側にトラップ膜８を設けたが、この関係は
逆でもよい。
【００１８】前記実施例では、トラップ膜８をドレイン
領域５上に残したままの構造であるが、トラップ膜８は
絶縁膜であるため、注入されたキャリヤは殆ど移動せ
ず、問題は生じない。しかし、ソース領域４やドレイン
領域５上のトラップ膜８にトラップされたキャリヤが移
動して、ソース領域４やドレイン領域５のコンダクタン
スを変動させる虞れがあれば、ゲート電極９を形成する
際に同時にトラップ膜８をエッチングすることによりチ
ャネル領域６上のみにトラップ膜８を残すことができ
る。その構造を図２に示す。図２において各符号は図１
の実施例と同じ部分を示し、トラップ膜８がゲート電極
９に合わせてパターニングされ、その周囲にさらに酸化
膜13が設けられているものである。したがって本実施例
によるメモリセルが図３に示すようにマトリックス状に
配列される半導体記憶装置は第１の実施例と同様に動作
する。
【００１９】つぎに、本発明の半導体記憶装置の製法に
ついて説明する。まず図４〜５に示すように、半導体基
板１にチャネル領域の導電型とするｐ型またはｎ型の第
１導電型ウェル２を形成し、各メモリセルを分離するた
め、酸化ケイ素などからなる3000〜7000Åの厚さのフィ
ールド絶縁膜３を選択酸化法などにより設ける。なお、
第１導電型ウェルはとくに設けなくても、半導体基板１
の導電型を使用できるときはそのまま半導体基板１にフ
ィールド絶縁膜を設けることができる。
【００２０】つぎに図６に示すように、トラップ膜８と
するための酸化ケイ素からなるトンネル絶縁膜８ａを酸
化法により、15〜25Åの厚さだけ設け、さらにその表面
に電子などのキャリヤをトラップさせるキャリヤ保持用
絶縁膜８ｂを、チッ化ケイ素、酸化チッ化ケイ素などを
ＣＶＤ法などで50〜500 Å堆積させ、さらに表面側への
キャリヤの流出を防止するための保護膜８ｃとして酸化
ケイ素をＣＶＤ法、熱酸化法などで30〜50Å堆積させて
３層の積層構造からなるトラップ膜８を設ける。このト
ラップ膜８は３層で形成することが、注入されたキャリ
ヤを効果的に保持するのに好ましいが、必ずしも３層構
造でなくても、第１層８ａと第２層８ｂの２層構造また
は第２層８ｂのみからなる１層構造でもよい。
【００２１】つぎに、図７に示すように、前記トラップ
膜８をメモリトランジスタのチャネル領域の中心部すな
わちフィールド絶縁膜３の中間部でパターニングし、さ
らに活性領域上のトラップ膜８の半分程度をエッチング
することにより、除去する。このエッチングはレジスト
膜などからなるの保護膜14を設け、リン酸液、ＨＦ液な
どによるウェットエッチングや反応性イオンエッチング
（ＲＩＥ）、ケミカルドライエッチング（ＣＤＥ）など
のドライエッチングにより行うことができる。
【００２２】つぎに、図８に示すようにトラップ膜８が
エッチング除去された部分の活性領域上に、酸化ケイ素
などからなるゲート絶縁膜７を酸化法、ＣＶＤ法などに
より設ける。このばあい、熱酸化法によれば、活性領域
表面とチッ化ケイ素膜上の酸化膜の酸化レートが異な
り、前述のトラップ膜８を実質的に同一面になるように
形成され好ましいが、必ずしも同一面になっていなくて
もよい。
【００２３】ついで、図９に示すように、ゲート絶縁膜
７とトラップ膜８の両方にまたがるようにゲート電極９
を形成する。このゲート電極９は半導体基板１上のゲー
ト絶縁膜７およびトラップ膜８の表面の全面に、不純物
含有のポリシリコン、シリサイド、ポリサイドなどをＣ
ＶＤ法、スパッタ法などにより3000〜4000Åの厚さに堆
積し、前述のゲート絶縁膜７とトラップ膜８の接続部分
をカバーするように、レジスト膜などからなる保護膜15
をパターニングしてフッ硝酸液のウェットエッチングま
たは反応性イオンエッチング、ＣＤＥエッチングなどの
ドライエッチングによりエッチングする。この保護膜15
のパターニングの際に保護膜14のマスクを基準にする
と、アライメントマージンの0.1 μｍ以下の精度でゲー
ト絶縁膜７およびトラップ膜８の接続部分が中心にくる
ようにパターニングすることができる。
【００２４】つぎに、図10に示すように、ゲート電極９
をマスクとして不純物イオン、たとえばｎ型不純物とし
ては、リン、ヒ素、アンチモンなどのイオンを、ｐ型不
純物としてはボロン、アルミニウムなどのイオンをイオ
ン注入法により導入し、ソース領域４およびドレイン領
域５を設ける。イオン打込みの条件はイオンの種類によ
っても異なるが、通常はドーズ量が５Ｅ14〜５Ｅ15／cm
2 、打込みエネルギーが50〜100keVの範囲で打ち込む。
【００２５】最後に表面全体に酸化ケイ素、ＰＳＧ、Ｂ
ＰＳＧなどからなる層間絶縁膜10を設け、コンタクト孔
を設けてＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ｗ、ＷＳｉ、
ポリシリコンなどからなる電極膜を設け、ソース電極1
1、ドレイン電極12を設けることにより図１に示すよう
な各メモリセルの構造がえられる。さらに、アルミニウ
ム、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ｗ、ＷＳｉ、ポリ
シリコンなどを、蒸着法、スパッタ法などによる成膜と
エッチングにより各行のメモリトランジスタのゲート電
極を連結してワード線を形成し、各列のメモリトランジ
スタのソース電極およびドレイン電極をそれぞれ連結し
てソース線、ビット線を形成する。
【００２６】前記製法の実施例では、トラップ膜８をド
レイン領域５上に残したままの製法を説明したが、ドレ
イン領域５上のトラップ膜８を除去するばあいには、前
記図９の工程のゲート電極９を形成したのちに、図11に
示すように、ゲート電極９を保護膜として、図７の説明
と同様の方法でエッチングすることにより、ドレイン領
域５上のトラップ膜８を除去できる。そののち、図12に
示すように、ＣＶＤ法、熱酸化法などにより酸化ケイ素
からなる絶縁膜13を設け、つづいて図10で説明したのと
同様の手順を行うことにより半導体記憶装置がえられ
る。 つぎに好ましい具体的な実施例についてさらに詳
細に説明する。
【００２７】実施例１ まず、結晶面が（１００）、比抵抗が２〜５Ω・ｃｍの
シリコン基板１にボロンイオンをドース量が２Ｅ13／cm
2 、打込みエネルギーが100keVで打ち込み、チッ素雰囲
気下1150±５℃で約８時間熱処理をしてｐウエル２を形
成した（図４参照）。
【００２８】ついで、ＣＶＤ法によりパッド酸化ケイ素
膜を約 500Å、チッ化ケイ素膜を約1500Å堆積し、活性
領域をレジスト膜でマスクしてチッ化ケイ素膜をエッチ
ングし、900 〜1000℃、約150 分間の熱処理をすること
によりフィールド酸化膜からなるフィールド絶縁膜３
（以下、実施例１ではフィールド酸化膜３という）を約
7000Å設けた。そののち、ホットリン酸でエッチングす
ることによりチッ化ケイ素膜を剥離し、引き続きフッ酸
（ＨＦ）液でエッチングすることにより活性領域上の薄
い酸化膜をエッチングした（図５参照）。
【００２９】つぎにトラップ膜８を形成すべく、半導体
基板１の表面の全面にＣＶＤ法により酸化ケイ素膜を20
Å、チッ化ケイ素膜を 200Å、酸化ケイ素膜を50Å順次
設けた（図６参照）。
【００３０】ついでホトレジスト膜からなる保護膜14
（以下、実施例１ではホトレジスト膜14という）を約１
μｍの厚さ塗布し、フィールド酸化膜３で挟まれた活性
領域のほぼ中間の位置でホトレジスト膜14をパターニン
グし、引き続きパターニングされたホトレジスト膜14を
マスクとしてＨＦ液で酸化ケイ素膜とチッ化ケイ素膜の
３層構造のトラップ膜８をエッチングし、半導体基板１
の表面の一部を露出させた（図７参照）。
【００３１】ついで、850 〜900 ℃で約60分間の熱処理
をして露出した半導体基板１の表面を酸化させ、約 300
Åの厚さの酸化ケイ素膜からなる、ゲート絶縁膜７を形
成した。この際トラップ膜８側も酸化が進むが、チッ化
ケイ素膜からなるキャリア保持用絶縁膜８ｂは酸化防止
膜となりその表面の酸化ケイ素膜の酸化のレートは小さ
く殆ど酸化膜は厚くならないでゲート絶縁膜７の表面と
トラップ膜８の表面が実質的に面一の状態になった（図
８参照）。
【００３２】つぎに全面にＣＶＤ法によりポリシリコン
膜を約4000Å形成した。この際、ホスフィンガスも10体
積％の割合で混入しておき、ｎ型不純物をドーピングし
て導電性を高くした。そののち、ホトレジスト膜からな
る保護膜15（以下、実施例１ではホトレジスト膜15とい
う）でマスキングし、ＲＩＥ法でエッチングしてゲート
電極９を形成した（図９参照）。この際ホトレジスト膜
15のパターニングにより残されたホトレジスト膜の中心
線部がゲート絶縁膜７とトラップ膜８の境界線部になる
ように、マスクの位置合わせをした。
【００３３】ついで、ヒ素イオンをドーズ量が５Ｅ15、
打込みエネルギーが70keV で打ち込み、ｎ+ 型のソース
領域４とｎ+ 型のドレイン領域５をそれぞれ同時に形成
した（図10参照）。
【００３４】最後にＣＶＤ法によりＢＰＳＧ（ボロン
ドープド フォスホ−シリケートガラス）膜を約6000Å
堆積し、層間絶縁膜10とし、チッ素雰囲気下約 900℃、
約30分間の熱処理をしてアニールした。そののちホトレ
ジスト膜のパターニングとＲＩＥ法によるエッチングで
コンタクト孔を設け、Ａｌ−Ｓｉを蒸着し、パターニン
グしてソース電極11およびドレイン電極12を形成した
（図１参照）。そののち、さらに層間膜を介してアルミ
ニウム配線によりワード線、ソース線、ビット線を形成
した。
【００３５】実施例２ つぎに本発明の半導体記憶装置の第２の実施例であるト
ラップ膜をゲート電極９の下側のみに形成する半導体記
憶装置の製法について説明する。
【００３６】まず、実施例１と同様に図４〜９の工程を
行った。そののち、図11に示すようにゲート電極９とセ
ルフアラインでＲＩＥでトラップ膜８をエッチングし、
保護膜８ｃ、キャリア保持用絶縁膜８ｂ、トンネル絶縁
膜８ａを順次エッチング除去し、半導体基板１の表面を
一部露出した。
【００３７】そののち、空気中で850 〜900 ℃、約60分
間の熱処理をすることにより、半導体基板１の露出した
表面およびゲート電極９の周囲に約500 Å程度の酸化ケ
イ素膜を形成した（図12参照）。この際露出した半導体
基板１の表面およびゲート電極９の周囲の酸化レートは
大きいが、ゲート絶縁膜９の表面は酸化レートが小さ
く、ゲート電極９の両側の酸化膜の厚さはほぼ同じ厚さ
になった。そののち、実施例１の図10以後の工程と同様
の工程を行って図２に示す半導体記憶装置がえられた。
【００３８】つぎに、このようなメモリトランジスタが
図３に示されるように、マトリックス状に配列された半
導体記憶装置のセルＰ1 についての書込み、消去、読出
しについて説明する。
【００３９】まずセルＰ1 に書込みをするには、ワード
線Ｗ1 に10Ｖを印加し、他のワード線Ｗ2 ……は０Ｖと
し、またビット線Ｄ1 は０Ｖとし、他のビット線Ｄ2 …
…には禁止電圧７Ｖを印加する。さらに各ソース線
Ｓ1 、Ｓ2 ……は開放（オープン）とし、基板を０Ｖと
する。このような電位を与えることにより、セルＰ1 は
ゲートとドレインとのあいだに10Ｖの電圧が印加される
ことになり、トンネル絶縁膜を電子がトンネリングして
トラップ膜に電子が保持され、書込みがなされる。セル
Ｐ1 と同じ行の他のメモリトランジスタはドレインに７
Ｖの電位が印加されているため、ゲートとドレインのあ
いだの電圧は３Ｖとなりこの低電圧では電子のトンネリ
ングが行われず、書込みはなされない。また、他の行の
メモリトランジスタはいずれもゲート電位が０Ｖになっ
ているため、ゲートとドレインのあいだは０Ｖまたは−
７Ｖとなり電子の注入が行われず、結局セルＰ1 のみに
書込みがなされる。
【００４０】つぎに、セルＰ1 について消去するには、
ワード線Ｗ1 に−10Ｖを印加し、他のワード線Ｗ2 ……
は０Ｖとし、各ビット線Ｄ1 、Ｄ2 ……およびソース線
Ｓ1、Ｓ2 ……を開放（オープン）とし、基板を０Ｖに
する。その結果、セルＰ1 の属する行の各メモリトラン
ジスタは、ゲートが基板に対して−10Ｖとなり、トラッ
プ膜から基板側に電子が引き抜かれ消去される。この消
去はセルＰ1 と同じ行にあるすべてのセルが消去され、
ワード線ごとの消去となる。他の行の各メモリトランジ
スタはゲートが０Ｖになっているため消去はなされな
い。
【００４１】つぎに、読出し法について説明する。セル
Ｐ1 の読出しをするには、ワード線Ｗ1 に５Ｖ、他のワ
ード線Ｗ2 ………に０Ｖを印加し、ビット線Ｄ1 に２Ｖ
を印加し、他のビット線Ｄ2 ………を開放（オープン）
とし、ソース線Ｓ1 と基板を０Ｖ、他のソース線Ｓ2 …
……を開放（オープン）とする。このように電位を与え
ることにより、セルＰ1 と同じ列にある各メモリトラン
ジスタはドレインとソースのあいだに２Ｖの電圧が印加
され、ゲート電圧によって電流が流れうる状態にあり、
セルＰ1 のみがゲートに５Ｖ印加され、他のメモリトラ
ンジスタはゲートが０Ｖであるため、セルＰ1 のみが書
込み状態によってＯＮ、ＯＦＦされる。すなわち、トラ
ップ膜に電子が注入されて書き込まれているとスレッシ
ョルド電圧が上がるため、５Ｖのゲート電圧に対しＯＦ
Ｆとなり、電子が注入されていなければドレインとソー
スのあいだに電流が流れてＯＮとなる。その結果「１」
と「０」の判別をできる。またセルＰ1 と同じ行にある
各メモリトランジスタはゲートに５Ｖの電圧が印加され
ているが、ドレインとソースがオープンになっているた
め、ＯＦＦのままである。なお読出しの際セルＰ1 と同
じ列のメモリトランジスタの電子引抜きが行われ過ぎて
スレショルドが下がりゲート電圧が０Ｖで動作状態にあ
ってもＭＯＳトランジスタ側はＯＮにならず誤った読出
しは行われない。
【００４２】以上の関係を表にまとめると表１のように
なる。
【００４３】
【表１】
【００４４】以上の駆動法ではキャリヤとして電子の例
で説明したが、正孔をキャリヤとするばあいも、電位の
正負を逆にすれば同様にできる。
【００４５】
【発明の効果】本発明によれば、半導体基板の表面にそ
れぞれ連結するように設けられたゲート絶縁膜とキャリ
ヤをトラップするトラップ膜の連結部上にゲート電極が
設けられ、該ゲート電極の両側にソース領域およびドレ
イン領域が形成されて各メモリトランジスタが形成され
ているため、ゲート電極の最小加工寸法でキャリヤをト
ラップするメモリ部と通常のエンハンスメントＭＯＳト
ランジスタを狭いセル面積で形成できる。その結果、高
集積化が可能になると共にコストの低減を図ることがで
きる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の一実施例の１個のセ
ル部分の構造を示す断面説明図である。
【図２】本発明の半導体記憶装置の他の実施例の１個の
セル部分の構造を示す断面説明図である。
【図３】本発明の半導体記憶装置の等価回路図である。
【図４】本発明の半導体記憶装置の製法の一実施例の製
造工程を示す断面説明図である。
【図５】本発明の半導体記憶装置の製法の一実施例の製
造工程を示す断面説明図である。
【図６】本発明の半導体記憶装置の製法の一実施例の製
造工程を示す断面説明図である。
【図７】本発明の半導体記憶装置の製法の一実施例の製
造工程を示す断面説明図である。
【図８】本発明の半導体記憶装置の製法の一実施例の製
造工程を示す断面説明図である。
【図９】本発明の半導体記憶装置の製法の一実施例の製
造工程を示す断面説明図である。
【図１０】本発明の半導体記憶装置の製法の一実施例の
製造工程を示す断面説明図である。
【図１１】本発明の半導体記憶装置の製法の他の実施例
の製造工程を示す断面説明図である。
【図１２】本発明の半導体記憶装置の製法の他の実施例
の製造工程を示す断面説明図である。
【図１３】従来の半導体記憶装置の１個のセル部分の一
例の構造を示す断面説明図である。
【図１４】従来の半導体記憶装置の１個のセル部分の他
の例の構造を示す断面説明図である。
【符号の説明】
１ 半導体基板 ３ フィールド絶縁膜 ４ ソース領域 ５ ドレイン領域 ６ チャネル領域 ７ ゲート絶縁膜 ８ トラップ膜 ９ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板にソース領域とドレイン領域
    とが設けられ、該ソース領域とドレイン領域とのあいだ
    のチャネル領域上の半導体基板表面の一方側にゲート絶
    縁膜、他方側にキャリヤを保持するトラップ膜が連らな
    って設けられ、該ゲート絶縁膜とトラップ膜の接続部上
    に両膜にまたがってゲート電極が設けられてなるメモリ
    トランジスタがマトリックス状に配列されてなる半導体
    記憶装置。
  2. 【請求項２】 前記トラップ膜が、半導体基板上に酸化
    ケイ素膜、チッ化ケイ素膜および酸化ケイ素膜が順次設
    けられて３層構造とされてなる請求項１記載の半導体記
    憶装置。
  3. 【請求項３】 前記トラップ膜が半導体基板上に酸化ケ
    イ素膜とチッ化ケイ素膜が順次設けられて２層構造とさ
    れてなる請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記ゲート絶縁膜と前記トラップ膜とが
    ほぼ同一面に形成されてなる請求項１記載の半導体記憶
    装置。
  5. 【請求項５】 （ａ）半導体基板に素子分離用のフィー
    ルド絶縁膜を設け、 （ｂ）前記半導体基板の表面にキャリヤを保持するトラ
    ップ膜を設け、 （ｃ）前記フィールド絶縁膜のあいだに挟まれた活性領
    域上で前記トラップ膜の一部をエッチングすることによ
    り半導体基板の活性領域の一部を露出させ、 （ｄ）前記露出した活性領域の表面にゲート絶縁膜を形
    成することにより前記活性領域上でゲート絶縁膜とトラ
    ップ膜を連続させ、 （ｅ）前記ゲート絶縁膜と前記トラップ膜との接続部の
    表面で前記ゲート絶縁膜およびトラップ膜を覆うように
    ゲート電極を設け、 （ｆ）該ゲート電極をマスクとして前記半導体基板の活
    性領域に不純物を導入することによりソース領域および
    ドレイン領域を形成する ことを特徴とする半導体記憶装置の製法。
  6. 【請求項６】 前記ゲート電極を設けたのち、該ゲート
    電極に覆われないで露出している前記トラップ膜をエッ
    チング除去し、該エッチングにより露出した半導体基板
    の活性領域の表面に絶縁膜を設け、前記ゲート電極をマ
    スクとして前記活性領域の表面に不純物を導入すること
    によりソース領域およびドレイン領域を形成することを
    特徴とする請求項５記載の半導体記憶装置の製法。
JP5257332A 1993-02-03 1993-10-14 半導体記憶装置およびその製法 Pending JPH06232416A (ja)

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