KR101051810B1 - 비휘발성 메모리 소자의 셀 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 절연막의 열화에 의해 메모리 소자의 셀의 신뢰성이 저하되는 것을 방지할 수 있는 비휘발성 메모리 소자의 셀 및 그 제조방법에 관한 것으로, 이를 위해 본 발명에서는 소자 분리막이 형성된 기판과, 상기 소자 분리막을 덮도록 형성된 지지층과, 상기 기판 상에 형성된 캐버티와, 상기 양측이 상기 지지층에 지지되어 상기 캐버티 상에 형성된 플로팅 게이트와, 상기 플로팅 게이트를 덮도록 형성된 유전체막과, 상기 플로팅 게이트와 중첩되도록 상기 유전체막을 덮도록 형성된 컨트롤 게이트와, 상기 컨트롤 게이트의 양측으로 노출되는 상기 기판에 형성된 소오스/드레인 영역을 포함하는 비휘발성 메모리 소자의 셀을 제공한다.
비휘발성 메모리 소자, EEPROM, 게이트 절연막, 캐버티
Description
도 1a 및 도 1b는 종래기술에 따른 비휘발성 메모리 소자의 제조방법을 통해 형성된 셀을 도시한 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀을 도시한 단면도.
도 3a 및 도 3b, 도 4a 및 도 4b, 도 5a 및 도 5b, 도 6a 및 도 6b, 도 7a 및 도 7b는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀 제조방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판
11, 111 : 소자 분리막
12 : 게이트 절연막
13, 114 : 플로팅 게이트
14, 116 : 유전체막
15, 117 : 컨트롤 게이트
16, 119 : 게이트 전극
17, 119 : 스페이서
18, 120 : 소오스/드레인 영역
112 : 지지층
113 : 희생 게이트 절연막
115 : 캐버티
본 발명은 비휘발성 메모리 소자(NonVolatile Memory device, NVM)의 셀 및 그 제조방법에 관한 것으로, 특히 적층 구조의 게이트 전극을 갖는 이이피롬(Electrically Erasable Programmable Read-Only Memory, EEPROM) 소자의 셀 및 그 제조방법에 관한 것이다.
반도체 메모리 소자는 휘발성 메모리 소자 및 비휘발성 메모리 소자로 구분할 수 있다. 휘발성 메모리 소자는 전원공급이 차단되면, 메모리 소자의 데이타를 소실하는 메모리 소자로서, DRAM(Dynamic Random Access Memory) 소자 및 SRAM(Static RAM) 소자 등이 있다. 비휘발성 메모리 소자는 전원공급이 차단되더라 도 메모리 소자의 데이타를 유지하는 기억소자, 예컨대 EEPROM 소자, 플래시(FLASH) 소자 등이 있다.
일반적으로, EEPROM 소자 및 플래시 메모리 소자와 같은 비휘발성 메모리 소자의 셀은 고집적화에 유리한 적층 게이트 구조를 갖는다. 적층 게이트 구조는 반도체 기판 상에 적층된 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 이루어진다.
이러한 비휘발성 메모리 소자에서 프로그램(program) 동작은 F-N 터널링(Fowler-nordheim tunneling) 방식과 열전자 주입(hot electron injection) 방식에 의해 이루어진다. F-N 터널링 방식은 게이트 절연막으로 고전계를 인가하여 전자가 반도체 기판으로부터 플로팅 게이트로 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 열전자 주입방식은 드레인 부근의 채널영역에서 발생한 열전자(hot electron)가 플로팅 게이트에 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 한편, 비휘발성 메모리 소자의 소거(erase) 동작은 프로그램 동작을 통해 플로팅 게이트에 주입된 전자를 반도체 기판 또는 소오스로 방출시킴으로써 이루어진다.
이하, 도 1a 및 도 1b를 참조하여 종래기술에 따른 비휘발성 메모리 소자의 셀 및 그 제조방법을 설명한다. 여기서, 도 1a는 채널 길이(channel length) 방향으로 절단한 단면도이고, 도 1b는 채널 폭(channel width) 방향으로 절단한 단면도이다.
도 1a 및 도 1b에 도시된 바와 같이, 종래기술에 따른 비휘발성 메모리 소자 의 셀은 소자 분리막(11)이 형성된 반도체 기판(10) 상에 게이트 절연막(12), 플로팅 게이트(13), 유전체막(14) 및 컨트롤 게이트(15)로 이루어진 게이트 전극(16)이 적층 구조로 형성되고, 게이트 전극(16)의 양측으로 노출되는 기판(10)에는 소오스/드레인 영역(18)이 형성된다. 여기서, 도시된 '17'은 스페이서(spacer)이다.
상기에서 설명한 종래기술에 따른 비휘발성 메모리 소자의 셀 구조에서는 게이트 절연막(12)의 특성이 소자의 신뢰성을 결정하는 중요한 역할을 수행한다. 이에 따라, 게이트 절연막(12)의 전압, 전류, 사용시간에 따른 열화를 최소화하여야 한다. 그러나, 근본적으로 이러한 게이트 절연막(12)의 신뢰성은 물질의 고유한 특성이기 때문에 완전히 제거할 수는 없으며, 소자의 신뢰성 확보에 막대한 개발 시간과 비용이 소요되고 있다.
게이트 절연막(12)의 신뢰성을 결정하는 인자로는 Qbd(Charge to Breakdown)와 Qb(Hole Trap Charge of Oxide Breakdown)이다. 이러한 인자는 원자와 분자로 구성된 모든 물질의 외부 전기장에 따른 절연 파괴(breakdown) 특성을 대변하는 것으로 아무리 깨끗한(defect free) 물질인 경우에도 존재하는 고유의 특성을 포함하고 있다. 따라서, FN 터널링 특성을 이용한 비휘발성 메모리 소자에서 대부분의 전류 성분은 게이트 절연막(12)을 통과하여 흐르는 전류가 차지하게 된다. 결국, 비휘발성 메모리 소자의 신뢰성은 게이트 절연막(12)의 신뢰성에 의해 결정된다 할 것이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트 절연막의 열화에 의해 메모리 소자의 셀의 신뢰성이 저하되는 것을 방지할 수 있는 비휘발성 메모리 소자의 셀 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 소자 분리막이 형성된 기판과, 상기 소자 분리막을 덮도록 형성된 지지층과, 상기 기판 상에 형성된 캐버티와, 상기 양측이 상기 지지층에 지지되어 상기 캐버티 상에 형성된 플로팅 게이트와, 상기 플로팅 게이트를 덮도록 형성된 유전체막과, 상기 플로팅 게이트와 중첩되도록 상기 유전체막을 덮도록 형성된 컨트롤 게이트와, 상기 컨트롤 게이트의 양측으로 노출되는 상기 기판에 형성된 소오스/드레인 영역을 포함하는 비휘발성 메모리 소자의 셀을 제공한다.
상기한 목적을 달성하기 위한 다른 일측면에 따른 본 발명은, 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 소자 분리막 상부를 덮도록 지지층을 형성하는 단계와, 상기 지지층 사이의 액티브 영역에 희생 게이트 절연막을 증착하는 단계와, 양측부가 상기 지지층에 지지되도록 상기 희생 게이트 절연막 상에 플로팅 게이트를 형성하는 단계와, 상기 희생 게이트 절연막을 제거하여 상기 플로팅 게이트와 상기 기판 사이에 캐버티를 형성하는 단계와, 상기 플로팅 게이트를 덮도록 유전체막과 컨트롤 게이트를 순차적으로 증착하는 단계와, 상기 컨트롤 게이트 양 측으로 노출되는 상기 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 셀 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀을 도시한 단면도이다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀은 소자 분리막(111)을 통해 액티브(active) 영역과 필드(field) 영역으로 정의되는 반도체 기판(110) 상에 게이트 절연막으로 기능하는 캐버티(cavity, 115)와, 캐버티(115) 상에 형성된 플로팅 게이트(114)와, 플로팅 게이트(114)를 덮도록 형성된 유전체막(116)과, 유전체막(116)을 덮도록 형성된 컨트롤 게이트(117)로 이루어진 게이트 전극(118)을 포함한다. 또한, 게이트 전극(118)의 양측으로 노출되는 기판(110)에 소오스/드레인 영역(120)이 형성된다. 여기서, 캐버티(115)는 유전체막(116)에 의해 플로팅 게이트(114)와 기판(110) 사이에 밀봉되게 된다. 또한, 미설명된 '119'는 스페이서이다.
이러한 구조를 갖는 본 발명의 바람직한 실시예에 따른 셀은 게이트 절연막을 캐버티(115)로 형성한다. 이에 따라, 종래기술의 셀에서 F-N 터널링 방식을 이용하여 프로그램 동작을 수행하는 것이 아니라, 콤프턴 효과(compton effect)를 이 용하여 프로그램 동작을 수행한다. 한편, 콤프턴 효과는 이 분야의 통상의 지식을 가진 자에 의해 공지된 기술로서 여기서는 그에 대한 구체적인 설명은 생략하기로 한다.
잘 알려진 바와 같이, 프로그램 동작시 콤프턴 효과를 이용할 경우 F-N 터널링 방식을 이용한 것보다 바이어스 전압을 낮출 수 있다. 이에 따라, 본 발명의 바람직한 실시예를 적용하는 경우 저전압에서 소자를 구동시킬 수 있으며, 바이어스 전압, 전류, 반복적 사용, 사용시간에 따른 게이트 절연막 열화에 의한 신뢰성 저하를 방지할 수 있다.
예컨대, 종래기술과 같이 F-N 터널링을 이용하여 프로그램 동작을 수행하는 경우 대략 컨트롤 게이트에는 16V가 인가되어야 하지만, 본 발명의 바람직한 실시예를 통해 형성된 셀의 경우에는, 전자 친화도(electron affinity)가 4.05eV에 해당하는 플로팅 게이트의 전압이면 셀의 프로그램을 수행할 수 있다. 따라서, 유전체막의 커플링비를 80%라고 가정하면, 컨트롤 게이트에 인가되는 바이어스 전압은 약 5V의 정도면 충분하다. 따라서, 모바일(mobile)용 저파워(low power) 제품에 본 발명에서 제안한 비휘발성 메모리 소자의 셀을 탑재시킬 경우 배터리 수명을 크게 증가시킬 수 있다.
이하에서는, 도 3a 및 도 3b, 도 4a 및 도 4b, 도 5a 및 도 5b, 도 6a 및 도 6b, 도 7a 및 도 7b를 참조하여 도 2에 도시된 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀 제조방법을 설명하기로 하다. 한편, 도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 채널 길이(channel length) 방향으로 절단하여 도시한 단면 도이고, 도 3b, 도 4b, 도 5b, 도 6b 및 도 7b는 채널 폭(channel width) 방향으로 절단하여 도시한 단면도이다.
도 3a 및 도 3b 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 실시하여 액티브(active) 영역과 필드(field) 영역을 정의하는 소자 분리막(111)을 형성한다. 이때, 소자 분리막(111)은 HDP(High Density Plasma) 산화막으로 형성한다.
이어서, 스크린(screen) 산화막을 이용한 웰(well) 이온주입공정과 문턱전압 조절용 이온주입공정을 순차적으로 실시하여 반도체 기판(110) 내부의 소정 영역에 웰 영역(미도시)을 형성한다.
이어서, 소자 분리막(111) 상부를 덮도록 지지층(112)을 형성한다. 이때, 지지층(112)은 전체 구조 상부에 절연막을 증착한 후 포토리소그래피 공정을 실시하여 모자 형태로 형성할 수 있다. 한편, 지지층(12)은 질화막 계열의 물질을 이용하여 형성한다.
이어서, 도 4a 및 도 4b에 도시된 바와 같이, 지지층(112) 사이의 액티브 영역에 희생 게이트 절연막(113)을 형성한다. 이때, 희생 게이트 절연막(113)은 산화막 계열의 물질을 이용하여 산화공정 또는 증착공정으로 형성하거나, 산화공정과 증착공정을 병합하여 형성할 수도 있다.
이어서, 희생 게이트 절연막(113) 상에 플로팅 게이트용 도전막(114)(이하, 제1 도전막이라 함)을 증착한다. 이때, 제1 도전막(114)은 폴리 실리콘막으로 형성한다. 예컨대, 폴리 실리콘막은 언도프(un-doped) 또는 도프트(doped) 실리콘막으 로 형성한다. 언도프의 경우 Si2H6 가스를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착하고, 도프트(P형)의 경우 Si2H6와 PH3 가스를 이용하여 LPCVD 방식으로 증착한다.
이어서, 제1 도전막(114) 상에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토 레지스트 패턴(미도시)을 형성한다.
이어서, 상기 포토 레지스트 패턴을 이용한 이방성 건식식각공정을 실시하여 제1 도전막(114)과 희생 게이트 절연막(113)을 식각하여 플로팅 게이트(114)를 정의한다.
이어서, 도 5a 및 도 5b에 도시된 바와 같이, 셀 지역만 오픈된 포토 레지스트 패턴(미도시)을 형성한다. 이때, MOSFET 게이트 전극이 형성된 지역(미도시)은 닫히게 된다.
이어서, 상기 포토 레지스트 패턴을 이용한 등방성 습식식각공정을 실시하여 희생 게이트 절연막(113, 도 4a 및 도 4b참조)을 제거한다. 이로써, 희생 게이트 절연막(113)이 제거된 부위에 캐버티(115)가 형성된다. 이처럼 등방성 습식식각공정을 통해 희생 게이트 절연막(113)의 제거가 가능한 이유는 도 5b에 도시된 바와 같이 플로팅 게이트(114)의 양측이 채널 폭 방향으로 지지층(112)에 걸치는 형태로 이루어져 희생 게이트 절연막(113)으로 식각용액의 침투가 용이하고, 제1 도전막(114)과 기판(110)이 습식각공정시 식각 정지막으로 기능하기 때문이다. 즉, 선택적으로 플로팅 게이트(114)와 기판(110) 사이에 개재된 희생 게이트 절연막(113)을 제거할 수 있다. 이때, 캐버티(115)는 공기층 또는 진공층일 수 있다.
이어서, 스트립 공정을 실시하여 상기 포토 레지스트 패턴을 제거한다.
이어서, 상기 습식식각공정시 잔류되는 잔류물(residue) 및/또는 자연 산화막을 제거하기 위하여 DHF(Dilute HF) 또는 BOE(Buffer Oxide Etchant) 용액을 이용한 세정공정을 실시할 수도 있다.
이어서, 상기 습식식각공정시 노출되어 손상되는 기판(110)과 플로팅 게이트(114)를 보상하여 계면 특성을 개선시키기 위하여 약산을 이용한 열산화공정을 실시할 수도 있다.
이어서, 도 6a 및 도 6b에 도시된 바와 같이, 플로팅 게이트(114)를 덮도록 전체 구조 상부에 유전체막(116)을 형성한다. 이때, 유전체막(116)은 산화막에 비해 유전율이 우수한 질화막을 이용하여 커플링비(coupling ratio)를 개선시킨다. 또한, 컨트롤 게이트(117)의 게이트 절연막으로 기능하는 유전체막(116)에 의해 캐버티(115)가 매립되지 않도록 스텝 커버리지(step coverage) 특성이 비교적 나쁜 물질을 사용한다. 또한, 증착두께는 컨트롤 게이트(117)에 인가되는 전압의 크기를 감안하여 적절하게 조절하여 형성한다. 예컨대, 유전체막(116)은 NO(Nitride/Oxide) 또는 ONO(Oxide/Nitride/Oxide) 구조로 형성할 수 있다. ONO 구조의 경우 최하부층인 산화막은 산화공정으로 형성하고, 중간층인 질화막과 최상부층인 산화막은 증착공정을 통해 형성한다.
이어서, 유전체막(116) 상에 컨트롤 게이트용 도전막(117)(이하, 제2 도전막 이 라함)을 증착한다. 이때, 제2 도전막(117)은 폴리 실리콘막으로 형성한다. 예컨대, 폴리 실리콘막은 언도프 또는 도프트 실리콘막으로 형성한다. 언도프의 경우 Si2H6 가스를 이용하여 LPCVD 방식으로 증착하고, 도프트(P형)의 경우 Si2H
6와 PH3 가스를 이용하여 LPCVD 방식으로 증착한다.
이어서, 도 7a 및 도 7b에 도시된 바와 같이, 제2 도전막(117) 상에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토 레지스트 패턴(미도시)을 형성한다.
이어서, 상기 포토 레지스트 패턴을 이용한 식각공정을 실시하여 제2 도전막(117) 및 유전체막(116)을 식각한다. 이로써, 컨트롤 게이트(117)이 정의된다. 따라서, 캐버디(115), 플로팅 게이트(114), 유전체막(116) 및 컨트롤 게이트(117)로 이루어진 게이트 전극(118)이 형성된다.
한편, 하드 마스크(hard mask) 스킴(scheme)을 이용하여 컨트롤 게이트(117)을 식각할 수도 있다. 또한, 컨트롤 게이트(117) 식각공정은 포토리소그래피 공정 대신에 블랭켓(blanket) 방식으로 실시하여 플로팅 게이트(114)의 측벽과 중첩되도록 할 수도 있다.
이어서, 스트립 공정을 실시하여 상기 포토 레지스트 패턴을 제거한다.
이어서, LDD(Lightly Doped Drain) 이온주입공정 또는 DDD(Doubled Diffused Drain) 이온주입공정을 실시하여 게이트 전극(118)의 양측으로 노출되는 기판(110)에 LDD 영역 또는 DDD 영역을 형성한다.
이어서, 게이트 전극(118)의 양측벽에 스페이서(119, 도 2참조)를 형성한다.
이어서, 소오스/드레인 이온주입공정을 실시하여 스페이서(119) 양측으로 노출되는 기판(110)에 소오스/드레인 영역(120, 도 2참조)을 형성한다.
이어서, 도시되진 않았지만, 살리사이드(Salicide) 공정을 실시하여 게이트 전극(118) 상부와 소오스/드레인 영역(120) 상에 TiSi2층 또는 CoSi2층으로 형성한다.
이어서, 일반적인 공정을 통해 금속배선 공정을 실시하여 금속배선(미도시)을 형성한다.
상기에서 설명한 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀은 SoC(System On Chip)에 적용할 수도 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 플로팅 게이트 전극의 게이트 절연막으로 캐버디를 형성하고, F-N 터널링 방식 대신에 콤프턴 효과를 이용하여 프로그램 동작을 수행함으로써 전압, 전류 및 사용시간에 따른 게이트 절연막의 열화에 의한 소자의 신뢰성 저하를 원천적으로 방지하여 디스터브(disturg) 특성, 리텐션(retension) 특성 및 유지(endurance) 특성을 향상시킬 수 있다. 또한, 콤프턴 효과를 이용하여 프로그램 동작을 수행함으로써 저전압 구동 소자를 구현할 수 있다.
Claims (10)
- 소자 분리막이 형성된 기판;상기 소자 분리막을 덮도록 형성된 지지층;상기 기판 상에 형성된 캐버티;양측이 상기 지지층에 지지되어 상기 캐버티 상에 형성된 플로팅 게이트;상기 플로팅 게이트를 덮도록 형성된 유전체막;상기 플로팅 게이트와 중첩되도록 상기 유전체막을 덮도록 형성된 컨트롤 게이트; 및상기 컨트롤 게이트의 양측으로 노출되는 상기 기판에 형성된 소오스/드레인 영역;을 포함하는 비휘발성 메모리 소자의 셀.
- 제 1 항에 있어서,상기 캐버티는 공기층 또는 진공층으로 이루어진 비휘발성 메모리 소자의 셀.
- 제 1 항에 있어서,상기 캐버티는 상기 유전체막에 의해 상기 플로팅 게이트와 상기 기판 사이에 밀봉되는 비휘발성 메모리 소자의 셀.
- 제 1 항에 있어서,상기 유전체막의 양측부는 상기 기판과 접촉되는 비휘발성 메모리 소자의 셀.
- 소자 분리막이 형성된 기판을 제공하는 단계;상기 소자 분리막 상부를 덮도록 지지층을 형성하는 단계;상기 지지층 사이의 액티브 영역에 희생 게이트 절연막을 증착하는 단계;양측부가 상기 지지층에 지지되도록 상기 희생 게이트 절연막 상에 플로팅 게이트를 형성하는 단계;상기 희생 게이트 절연막을 제거하여 상기 플로팅 게이트와 상기 기판 사이에 캐버티를 형성하는 단계;상기 플로팅 게이트를 덮도록 유전체막과 컨트롤 게이트를 순차적으로 증착하는 단계; 및상기 컨트롤 게이트 양측으로 노출되는 상기 기판에 소오스/드레인 영역을 형성하는 단계;를 포함하는 비휘발성 메모리 소자의 셀 제조방법.
- 제 5 항에 있어서,상기 캐버티는 공기층 또는 진공층으로 이루어진 비휘발성 메모리 소자의 셀 제조방법.
- 제 5 항에 있어서,상기 지지층은 질화막으로 형성하는 비휘발성 메모리 소자의 셀 제조방법.
- 제 5 항에 있어서,상기 캐버티는 습식식각공정으로 형성하는 비휘발성 메모리 소자의 셀 제조방법.
- 제 8 항에 있어서,상기 습식식각공정은 상기 희생 게이트 절연막과, 상기 기판 및 상기 플로팅 게이트 간의 식각 선택비를 높게 하여 상기 희생 게이트 절연막이 선택적으로 제거되도록 실시하는 비휘발성 메모리 소자의 셀 제조방법.
- 제 5 항에 있어서,상기 캐버티를 형성한 후 약산으로 열산화공정을 더 실시하는 단계를 포함하는 비휘발성 메모리 소자의 셀 제조방법.
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| KR20010084627A (ko) * | 2000-02-28 | 2001-09-06 | 박종섭 | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 |
| KR20020034464A (ko) * | 2000-11-02 | 2002-05-09 | 한민구 | 다결정 실리콘 박막 트랜지스터 및 그 제조방법 |
| KR20020052458A (ko) * | 2000-12-26 | 2002-07-04 | 박종섭 | 반도체소자의 제조방법 |
| KR20040069851A (ko) * | 2003-01-30 | 2004-08-06 | 아남반도체 주식회사 | 플래쉬 메모리 및 그 제조방법 |
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2004
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