KR100324452B1

KR100324452B1 - 조절된캐스코드이득증대를위한궤환증폭기

Info

Publication number: KR100324452B1
Application number: KR1019940003108A
Authority: KR
Inventors: 존더블류.파타루소
Original assignee: 윌리엄 비. 켐플러; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1993-02-22
Filing date: 1994-02-22
Publication date: 2002-06-24
Also published as: JPH0722858A; KR940020668A; EP0616421A1; US5451909A; TW285788B; JP3452624B2

Abstract

증대된 이득을 갖는 조절된 캐스코드 회로는 제1 극성의 공통 소스 MOS 트랜지스터(m₁) 및 공통 소스 MOS 트랜지스터(m₁)의 드레인이 캐스코드 소자의 소스에 결합되는 캐스코드 소자(m₂)를 포함하는 캐스코드부를 포함한다. 조절된 캐스코드 회로의 입력은 공통 소스 MOS 트랜지스터(m₁)에 인가되고 공통 소스 MOS 트랜지스터(m₁)와 캐스소드 소자(m₂)를 통해서 캐스소드 소자(m₂)의 드레인에서 조절된 캐스코드 회로의 출력이 발생된다. 궤환 증폭기 회로(10)는 공통 소스 MOS 트랜지스터(m₁)의 드레인에 접속된 입력 및 캐스코드 소자(m₂)를 구동시키기 위해 캐스코드 소자(m₂)의 게이트에 접속된 출력은 갖는다. 궤환 증폭기 회로(10)는 공통소스 MOS 트랜지스터(m₁)의 드레인에서 발생된 전압을 감지하기 위해서 공통 소스 MOS 트랜지스터(m₁)의 극성과 반대인 제2 극성을 가진 소스 폴로워 MOS 트랜지스터(m₈)를 포함한다. 제1 극성의 공통 게이트 MOS 트랜지스터(m₉)는 소스 폴로워 MOS 트랜지스터(m₈)의 소스에 결합된 소스, 및 소스 폴로워 MOS 트랜지스터(m₈) 및 부하 소자(m₇)의 공통 게이트 MOS 트랜지스터(m₉) 조합부내에서 발생된 전류를 조정하기 위해 공통 게이트 MOS 트랜지스터(m₉)의 드레인에 결합된 스티어링 소자(m₅및 m₆)를갖는다. 부하 소자(m₇)는 궤환 증폭기(10)의 출력 및 캐스코드 소자(m₂)의 게이트에 공급되는 전압을 발생시키기 위해 전류 스티어링 소자(m₅및 m₆)에 결합된다. 공통 소스 MOS 트랜지스터(m₁)는 소정 전압으로 클램프되어 공통 소스 MOS 트랜지스터와 캐스코드 소자 (m₁및 m₂)를 고 이득의 포화 상태로 유지하면서 조절된 캐스코드 회로의 출력에서 소신호 전압을 최대 전압으로 스윙한다. 궤환 증폭기(10)는 또한 개개의 바이어스 회로(제7도)로부터 바이어스 전압을 수신하여 공통 소즈 MOS 트랜지스터의 드레인을 소정 전압으로 설정한다.

Description

조절된 캐스코드 이득 증대를 위한 궤환 증폭기

본 발명은 "조절된 캐스코드(regulated cascode)" 구성을 이용하는 MOS 공통 소스 증폭기단의 이득을 증대시키기 위한 회로에 관한 것으로, 특히 간단한 5개의 트랜지스터 궤환 증폭기를 이용하는 MOS 공통 소스 증폭기단의 이득은 증대시키기 위한 회로에 관한 것이다. 본 발명은 고 이득 증폭기를 필요로 하는 소정의 선형 집적 회로에 사용될 수 있다.

MOS 공통 소스 증폭기단의 이득을 증대시키기 위해 "조절된 캐드코드" 기술이 최근에 발표되었다. 이 기술의 발전 상태를 보려면, 먼저 제1도에 도시한 바와 같은 간단한 공통 소스단을 보아야 한다. 제1도에 도시한 바와 같이 r_dsl은 소자(m₁) 고유의 드레인-소스 콘덕턴스이고, R_L은 외부 부하 저항이다. r_dsl이 존재하지 않는 경우, V_out/ V_in= -g_ml _xR_L이기 때문에 R_L의 큰 값을 임의적으로 선택함으로써 이 증폭기의 이득을 임의적으로 높일 수 있다. 그러나, r_dsl이 존재하면. V_out/ V_in= -g_mlx (r_dsl∥ R_L)이고 이득은 최대 -g_mlr_dsl로 제한된다.

물리적으로, 이것은 r_dsl양단의 소신호 전압이 출력 전압과 동일하고, 이것은 소신호 전류를 r_dsl을 통해 흐르게 한다. 이것은 R_L으로부터 분리된 소자 상호콘덕턴스로부터 전류(g_mlV_in)의 일부를 전환시켜 발생된 소신호 출력 전압을 감소시킨다.

이득 증대를 위한 일반적인 회로 기술은 제2도에 도시한 캐스코드 구성이다. 이 회로에서, 전류(i_m2)는 MOS 트랜지스터(m₂)의 소스로 흐른다. 트랜지스터(m₂)의 소스에서 소신호까지의 임피던스는 양단에 약 1/g_m2이고, 트랜지스터(m₂)의 소스에서 키르히호프의 전류 법칙(KCL)은 다음과 같다.

간단한 공통 소스 증폭기에 비해, R_L및 r_dsl을 통해 흐르는 대신에 R_L및 (g_m2R_L)r_dsl의 병렬 결합에 의해서만 이득이 제한된다. 그러므로, 트랜지스터(m₁)의 유효 드레인 소스 저항은 [트랜지스터(m₂)의 "이득"]에 의해 배가되며 훨씬 높은 이득은 R_L을 증가시킴으로써 실현될 수 있다. 그러므로, 캐스코드 회로의 주 개념은 캐스코드 소자(m₂)의 드레인인 출력 전압에 따라 변하는 증폭기 소자(m₁)의 드레인 전압을 클램프하는 것이지만, 드레인 전류가 소자(m₁)에 의해 발생되거나 입력 전압에 의해 제어되든지 간에 출력 전압을 발생시키기 위하여 부하 저항을 통해 계속 흐르도록 할 수 있다. 그러므로, 소자(m₁)의 드레인에서 전압을 클램프시킴으로써 실제로 이득 0의 소신호 전류가 r_dsl을 통해 흐른다.

제3도에 있어서, "조절된 캐스로드"의 개략도이다. 이 회로는 궤환 증폭기를 추가한 캐스코드의 개량된 형태이다. 부수적인 궤환 증폭기는 전압 이득(A), 및 트랜지스터(M₁)의 드레인을 소정 레벨로 설정하는 바이어스 전압(V_dl)을 갖는다. 이때, 전류(i_s2)인 접지에 대한 임피던스는 1/ g_m2보다는 1 / g_m2A에 근사한다는 것을 알 수 있다. 이것은 소신호치를 A 인자만큼 작아지도록 r_dsl양단의 전압을 "조절"하고 결과적으로 r_dsl을 통해서 흐르는 전류가 작아진다. 이 단에서, V_out/ V_in= g_m1(R_L∥ (g_m2R_LA)r_dsl) 이다. 트랜지스터(m₂)의 유효 "이득"에 의해 평가되는 트랜지스터(m₁)의 유효 r_ds는 인자(A)만큼 증가되고, 이 단의 이득은 저항기(R_L)를 증가시킴으로써 간단한 캐스코드의 이득 이상으로 높일 수 있다. 그러므로, "조절된 캐스코드"는 정확하게 하기 위해 소자(m₁)의 드레인에서의 전압을 조절한다. 이것은 완전한 전압원은 아니지만, 상술한 간단한 캐스코드 회로상의 인자(A) 만큼은 더 좋아진다.

본 발명 "조절된 캐스코드"로 궤환 증폭기를 구현하기 위한 개량된 회로 기술이다. 각각 결함을 가진 "조절된 캐스코드"에 대한 2가지 상이한 접근 방법을 설명하는 최신의 2개의 논문이 있다. 사친거(Sachinger)와 구겐불(Guggcnbuhl)에 의해 1990년 2월, IEEE JSSC의 p. 289에 개시한 첫번째 논문은 제4도에 도시한 바와 같은 궤환 증폭기(11)가 간단한 MOS 공통 소스 이득단인 조절된 캐스코드라는 것을 특징으로 한다. 상술한 바와 같이 트랜지스터(m₁및 m₂)는 1차 공통 소스 증폭기 및 캐스코드 소자이고, 트랜지스터(m₃)는 전류원(m₄)으로 바이어스된 궤환 증폭기이다.

이러한 방식의 단점은 궤환 증폭기의 유효값(V_D1) 또는 고 이득 영역내의 증폭기의 반전 입력값은 V_GS3[트랜지스터(m₃)의 게이트와 소스 양단의 전압]이다. 이것은 궤환 증폭기가 네가티브 공급 레일(rail)상에 전형적으로 1.5V의 DC 바이어스 레벨을 유지하도록 트랜지스터(m₁)의 드레인 전압을 조절하는 것을 의미한다. 가능한 한 넓은 출력 전압의 스윙(swing) 폭에 걸쳐서 이득 증대 동작을 유지하는 것이 중요하고, 트랜지스터(m₁)의 드레인에서의 이러한 고전압에 대해 출력 전압은 트랜지스터(m₂)로 전송하기 위한 2V 이하의 전압을 옴 영역에 제공해야 하므로 단 이득(stage gain)을 상당히 감소시킨다. 이 "조절된 캐스코드" 회로의 고 이득은 포화 상태에 있는 트랜지스터(m₁및 m₂)에 의존하고, 트랜지스터(m₁)는 드레인에서의 바이어스 레벨과 같이 V_GS1[트랜지스터(m₁)의 게이트와 소스 사이의 전압] - V_T1[트랜지스터(m₁)의 임계 전압] 만으로 포화 상태를 유지할 수 있다. V_GS3만큼 높은 고전압은 필요하지 않다. 궤한 증폭기의 유효 전압(V_D1)이 V_GS1- V_T1, 아마도 0.5 V로 설정되면, 트랜지스터(m₂)가 옴 영역을 형성하기 전에 출력 전압은 2 V, 아마도 1 V 이하로 스윙시키는 것이 중요하다. 이것은 1990년 ISSCC 다이제스트, p. 105에 개시되어 있는 바와 같이 불트(Bult)와 겔렌(Geelen)에 의해서 설계된 제5도에 도시한 궤환 증폭기로 가능하다. 이 회로에서, 트랜지스터(m₁₀및 m₁₁)는 차동 쌍으로 동작하고 궤환 증폭기내의 차동 상호 콘덕턴스이다, 트랜지스터(m₁₂및 m₁₃)는 차동 쌍(m₁₀및 m₁₁)에 바이어스 전류를 공급하고 트랜지스터(m₁₄및 m₁₅), 트랜지스터(m₁₆및 m₁₇), 및 트랜지스터(m₁₈및 m₁₉)로 구성되는 폴드된(folded) 캐스코드 소자에 바이어스 전류를 공급하는 전류원으로서 작용한다. 트랜지스터(m₁₇및 m₁₉)는 다이오드 접속형 트랜지스터 형태이며, 트랜지스터(m₁₅)의 드레인 전류를 취하여 트랜지스터(m₁₈)의 드레인 전류로서 떨어뜨린 전류를 반영한다. 그러므로, 기본적으로 트랜지스터(m₁₆, m₁₇, m₁₈및 m₁₉)는 1개의 P-채널 전류 미러이다. 트랜지스터(m₁₅)의 드레인 전류를 트랜지스터(m₁₄)의 드레인 전류 만큼 떨어뜨리므로써, 트랜지스터 쌍(m₁₀및 m₁₁)의 차동 상호 콘덕턴스가 트랜지스터(m₁₄및 m₁₅)의 소스에 차동 전류를 발생시키는 경우에 단일단(single-ended) 변환차가 발생한다. 이 전류의 차는 적층 캐스코드 소자로 인해 고 임피던스로서 작용하는 트랜지스터(m₁₄및 m₁₆)의 드레인들의 접합부에서 노드로의 전류를 나타낸 것이다. 그러므로, 트랜지스터(m₂)의게이트에 공급하는 이 출력 단자에서의 전압 이득에는 트랜지스터(m₂)의 게이트에 공급하는데 사용하는 트랜지스터(m₁₀및 m₁₁)에 입력된 차동 전압부터 단일단 전압까지 차동 전압에서 1μ 공정에 대해서 100의 이득이 생긴다. 트랜지스터(m₂₀)는 차동 쌍(m₁₀및 m₁₁)에 대해서는 테일(tail) 전류원으로서 작용한다. 트랜지스터(m₁₂및 m₁₃)는 트랜지스터(m₁₀및 m₁₁)를 통해 흘러나오는 전류를 흡수하고, 또한 캐스코드 소자, 즉 트랜지스터(m₁₄및 m₁₅)를 통해 추가의 전류를 방출하는 전류원이다. 제4도에 도시한 바와 같은 매우 정교한 궤환 증폭기에 있어서, V_Dl은 네가티브 공급 레일에 가까운 임의의 소정 레벨로 설정될 수 있고, 이득 증대를 유지하기 위해 V_out에서의 신호 스윙이 크게 증가된다. 그러나, 이 방식의 단점은 이러한 정교한 증폭기에 의해 넓은 칩 영역과 전력이 요구된다는 것이다.

그러므로, 본 발명의 주 목적은 칩 영역을 작게 하고 동작에 필요한 전력의 소비를 작게 하는 조절된 캐스코드 회로용 궤환 증폭기 부분을 제공하는 것이다.

본 발명의 특정한 목적은 실행하는데 5개의 트랜지스터만을 필요로 하는 조절된 캐스코드 회로용 궤환 증폭기 부분을 제공하는 것이다.

본 발명의 또 다른 목적은 V_D1의 값이 네가티브 공급 레일에 가까운 소정의 요구된 레벨로 설정할 수 있고 이득 증대가 유지되는 V_out에서 신호 스윙이 크게 증가되는 조절된 캐스코드 회로용 궤환 증폭기 부분을 제공하는 것이다.

본 발명의 다른 목적들은 도면들을 참조하여 다음 설명을 통해서 본 발명에 통상의 지식을 가진자들에게 명백해질 것이다.

본 발명의 "조절된 캐스코드"의 궤환 회로(10)의 핵심은 소신호 전류를 발생시키기 위해 N-채널 소자(m₁)의 드레인 전압을 각각 조절하기 위해 상이한 소자 극성, 즉 소자(m₈및 m₉)에 대한 P-채널 및 N-채널을 이용하는 것이다. 소자(m₁)의 드레인에서 전압을 측정하고 미리 소자(m₅및 m₆)를 갖는 순환 형태로 소자(m₈및 m₉)에 의해 발생되는 소신호 전류를 스티어링(steering)함으로써 부하 전압은 캐스코드 소자(m₂)를 구동시키는데 사용될 수 있는 소자(m₇) 양단에서 발생될 수 있다. 2개의 상이한 소자 극성을 트랜지스터(m₈및 m₉)에 이용함으로써 p-채널 소자(m₈)는 소자(m₁)의 드레인 전압을 감지하고 소자(m₁)의 드레인 전압은 가능한 한 네가티브 레일로 떨어지게 하지만 드레인 전압의 포화 영역내에 소자(m₁)를 유지한다. "조절된 캐스코드" 소자의 궤환 증폭기 부분(10)의 이런 간단한 설계로서 칩 영역이 작아지고, 상기 공통 소스 및 캐드코드 소자를 포화 영역내에 유지하면서 상기 조절된 캐스코드 소자의 출력에서의 소신호 전압에 최대 스윙 전압을 제공함과 동시에 전력 소비를 줄일 수 있다.

이하 첨부된 도면을 참조하여 본 발명의 실시예에 대하여 상세하게 설명하겠다.

제6도는 본 발명의 개량된 궤환 증폭기 부분을 갖는 "조절된 캐스코드"의 개략도이다. 1차 공통 소스 증폭기(m₁)는 게이트에 입력되는 전압(V_in)을 갖는다. 소자(m₁)의 드레인은 노드(12)를 통해 캐스코드 소자(m₂)의 소스에 결합된다. N-채널 MOS 트랜지스터(m₁)의 소스는 노드(14)의 네가티브 레일에 접속된다. 출력 전압(V_out)은 N-채널 MOS 트랜지스터(m₂)의 드레인 및 노드(18)의 네가티브 레일에 접속된 저항기(R_L) 양단에서 발생된다. 일반적으로, 네가티브 공급 레일 전압은 통상적으로 접지 전위이다. 궤환 증폭기(10)의 입력은 노드(12)에 접속되고 노드(20)의 출력은 소자(m₂)의 게이트에 접속된다. 이 궤환 증폭기(10)의 입력은 P-채널 MOS 트랜지스터(m₈)에 접속된다. 소자(m₈)의 드레인은 노드(16)의 네가티브 공급 레일에 접속되고, 그 소스는 N-채널 MOS 트랜지스터(m₉)의 소스에 접속된다. 소자(m₉)의 게이트에서는 바이어스 전압(V_B2)을 수신하고 노드(22)를 통해 P-채널 MOS 트랜지스터(m₅)의 드레인에 접속된 드레인을 갖고 있다. 소자(m₅)의 게이트는 노드(24)를 통해 P-채널 MOS 트랜지스터(m₆)의 게이트에 접속된다. 노드(24)는 노드(22)에 단락된다. 소자(m₅와 m₆)의 소스는 포지티브 공급 레일 전압(V_DD)에 접속된다. 전압(V_DD)은 +5 V인 것이 전형적이다. 소자(m₆)의 드레인은 노드(20)를 통해 N-채널 MOS 트랜지스터(m₇)의 드레인에 접속된다. 소자(m₇)의 게이트에서는 바이어스 전압(V_B1)을 수신하고 노드(18)의 네가티브 레일에 접속될 소스를 갖는다.

동작시에, 궤환 증폭기 부분인 트랜지스터(m₈및 m₉)는 공통 소스 노드의 공통 게이트 증폭기(m₉)에 결합된 소스 폴로워(m₈)이라는 점에서 차동 쌍과 비슷하다. 그러나, 트랜지스터(m₈)는 P-채널이고 트랜지스터(m₉)는 N-채널이기 때문에, 바이어스 전압(V_B2)은 유효 진압 레벨[V_Dl(소자(m₁)의 요구된 드레인 전압) + V_GS8(소자(m₈)의 게이트 - 소스 양단의 전압) + V_GS9(소자(m₉)의 게이트 - 소스 양단의 전압)]에 설정되어야 한다. m₈/ m₉증폭기단으로부터의 출력 전류는 트랜지스터(m₅및 m₆)의 조합에 의해 반영되고, 전류원 소자(m₇) 양단에서 출력 전류가 발생된다. 소자(m₇)는 고정 바이어스 전위를 갖는 전류원이고, 고 출력 임피던스를 갖는다. 그러므로, 트랜지스터(m₅및 m₆)에 의해 반영된 m₈/ m₉증폭기단으로부터의 전류 변화를 증가시킴에 있어서, 소자(m₇)의 드레인으로 떨어진다고 보여지는 소신호 저항은 매우 높으므로, 소자(m₈및 m₉)내에 발생된 소신호 전류는 주변에 반영되고 고 이득을 갖는 소자(m₇)의 고 저항 양단에서 발생된다. 이것이 궤환 증폭기 회로내의 이득(A)을 생성시키는 것이다. 소자(m₈및 m₉)의 상호 콘덕턴스는 이 출력 노드(20)의 유효 부하 저항인 소자(m₇)의 소스 저항에 드레인에 의해 배가된다. 그러므로, 주요 캐스코드 증폭기의 이득은 보조 궤환 증폭기(10)의 이득에 의해 개선된다. 본 발명의 "조절된 캐스코드"의 궤환 증폭기 회로(10)의 핵심은 소신호 전류를 발생시키기 위하여N-채널 소자의 드레인 전압을 조정하기 위해 2 개의 상이한 소자 극성, 즉 소자(m₈및 m₉)의 P-채널 및 N-채널을 사용하여 소자(m₁)의 드레인에서 전압을 측정하고, 소자(m₂)클 구동시키는데 이용될 수 있는 부하 전압을 소자(m₇) 양단에 발생시키기 위해 미리 소자(m₅및 m₆)로 소신호 전류를 순환 방식으로 스티어링한다. 상이한 P-채널 소자(m₈)를 사용하는 이유는 소자(m₁)의 드레인 전압을 감지하여 소자(m₁)의 드레인 전압을 가능한 한 네가티브 레일로 떨어지게 한다. 이것은 P-채널 소자만으로 가능하고, 소자(m₈)용 N-채널 소자는 불가능하다.

바이어스 전압(V_B2)은 전압(V_D1)의 유효 레벨이 요구된 출력 전압 스윙을 유지하기 위해 요구된 만큼 낮게 설정될 수 있지만, 이 궤한 증폭기(10)는 상술한 바와 같은 종래의 설계보다 훨씬 적은 칩 영역 및 공급 전류의 소비를 적게 설계될 수 있다.

제6도의 궤환 증폭기에 바이어스 전압(V_B2)을 발생시키기 위한 적절한 바이어스 회로(50)가 제7도에 도시되어있다. N 채널 MOS 트랜지스터(m₁₇)의 게이트에는 제6도의 소자(m₇)의 게이트에서의 전압(V_B1)과 동일한 바이어스 전압(V_B1)을 수신한다. 소자(m₁₇)는 노드(30)의 네가티브 공급 레일에 접속된 소스 및 노드(32)를 통해 P-채널 MOS 소자(m₁₆)의 드레인에 접속된 드레인을 갖는다. 소자(m₁₆)는 노드(36)를통해 P-채널 MOS 트랜지스터(m₁₅)의 게이트에 접속된 게이트를 갖는다. 노드(36)는 노드(32)에 단락되고 소자(m₁₅및 m₁₆)의 소스는 노드(34 및 38)의 포지티브 공급 레일 전압(V_DD)에 각각 접속된다. 소자(m₁₅)의 드레인은 노드(40)를 통해 N-채널 MOS 트랜지스터(m₁₄)의 드레인에 접속된다. 또한, 소자(m₁₄)의 게이트는 노드(40)에 접속되고 소자(m₁₄)의 소스는 P-채널 MOS 트랜지스터(m₁₃)의 소스에 접속된다. 소자(m₁₃)는 노드(42)를 통해 N-채널 MOS 트랜지스터(m₁₁)의 드레인에 접속된 드레인을 갖는다. 또한, 소자(m₁₃)의 게이트는 노드(42)에 접속된다. 소자(m₁₁)의 소스는 노드(44)의 네가티브 공급 레일에 접속되고 소자(m₁₁)의 게이트는 노드 바이어스 전압(V_B2)이 제6도의 궤환 증폭기(10)에 공급되는 노드(40)에도 접속된 노드(46)에 접속된다.

제5도에 도시한 불트의 종래 기술인 "조절된 캐스코드"에 있어서, 소자(m₁)의 목표 드레인 전압으로서 0.7 V를 설정하려면, 바이어스 입력(V_D1)에 정확한 전압을 공급해야 한다. 소자(m₂)의 이득이 궤환 증폭기의 출력에 의해 소자(m₂)의 게이트에서 조절되도록 한 지점에서 전류는 설정된다. 소자(m₂)의 소스 폴로워 액션(action)은 이 드레인 전압이 외부 바이어스 전압과 동일한 0.7 V의 지점까지 이 소자(m₁)의 드레인을 끌어올린다. 그러므로, 소자(m₁)의 드레인에서 몇 V 가 필요하든지 바이어스 전압(V_B2)과 같은 양을 공급한다. 본 발명의 조절된 캐스코드의궤환 증폭기(10)는 훨씬 복잡해졌다. 소자(m₁)의 드레인에서 요구된 전위상의 바이어스 전위(V_B2; 2V_GS)를 소자(m₉)의 게이트에 공급하여야 한다. 소자(m₁)의 드레인 전압과 소자(m₈과 m₉)의 V_GS값을 더해야 한다. 소자(m₂)의 게이트를 구동시키면서 궤환 증폭기(10)가 소자(m₁)의 드레인에서 요구된 전압을 갖게 설정되도록 바이어스 전위를 공급해야 하고, 이것이 제7도의 바이어스 회로(50)의 목적이다. 이 바이어스 회로(50)에 있어서, 소자(m₁₇)는 제6도의 소자(m₇)와 일치한다. 즉, 소자 활성 영역의 폭 대 길이비가 일치한다. 이와 마찬가지로, 전류 미러 소자(m₁₅및 m₁₆)는 궤환 회로(10)의 소자(m₅및 m₆)와 각각 일치한다. 부수적으로, 소자(m₁₄및 m₁₃)는 궤환 회로(10)의 소자(m₉및 m₈)와 각각 일치한다. 마지막으로, 소자(m₁₁)는 소자(m₁)와 일치한다. 결국, 트랜지스터(m₈및 m₉)내로 흐르는 것과 동일한 전류가 트랜지스터(m₁₄및 m₁₃)를 통해 흐른다. 트랜지스터(m₁₁)는 옴 영역내에서 동작하는 소자이고, 드레인 - 소스 양단에 요구된 레벨의 전압(V_D1), 예를 들어 0.5 V 가 나타나도록 그 크기가 선택된다. V_GS14= V_GS4, V_GS13= V_GS3이기 때문에, 이것은 선택된 전압(V_D1)의 값에서 실제 증폭기내의 트랜지스터(m₁)의 드레인을 조절할 수 있는 전압(V_B2)을 발생시킬 수 있다. 바이어스 회로(50)에 있어서, 여러 소자들의 비가 상술한 바와 같이 배열되고 소자(m₁₁)의 드레인 - 소스 전압이 소자(m₁)의 드레인 - 소스 양단에서의 요구된 전압을 가지도록 소자(m₁₁)가 옴 영역내에서 동작한다고 가정하자. 그러므로, 이것은 능동 증폭기내의 소자(m₁)의 드레인에서 노드(12)를 조절하는 목표 전위이다. 바이어스 전압(V_B1)은 제6도와 제7도의 회로의 전압과 동일하다. 능동 궤환 회로(10)내의 소자(m₇)는 고정 바이어스 전위를 갖는 전류원 소자뿐이다. 이것은 궤환 회로(10)의 출력용 부하로서 작용한다. 소자(m₁₇)는 소자(m₇)와 일치하기 때문에 소자(m₇)에 흐르는 것과 동일한 전류가 소자(m₁₇)의 게이트내로 흐르고, 마찬가지로 소자(m₅및 m₆)의 미러 액션은 소자(m₁₅및 m₁₆)와 동일하다. 결국, 2개의 다이오드로 접속된 소자(m₁₄및 m₁₃)는 이 소자를 통해 소자(m₁₁)의 드레인에 동일 전류를 제공하기 위한 소자(m₉및 m₈)와 일치한다. 그러므로, 기본적으로 바이어스 회로(50)는 능동 증폭기와 동일한 소자를 통해 동일 전류가 흐르도록 설계되어 있다. 이것이 소자(m₁₄및 m₁₃)의 게이트 - 소스 전압이 능동 회로내의 소자(m₉및 m₈)의 게이트 - 소스 전압과 일치하게 한다. 즉, 그들은 동일한 소자이고 그들을 통해 흐르는 전류는 동일하다. 그래서 소자(m₁₁)의 드레인 전압이 소자(m₁₄및 m₁₃)의 2개의 V_GS값 만큼 증가할 때 바이어스(V_B2)로서 궤환 회로(10)에 공급할 필요가 있는 전압이 자동적으로 계산된다. 그러므로, 바이어스 회로(50)는 요구된 레벨 및 최대 전압 스윙을 가지고 적절한 "조절된 캐스코드" 연산을 달성하기 위해 소자(m₁)의 드레인을클램프(clamp)시키는데 필요한 바이어스 전압을 계산하는 아날로그 컴퓨터로서 작용한다.

전형적으로, 1개 이상의 조절된 캐스코드가 고 이득 연산 증폭기내의 칩상에 형성된다. 상술되고 제7도에 도시한 바이어스 회로는 한번에 형성될 수 있고 여러개의 조절된 캐스로드 구조로 여러개의 바이어스 궤환 증폭기에 사용된다. 그러므로, 제7도에 도시한 바와 같은 1개의 바이어스 발생기만이 증대된 모든 증폭기에 요구된다.

본 발명의 선택적인 예는 궤환 증폭기의 N-채널 소자 및 캐스코드 부분이 P-채널 소자 및 그 대향 소자로 구성된 증대된 이득을 갖는 "조절된 캐스코드"일 수 있다. 그러므로, P-채널 소자를 갖는 네가티브 레일 부근의 N-채널 소자를 조절하는 대신에 N-채널 소자를 갖는 포지티브 공급 레일이 가까이 있는 P-채널 캐스코드의 소스를 조절할 수 있다. 제2의 선택적인 실시예는 바이폴라 소자를 MOS 트랜지스터로 대체하기 위한 것이다. NPN 트랜지스터는 PNP 트랜지스터 및 이와 반대 소자의 콜렉터를 조절하는데 사용될 수 있다. 따라서, 나머지 소자의 극성도 변화될 수 있다. MOS 트랜지스터의 드레인 대신에 바이폴라 트랜지스터의 콜렉터, 소스 대신에 에미터, 베이스 대신에 베이스가 접속된다.

결국, 본 발명은 궤환 증폭기 부분이 5개의 트랜지스터로 구성되는 개량된 궤환 증폭기를 갖는 "조절된 캐스코드"를 제조하는 개량된 방법이지만, "조절된 캐스코드"는 소자(m₁)의 드레인을 이득 증대를 유지하기 위해 V_out에서 가능한 최대 스윙 신호를 충분히 이용하기 위해 네가티브 레일상에 약 0.5 V를 흘려주므로 옴 영역 이외에서 소자(m₁및 m₂)를 유지한다. "조절된 캐스코드" 증폭기 회로는 제5도에 도시한 바와 같이 불트(Bult)가 논문에서 설명한 증폭기보다 훨씬 간단하지만, 본 발명의 증폭기 회로는 바이어스 발생기용의 여분의 소자를 필요로 한다. 그러나, 여러개의 증폭기에는 1개의 바이어스 발생기만이 필요하기 때문에, 칩 영역의 순수한 감축이 여전이 달성된다.

본 발명은 양호한 실시예를 참조하여 상세히 설명되었지만 본 발명의 상세한 부분의 많은 변경은 본 발명의 실시예에 의해 이해될 수 있고, 본 발명은 이 설명을 참조하여 통상의 기술을 가진 당업자에 의해 실시될 수 있다. 그런 변경 및 부수적인 실시예는 본 발명의 특허 청구 범위내에서 행해질 수 있다.

제1도는 종래 기술의 MOS 증폭기의 간단한 공통 소스단의 회로도,

제2도는 종래 기술의 증폭기를 위한 "캐스코드" 구성의 회로도.

제3도는 궤환 증폭기를 포함하는 종래 기술의 "조절된 캐스코드"의 회로도.

제4도 및 제5도는 2개 및 11개의 트랜지스터 궤환 증폭기 부분을 각각 찾는 종래 기술의 "조절된 캐스코드" 구성의 상이한 실시예의 회로도.

제6도는 궤환 증폭기 부분이 5개의 트랜지스터 구성을 포함하는 본 발명의 "조절된 캐스코드" 의 회로도.

제7도는 본 발명의 "조절된 캐스코드"의 궤환 증폭기 부분용 바이어스 전압을 발생시키기 위한 회로도.

도면의 주요 부분에 대한 부호의 설명

10 : 궤환 회로 11 : 궤환 증폭기

50 : 바이어스 회로 r_dsl: 드레인 소스 콘덕턴스

M : 트랜지스터 m : MOS 트랜지스터

i_s2: 임피던수 전류 A : 전압 이득

V_DD: 포지티브 공급 레일 전압 V_B1, V_B2, V_D1: 바이어스 전압

R_L: 외부 부하 저항

Claims

증대된 이득을 갖는 조절된 캐스코드 회로에 있어서,

제1 극성의 공통 소스 MOS 트랜지스터, 및 캐스코드 소자 - 상기 공통 소스 MOS 트랜지스터의 드레인은 캐스코드 소자의 소스에 결합되고, 상기 조절된 캐스코드 회로로의 입력을 상기 공통 소스 MOS 트랜지스터에 인가되며, 상기 조절된 캐스코드 회로의 출력은 공통 소스 MOS 트랜지스터와 캐스코드 소자 양단의 상기 캐스코드 소자의 드레인에세 발생됨 - 를 포함하는 캐스코드부, 및

상기 공통 소스 MOS 트랜지스터의 드레인에 접속된 입력 및 캐스코드 소자를 구동시키기 위해 상기 캐스코드 소자의 게이트에 접속된 출력을 갖는 궤환 증폭기

를 포함하고,

상기 궤환 증폭기는, 상기 공통 소스 MOS 트랜지스터의 드레인에서 발생된 전압을 감지하기 위해 상기 공통 소스 MOS 트랜지스터의 극성에 반대되는 제2 극성의 소스 폴로워 MOS 트랜지스터, 상기 소스 폴로워 MOS 트랜지스터의 소소에 결합된 소스를 갖는 상기 제1 극성의 공통 게이트 MOS 트랜지스터 및 상기 소스 폴로워 MOS 트랜지스터 및 공통 게이트 MOS 트랜지스터 조합부에서 발생된 전류를 부하 소자로 스티어링(steering)하기 위해 상기 공통 게이트 소자의 드레인에 결합된 스티어링 소자를 포함하고, 또한 바이어스 회로로부터 바이어스 전압을 수신하여 상기 바이어스 전압에 상기 공동 게이트 MOS 트랜지스터의 게이트에 공급되는 상기 공통 소스 MOS 트랜지스터의 드레인을 상기 소정 전압으로 설정하도록 하고,

상기 부하 소자는 상기 궤환 증폭기의 출력 및 상기 캐스코드 소자의 게이트에 공급될 전압을 발생시키기 위해 상기 전류 스티어링 소자에 결합되며,

상기 공통 소스 MOS 트랜지스터의 상기 드레인은 소정 전압에 클램프되어 상기 공통 소스 MOS 트랜지스터 및 캐스코드 소자를 고 이득 포화 영역내에 유지하면서 상기 조절된 캐스코드 회로의 출력에서의 소신호 전압에 최대 스윙 전압을 제공하는

것을 특징으로 하는 조절된 캐스코드 회로.
제1항에 있어서, 상기 공통 소스 MOS 트랜지스터, 상기 캐드코드 소자, 상기 공통 게이트 MOS 트랜지스터 및 상기 부하 소자는 N-채널이고, 상기 소스 폴로워와 상기 미러 소자는 P-채널 MOS 트랜지스터인 것을 특징으로 하는 조절된 캐스코드 회로.
제1항에 있어서, 상기 공통 소스 MOS 트랜지스터, 상기 캐스코드 소자, 상기 공통 게이트 MOS 트랜지스터 및 상기 부하 소자는 P-채널이고, 상기 소스 폴로워와 상기 미러 소자는 N-채널 MOS 트랜지스터인 것을 특징으로 하는 조절된 캐스코드 회로.
제1항에 있어서, 상기 부하 소자가 고 임피던스 전류원인 것을 특징으로 하는 조절된 캐스코드 회로.
제2항에 있어서, 상기 스티어링 소자가 2개의 MOS 트랜지스터를 포함하는 전류 미러인 것을 특징으로 하는 조절된 캐스코드 회로.
제3항에 있어서, 상기 스티어링 소자가 2개의 MOS 트랜지스터를 포함하는 전류 미러인 것을 특징으로 하는 조절된 캐드코드 회로.
제2항에 있어서, 상기 공통 소스 MOS 트랜지스터의 드레인을 상기 소정 전압으로 설정하기 위한 상기 각각의 바이어스 회로는 소스 폴로워와 공통 게이트 MOS 트랜지스터의 게이트-소스 전압과 요구된 드레인 전압의 합과 동일한 바이어스 전압을 자동적으로 설정하는 것을 특징으로 하는 조절된 캐스코드 회로.
증대된 이득을 갖는 조절된 캐스코드 회로에 있어서,

n-채널 공통 소스 MOS 트랜지스터, 및 캐스코드 소자 - 상기 공통 소스 MOS 트랜지스터의 드레인은 상기 캐스코드 소자의 소스에 결합되고, 상기 조절된 캐스코드 회로로의 입력은 상기 공통 소스 MOS 트랜지스터의 게이트에 공급되며, 상기 조절된 캐스코드 회로와 출력은 상기 공통 소스 MOS 트랜지스터와 상기 캐스코드 소자 양단의 상기 캐스코드 소자의 드레인에서 발생됨 - 를 포함하는 캐스코드부, 및

상기 공통 소스 MOS 트랜지스터의 드레인에 접속된 입력 및 상기 캐스코드소자를 구동시키기 위해 상기 캐스코드 소자의 게이트에 접속된 출력을 갖는 궤환 증폭기

를 포함하고,

상기 궤환 증폭기는, 상기 N-채널 공통 소스 MOS 트랜지스터의 드레인에서 발생된 전압을 감지하기 위한 P-채널 소스 폴로워 MOS 트랜지스터, 상기 P-채널 소스 폴로워 MOS 트랜지스터의 소스에 결합된 소스를 갖는 N-채널 공통 게이트 MOS 트랜지스터, 및 상기 전류 미러의 제1 트랜지스터가 상기 소스 폴로워 MOS 트랜지스터 및 공통 게이트 MOS 트랜지스터 조합부에서 발생된 전류를 부하 소자로 스티어링하기 위해 상기 공통 게이트 MOS 트랜지스터의 드레인에 결합된 2개의 P-채널 MOS 트랜지스터를 포함하는 전류 미러를 포함하고, 또한 바이어스 회로로부터 바이어스 전압을 수신하여 상기 바이어스 전압이 상기 공통 게이트 MOS 트랜지스터의 게이트에 공급되는 상기 공통 소스 MOS 트랜지스터의 드레인을 상기 소정 전압으로 설정하도록 하고,

상기 부하 소자는 상기 궤환 증폭기의 출력 및 상기 캐스코드 소자의 게이트에 공급될 전압을 발생시키기 위해 상기 전류 미러에 결합되는 고 임피던스 전류원을 포함하며,

상기 공통 소스 MOS 트랜지스터의 상기 드레인은 소정 전압으로 클램프되므로 상기 공통 소스 MOS 트랜지스터 및 캐스코드 소자를 고 이득 포화 영역내에 유지하면서 상기 조절된 캐스코드 회로의 출력에 소신호 전압에 대한 최대 스윙 전압을 제공하는

것을 특징으로 하는 조절된 캐스코드 회로.
제8항에 있어서, 상기 P-채널 소자가 N-채널이고, 상기 N-채널 소자가 P-채널인 것을 특징으로 하는 조절된 캐스코드 회로,
증대된 이득을 갖는 조절된 캐스코드 회로에 있어서,

제1 극성의 공통 에미터 바이폴라 트랜지스터, 및 캐스코드 소자 - 상기 공통 에미터 바이폴라 트랜지스터의 콜렉터는 상기 캐스코드 소자의 에미터에 결합되고, 상기 조절된 캐스코드 회로로의 입력은 공동 에미터 바이폴라 트랜지스터에 인가되며, 상기 조절된 캐스코드 회로의 출력은 상기 공통 에미터 바이폴라 트랜지스터와 상기 캐스코드 소자 양단의 상기 캐스코드 소자의 콜렉터에서 발생됨 - 를 포함하는 캐스코드부, 및

상기 공통 에미터 바이폴라 트랜지스터의 콜렉터에 접속된 입력 및 캐스코드 소자를 구동시키기 위해 상기 캐스코드 소자의 베이스에 접속된 출력을 갖는 궤환 증폭기

를 포함하고,

상기 궤환 증폭기는, 상기 공통 에미터 바이폴라 트랜지스터의 콜렉터에서 발생된 전압을 감지하기 위해 상기 공통 에미터 바이폴라 트랜지스터의 극성에 반대되는 제2 극성의 에미터 폴로워 바이폴라 트랜지스터, 상기 에미터 폴로워 바이폴라 트랜지스터의 에미터에 결합된 에미터를 갖는 상기 제1 극성의 공통 베이스바이폴라 트랜지스터, 및 상기 에미터 폴로워 바이폴라 트랜지스터 및 공통 게이트 바이폴라 트랜지스터 조합부에서 발생된 전류를 부하 소자로 스티어링하기 위해 상기 공통 베이스 소자의 상기 콜렉터에 결합된 스티어링 소자를 포함하고, 바이어스 회로로부터 바이어스 전압을 수신하여 상기 바이어스 전압이 상기 공통 베이스 바이폴라 트랜지스터의 베이스에 공급되는 상기 공통 에미터 바이폴라 트랜지스터의 상기 콜렉터를 상기 소정 전압으로 설정하도록 하고,

상기 부하 소자는 상기 궤환 증폭기의 출력 및 상기 캐스코드 소자의 베이스에 공급될 전압을 발생시키기 위해 상기 전류 스티어링 소자에 결합되며,

상기 공통 에미터 바이폴라 트랜지스터의 상기 콜렉터는 소정 전압으로 클램프되어 상기 공통 에미터 바이폴라 트랜지스터 및 캐스코드 소자를 고 이득 활성 영역내에 유지하면서 상기 조절된 캐스코드 회로의 출력에 소신호 전압에 대한 최대 스윙 전압을 제공하는

것을 특징으로 하는 조절된 캐스코드 회로.
제10항에 있어서, 상기 공통 에미터 바이폴라 트랜지스터, 상기 캐스코드 소자, 상기 공통 베이스 바이폴라 트랜지스터 및 상기 부하 소자는 NPN 바이폴라 트랜지스터이고 상기 에미터 폴로워와 상기 미러 소자는 PNP 바이폴라 트랜지스터인 것을 특징으로 하는 조절된 캐스코드 회로.
제10항에 있어서, 상기 공통 에미터 바이폴라 트랜지스터, 상기 캐스코드 소자, 상기 공통 베이스 바이폴라 트랜지스터 및 상기 부하 소자는 PNP 바이폴라 트랜지스터이고 상기 에미터 폴로워와 상기 미러 소자는 NPN 바이폴라 트랜지스터인 것을 특징으로 하는 조절된 캐스코드 회로.