JP3452624B2 - 制御型カスコードの利得を高めるためのフィードバックアンプ - Google Patents
制御型カスコードの利得を高めるためのフィードバックアンプInfo
- Publication number
- JP3452624B2 JP3452624B2 JP02285794A JP2285794A JP3452624B2 JP 3452624 B2 JP3452624 B2 JP 3452624B2 JP 02285794 A JP02285794 A JP 02285794A JP 2285794 A JP2285794 A JP 2285794A JP 3452624 B2 JP3452624 B2 JP 3452624B2
- Authority
- JP
- Japan
- Prior art keywords
- cascode
- voltage
- transistor
- source
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0029—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier using FETs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、「制御型カスコード」
構造を利用するソース共通ＭＯＳアンプステージの利得
を高めるための回路に関する。より詳細には、本発明
は、５つのトランジスタを含む簡単なフィードバックア
ンプを利用するソース共通ＭＯＳアンプステージの利得
を高めるための回路に関する。本発明は、高利得アンプ
を必要とするリニア集積回路で利用できる。 【０００２】 【従来の技術】ソース共通ＭＯＳアンプステージの利得
を高めるために、最近発表された技術として「制御型カ
スコード」がある。この技術の開発について知るため、
まず図１に示したような簡単なソース共通ステージにつ
いて検討する。この図に示すように、ｒds1 はデバイス
ｍ1 に固有なドレイン・ソース間コンダクタンスであ
り、ＲL は外部負荷抵抗である。ｒds1 がないと仮定す
れば、ＲL の値を任意に大きく選択することにより、こ
のアンプの利得を任意に高くできる。その理由は、この
場合次の式が成り立つからである。 【０００３】 【数１】Ｖout ／Ｖin＝−ｇm1×ＲL しかし、ｒds1 を所定位置に挿入すると、Ｖout ／Ｖin
＝−ｇm1×（ｒds1 ‖ＲL ）となる。 【０００４】利得は大きくても−ｇm1ｒds1 に限定され
る。 【０００５】これは物理的にｒds1 の両端での小信号電
圧は出力電圧と同じになり、これによりｒds1 を小信号
電流が流れるからである。更にこのことにより、デバイ
スの相互コンダクタンスからの電流ｇm1Ｖinのうちのい
くらかがＲL から流れるので、発生している小信号出力
電圧を低下させる。 【０００６】利得を高めるために広く使用されている回
路技術として図２に示されるカスコード回路構造があ
る。この回路では、電流ｉs2はＭＯＳトランジスタｍ2
のソースに流入する。トランジスタｍ2 のソースから小
信号アース点へのインピーダンスはｒds1 での両端での
１／ｇm2にほぼ等しく、トランジスタｍ2 のソースでの
ＫＣＬ（キルヒホフの電流法則）により次の式が得られ
る。 【０００７】 【数２】ｇm1Ｖin＋ｉs2＋（ｉs2／ｇm2）／ｒds1 ＝０ しかし、ｉs2＝Ｖout ／ＲLよって、ｇm1Ｖin＋Ｖout
／ＲL ＋Ｖout ／ｇm2ＲL ｒds1 ＝０または Ｖout ／
Ｖin＝−ｇm1［１／（１／ＲL ＋１／ｇm2Ｒ
L ｒds1 ）］＝−ｇm1（ＲL ‖（ｇm2ＲL )rds1 ） 【０００８】簡単なソース共通アンプと比較すると、利
得はＲL およびｒds1 でなくてＲLと（ｇm2ＲL ) ｒ
ds1 の並列組み合わせにより限定されるだけである。従
ってトランジスタｍ1 の有効ドレイン・ソース間抵抗
は、ｇm2ＲL （トランジスタｍ2の利得）倍となり、Ｒ
L が増加すれば更に利得を高めることができる。従って
カスコード回路の基本アイデアはカスコードデバイスｍ
2 のドレインでの出力電圧と無関係に、アンプデバイス
ｍ1 のドレイン電圧をクランプし、かつ、デバイスｍ1
によって発生されるか、または入力電圧によって制御さ
れるどんなドレイン電流も負荷抵抗まで流して出力電圧
を発生できるようにすることである。従って、デバイス
ｍ1 のドレインにおける電圧をクランプすると、ｒds1
を流れる小信号電流の増加分はほぼゼロとなる。 【０００９】図３には「制御型カスコード」の略図が示
されている。この回路はカスコードにフィードバックア
ンプを加えた改良形である。追加されたフィードバック
アンプは電圧利得がＡであり、ＶD1はトランジスタｍ1
のドレインの電圧を所望レベルに固定するバイアス電圧
である。電流ｉs2から見たアースに対するインピーダン
スは、 １／ｇm2でなくて約１／ｇm2Ａである。これによ
り、ｒds1 の両端の電圧はＡの何分の１かの、より小さ
い小信号値に調節され、この結果、ｒds1 をより小さい
電流が流れる。このステージではＶout ／Ｖin＝−ｇm1
（ＲL ‖（ｇm2ＲL Ａ）ｒds1 ）である。トランジスタ
ｍ2 の「利得」に応じて増加されたトランジスタｍ1 の
有効ｒdsはＡ倍だけ増加しており、このステージの利得
は抵抗Ｒ L を増加することにより簡単なカスコードの利
得よりも高くできる。従って、この「制御型カスコー
ド」はデバイスｍ1 のドレインにおける電圧を正確な値
に調節する。このデバイスは完全な電圧源ではないが、
上記簡単なカスコード回路よりもＡ倍だけ良好である。 【００１０】本発明は「制御型カスコード」においてフ
ィードバックアンプを実現するための改善された回路構
造である。いずれも欠点を有する「制御型カスコード」
に対する異なる解決案を述べた最近の刊行物が２つあ
る。第１の論文は、ＩＥＥＥＪＳＳＣ、１９９０年２
月、第２８９頁に、サッチンガー氏（Sachinger ）およ
びグッゲンバール氏（Guggenbuhl）によって書かれたも
のであり、図４に示すようなフィードバックアンプ１１
は簡単なＭＯＳソース共通利得ステージである制御型カ
スコードを特徴としている。トランジスタｍ1 およびｍ
2 は前に述べたものと同じように、第１ソース共通アン
プおよびカスコードデバイスであり、トランジスタｍ3
は電流源ｍ4 によりバイアスがかけられたフィードバッ
クアンプである。 【００１１】 【発明が解決しようとする課題】この方式の欠点は、こ
のフィードバックアンプを用いた場合のＶD1の有効値す
なわちアンプが高利得領域にある場合の反転入力信号の
値がＶGS3 （トランジスタｍ3 のゲート・ソース間電
圧）となっていることである。このことは、フィードバ
ックアンプはトランジスタｍ1 のドレイン電圧を負電源
ラインの電圧よりも高い、一般に１. ５ボルトの直流バ
イアスレベルに調節することを意味している。出力電圧
ができる限り広い振幅にわたって、高利得増加動作を維
持することが重要であり、トランジスタｍ1 のドレイン
がこのような高電圧の状態になっている場合に、トラン
ジスタｍ1 をオーミック領域に移行するには、出力電圧
はおそらく２ボルトよりも低ければよいが、ステージの
利得は大幅に低下してしまう。このような「制御型カス
コード」回路の高利得は飽和状態になっているトランジ
スタｍ1 およびｍ2 の双方に依存しており、トランジス
タｍ1 は、そのドレインにおけるバイアスレベルとして
のＶGS1 （トランジスタｍ1 のゲートからソースまでの
電圧）−ＶT1（トランジスタｍ1 のスレッショルド電
圧）にのみにより、飽和状態に維持される。フィードバ
ックアンプの有効ＶD1をＶGS1 −ＶT1すなわち約０. ５
ボルトにセットできれば、出力電圧はトランジスタｍ1
がオーミック領域に入る前に２ボルト、おそらく１ボル
トより低い電圧で大幅に変化できる。このような作動
は、ＩＳＳＣＣダイジェスト、１９９０年、第１０５頁
に記載され、図５に示されているような、バルト氏（Bu
lt）およびギーレン氏（Geelen）によって設計されたフ
ィードバックアンプを用いることにより可能である。こ
の回路ではトランジスタｍ10およびｍ11は差動ペアとし
て作動し、フィードバックアンプ内の差動相互コンダク
タンスとなる。トランジスタｍ12およびｍ13は、差動ペ
アｍ10およびｍ11に対し、バイアス電流を供給する電流
源として作動し、トランジスタｍ14およびｍ15と、トラ
ンジスタｍ16およびｍ17と、 トランジスタｍ 18およびｍ
19から成るフォールデッド形カスコードデバイスにもバ
イアス電流を供給する。 トランジスタｍ17およびｍ19は
ダイオード接続されたトランジスタを構成し、トランジ
スタｍ15のドレイン電流を吸い込み、このドレイン電流
をトランジスタｍ18のドレイン電流としてミラー出力す
る。従って基本的にはトランジスタｍ16、ｍ117 ｍ18お
よびｍ19は一つのｐチャンネルカレントミラー回路とな
っている。トランジスタｍ15のドレイン電流をトランジ
スタｍ14のドレインにミラー出力させることにより、ト
ランジスタペアｍ10とｍ11の差動相互コンダクタンスが
差動電流をトランジスタｍ14およびｍ15のソースに入力
させる場合、差動電圧からシングルエンド電圧への変換
が行われる。このような電流の差は、スタック型カスコ
ードデバイスのためにハイインピーダンスとして動作す
るトランジスタｍ14とｍ16のドレインの接合点における
ノードに流入する電流として生じる。従って、トランジ
スタｍ2 のゲートに入力するこの出力ターミナルにおけ
る電圧利得は、トランジスタｍ10およびｍ11に入力され
る差動電圧からトランジスタｍ2 のゲートに送るのに使
用するシングルエンド電圧に対して、ＭＯＳトランジス
タソース／ドレイン間距離１ミクロンのプロセスにおい
て、１００倍の利得となる。トランジスタｍ20は差動ペ
アｍ10およびｍ11に対するテール電流源として作動し、
トランジスタｍ12およびｍ13はトランジスタｍ10および
ｍ11を通過する電流を吸い込むと共に、カスコードデバ
イスすなわちトランジスタｍ14およびｍ 15を通る付加電
流を流し出す電流源となる。図４に示すようなこのよう
なより複雑なフィードバックアンプを用いると、ＶD1を
負電源ラインの電圧に近い所望レベルにセットでき、利
得増加を維持できるＶout における信号の振幅を大幅に
大きくすることができる。しかしながらこの方法の欠点
は、チップ面積が広いこと、かかる複雑なアンプにより
電力が必要となるということである。 【００１２】従って、本発明の一般的目的は、チップ面
積を節約でき、作動するのに小電力でよい、制御型カス
コード回路用のフィードバックアンプを提供することに
ある。 【００１３】本発明のより詳細な目的は、構成上５つの
トランジスタしか必要としない制御型カスコード回路用
のフィードバックアンプ部を提供することにある。 【００１４】本発明の別の目的は、負電源ラインの電圧
に近い所望レベルに、ＶD1の値をセットでき、利得増加
を維持できるＶout における信号振幅を大幅に大きくす
ることができる制御型カスコード回路用のフィードバッ
クアンプ部を提供することにある。 【００１５】当業者が添付図面を参照して下記の説明を
読めば、本発明の上記以外の目的が明らかとなろう。 【００１６】 【課題を解決するための手段】本発明の「制御型カスコ
ード」のフィードバック回路１０の本質は、ｎチャンネ
ルデバイスｍ1 のドレイン電圧を調節して、小信号電流
を発生するのに２つの異なるデバイス極性すなわちデバ
イスｍ8 およびｍ9 に対してそれぞれｐチャンネルおよ
びｎチャンネルを使用することである。デバイスｍ1 の
ドレインにおける電圧を測定し、ミラーデバイスｍ5 お
よびｍ6 によりデバイスｍ8 およびｍ9により発生され
る小信号電流をｍ5 とｍ6 を経て時計方向にロードデバ
イスｍ7まで向ける（ステアリング）ことにより、カス
コードデバイスｍ2 をドライブするのに使用できるデバ
イスｍ7 の両端に、負荷電圧を発生できる。ｍ8 および
ｍ 9 に対し２つの異なるデバイス極性を使用することに
より、ｐチャンネルデバイスｍ8 はデバイスｍ1 のドレ
イン電圧を検出し、かつデバイスｍ1 のドレイン電圧を
できるだけ負電源ラインの電圧まで低下でき、デバイス
ｍ1 をその飽和領域に維持できる。「制御型カスコー
ド」デバイスのフィードバックアンプ部（１０）の構造
は、このように簡単になっているので、チップ面積およ
び消費電力を節約できる一方、同時に前記ソース共通カ
スコードデバイスを飽和領域に維持しながら電気制御型
カスコードデバイスの出力端における小信号電圧に対す
る電圧振幅を最大にできる。 【００１７】 【実施例】図１には、本発明の改良されたフィードバッ
クアンプ部分を備えた「制御型カスコード」の略図が示
されている。ソース共通第１アンプｍ1 はゲートに電圧
Ｖ inが入力されるようになっている。デバイスｍ1 のド
レインはノード１２を介してカスコードデバイスｍ2 の
ソースに結合されており、ｎチャンネルＭＯＳトランジ
スタｍ1 のソースはノード１４にて負電源ラインに接続
されている。ｎチャンネルＭＯＳトランジスタｍ2 のド
レインおよびノード１８にて負電源ラインに接続されて
いるＲL の両端に出力電圧Ｖout が生じる。負電源ライ
ンの電圧は一般にアース電位となっている。フィードバ
ックアンプ１０の入力端はノード１２に接続され、出力
端はノード２０にてデバイスｍ2 のゲートに接続されて
いる。フィードバックアンプ１０への入力信号はｐチャ
ンネルＭＯＳトランジスタｍ8に入力される。デバイス
ｍ8 のドレインはノード１６にて負電源ラインに接続さ
れ、ソースはｎチャンネルＭＯＳトランジスタｍ9 のソ
ースに接続されている。デバイスｍ9 はゲートでバイア
ス電圧ＶB2を受け、そのドレインはノード２２を介して
ｐチャンネルＭＯＳトランジスタｍ5 のドレインに接続
されている。デバイスｍ5 のゲートはノード２４を介し
てｐチャンネルＭＯＳトランジスタｍ6 のゲートに接続
されており、ノード２４はノード２２に短絡されてい
る。デバイスｍ5 およびｍ6 の双方のソースは正電源ラ
インの電圧ＶDDに接続されており、この電圧ＶDDは一般
に＋５ボルトでよい。デバイスｍ6 のドレインはノード
２０を介してｎチャンネルＭＯＳトランジスタｍ7 のド
レインに接続されており、デバイスｍ7 はゲートでバイ
アス電圧ＶB1を受け、ソースがノード１８にて負電源ラ
インに接続されている。 【００１８】作動中、フィードバックアンプ部分のトラ
ンジスタｍ8 およびｍ9 は、ソース共通ノードでゲート
共通アンプｍ9 に結合されたソースフォロワーｍ8 とな
っている、という意味で、差動アンプ状となっている。
しかしながらトランジスタｍ 8 はｐチャンネルであり、
トランジスタｍ9 はｎチャンネルであるので、バイアス
電圧ＶB2は有効電圧レベルＶD1（デバイスｍ1 の所望ド
レイン電圧）＋ＶGS8（デバイスｍ8 のゲート・ソース
間の電圧）＋ＶGS9 （デバイスｍ9 のゲート・ソース間
の電圧）にセットしなければならない。ｍ8 ／ｍ9 アン
プステージからの出力電流は、トランジスタｍ5 とｍ6
との組み合わせによりミラー（mirror)出力され、電流
源デバイスｍ7 の両端に出力電圧を発生する。デバイス
ｍ7 はバイアス電圧が固定された電流源であり、出力イ
ンピーダンスが高くなっている。トランジスタｍ5 およ
びｍ6 によりミラー出力されるｍ8 ／ｍ9 アンプからの
電流の増分変化に対し、デバイスｍ7 のドレインに対す
る小信号抵抗は極めて大きく、このためデバイスｍ8 お
よびｍ9 で発生する小信号電流もミラー出力され、デバ
イスｍ7 の大抵抗の両端で発生し、利得を大きくする。
これがフィードバックアンプ回路の利得Ａを生じさせて
いる。デバイスｍ8 およびｍ9 の相互コンダクタンスは
デバイスｍ7 のドレイン・ソース間抵抗、すなわちこの
出力ノード２０の有効負荷抵抗倍されている。従って、
主要カスコードアンプの利得は、補助フィードバックア
ンプ１０の利得分だけ改善されている。本発明の「制御
型カスコード」のフィードバック回路１０の本質は、２
つの異なるデバイス極性、すなわちデバイスｍ8 および
ｍ9 に対しｐチャンネルおよびｎチャンネルデバイスを
使用し、デバイスｍ1 のドレインの電圧を測定すること
により、デバイスｍ2 をドライブするのに使用できるデ
バイスｍ7 の両端に負荷電圧を発生し、ミラー（mirro
r) デバイスｍ5 およびｍ6 によりサーキュラー状に小
信号電流をステアリングする。異なる極性のデバイスを
使用する理由は、デバイスｍ1 のドレイン電圧を検出す
るのに、ｐチャンネルデバイスｍ8 を使用したいが、デ
バイスｍ1 のドレイン電圧はできるだけ負電源ラインの
電圧近くまで低下させたいからである。これはデバイス
ｍ8 に対しｐチャンネルデバイスを用いｎチャンネルデ
バイスを用いない場合にのみ可能である。 【００１９】バイアス電圧ＶB2は電圧ＶD1の有効レベル
が良好な出力電圧振幅を維持できるように、できるだけ
低くなるようにセットできるが、このフィードバックア
ンプ１０は本明細書の従来技術の説明に記載したような
従来のものよりチップ面積が狭く供給電流消費量がすく
なくなるように設計できる。 【００２０】図７には図６のフィードバックアンプに対
するバイアス電圧ＶB2を発生するための適当なバイアス
回路５０が示されている。ｎチャンネルＭＯＳトランジ
スタｍ17は、図６のデバイスｍ7 のゲートにおけるＶB1
と同じバイアス電圧であるＶ B1をゲートで受ける。デバ
イスｍ17はそのソースがノード３０にて負電源ラインに
接続されており、ドレインはノード３２を介してｐチャ
ンネルＭＯＳデバイスｍ16のドレインに接続されてい
る。デバイスｍ16はゲートがノード３６を介してｐチャ
ンネルＭＯＳトランジスタｍ15のゲートに接続されてい
る。ノード３６はノード３２に短絡されており、デバイ
スｍ15およびｍ16のソースは、それぞれノード３４およ
び３８で正電源ライン電圧ＶDDに接続されている。デバ
イスｍ15のドレインはノード４０を介してｎチャンネル
ＭＯＳトランジスタｍ14のドレインに接続されており、
デバイスｍ14のゲートはノード４０にも接続されてお
り、デバイスｍ14のソースはｐチャンネルＭＯＳトラン
ジスタｍ13のソースに接続されている。デバイスｍ13は
ドレインがノード４２を介してｎチャンネルＭＯＳトラ
ンジスタｍ11のドレインに接続されている。デバイスｍ
13のゲートはノード４２にも接続されている。デバイス
ｍ11のソースはノード４４にて負の電源ラインに接続さ
れており、デバイスｍ11のゲートはノード４６に接続さ
れ、ノード４６はノード４０にも接続され、このノード
４０においてバイアス電圧ＶB2は図６のフィードバック
アンプ１０に供給されている。 【００２１】図５に示したバルト氏の従来の「制御型カ
スコード」を用い、デバイスｍ1 のターゲットドレイン
電圧として０. ７ボルトにセットしたい場合、この電圧
に全く同じ電圧をバイアス入力端ＶD1に加えればよい。
このようにすればデバイスｍ 2 の利得がｍ2 のゲートに
おけるフィードバックアンプの出力により調節されるよ
うな点に回路は安定化する。デバイスｍ2 のソースフォ
ロワー動作により、デバイスｍ1 のドレインはこのドレ
イン電圧が外部バイアス電圧に等しい０. ７ボルトまで
引き上げられる。デバイスｍ1 のドレインの電圧をいず
れの値にしたいにせよ、この電圧をバイアス電圧ＶB2と
して送ればよい。電流「制御型カスコード」のフィード
バックアンプ１０を用いる場合は、より複雑である。デ
バイスｍ 9 のゲートにはバイアス電圧ＶB2すなわちデバ
イスｍ1 のドレインにおける所望電圧よりも高い２ＶGS
を加えなければならない。デバイスｍ2 のゲートを駆動
しながら、最終的にフィードバック回路１０がデバイス
ｍ2 のドレインの所望電圧を発生するように、すなわち
図７のバイアス回路が計算を行うように、このバイアス
電圧を送る必要がある。このバイアス電圧回路５０で
は、デバイスｍ17は図６のデバイスｍ7 に相当する。す
なわちデバイスｍ17とｍ7 のアクティーブ領域の幅と長
さの比が一致するときは同様な特性を有している。同様
に、カレントミラーデバイスｍ15およびｍ16はフィード
バック回路１０のデバイスｍ5 およびｍ 6 にそれぞれ相
当し、更にデバイスｍ14およびｍ13はフィードバック回
路１０のデバイスｍ9 およびｍ8 に相当し、最終的にデ
バイスｍ11がデバイスｍ1 に相当する。この結果、トラ
ンジスタｍ14およびｍ13にはトランジスタｍ8 およびｍ
9を流れている電流と同じ電流が流れることになる。ト
ランジスタｍ11はオーミック領域で動作するデバイスで
あり、ドレイン・ソース間に所望レベルのＶD1例えば
０. ５ボルトが発生するように、その大きさが選択され
る。ＶGS14＝ＶGS4 かつＶGS13＝ＶGS3 であるので、こ
れにより電圧ＶD1の選択された値で実際のアンプのうち
のトランジスタｍ1 のドレインを調節するような電圧Ｖ
B2が発生される。このバイアス回路５０では各種デバイ
スの比は上記のようにアレンジされ、デバイスｍ11はオ
ーミック領域で動作し、デバイスｍ11のドレイン・ソー
ス間電圧がデバイスｍ1 のドレイン・ソース間で望む所
望電圧となるように仮定している。従って、能動アンプ
内のデバイスｍ1 のドレインでノード１２を調節するの
はこのターゲット電圧である。バイアスであるＶB1は図
６と図７の双方の回路で同じとなっている。アクティー
ブフィードバック回路１０内のデバイスｍ7 はちょうど
バイアス電圧が固定された電流源デバイスとなってい
る。このデバイスはフィードバック回路１０の出力に対
する負荷として作動する。デバイスｍ17はデバイスｍ7
に相当しているので、デバイスｍ7 内を流れているのと
同じ電流がデバイスｍ17のゲートを流れ、同様に、デバ
イスｍ5 およびｍ6 はデバイスｍ15およびｍ16と同じよ
うにカレントミラーとして動作する。最後に、２つのダ
イオードとして接続されているデバイスｍ14およびｍ13
はｍ9 およびｍ8 に相当し、これらデバイスを通ってデ
バイスｍ11のドレインに同じ電流が流れる。よって、基
本的にはバイアス回路５０はアクティーブアンプとして
これを同一電流が流れるようにセットされる。これによ
り、デバイスｍ14およびｍ13のゲート・ソース間電圧
は、アクティーブ回路内のデバイスｍ9 およびｍ8 のゲ
ート・ソース間電圧に相当する。すなわち、これらは同
じデバイスであり、これらを同一電流が流れる。これは
デバイスｍ11のドレイン電圧をデバイスｍ14およびｍ13
に対するこれら２つのＶGAにより増幅する際は、バイア
スＶB2としてフィードバック回路１０に送るのに必要な
電圧が自動的に計算されるからである。従って、バイア
ス回路５０はデバイスｍ1 のドレインを所望レベルにク
ランプし、かつ最大の電圧振幅で適当に「制御型カスコ
ード」を動作させるのに必要なバイアス電圧を決めるア
ナログコンピュータとして動作する。 【００２２】一般に、高利得のオペアンプ内に２つ以上
の制御型カスコードがチップ上に組み込まれる。図７に
示し、これまで説明したバイアス回路を一つ組み込め
ば、このバイアス回路は数個の制御型カスコード回路内
の数個のフィードバックアンプにバイアスをかけるのに
使用できる。従って、エンハンス型アンプのすべてに対
して図７に示すような１個のバイアス発生器だけでよ
い。 【００２３】本発明の別の実施例は、フィードバックア
ンプおよびカスコード部分のｎチャンネルデバイスをｐ
チャンネルデバイスとし、ｐチャンネルデバイスをｎチ
ャンネルデバイスとした利得を高めた「制御型カスコー
ド」である。従って、ｐチャンネルデバイスを用いて負
電源ライン近くのｎチャンネルデバイスを調節する代わ
りに、ｎチャンネルデバイスを用いて正電源ラインの電
圧近くまでカスコードのソースを制御することになる。
第２の別の実施例は、ＭＯＳトランジスタをバイポーラ
デバイスに置換したものである。ｐｎｐトランジスタの
コレクタを調節するのに、ｎｐｎトランジスタを用いる
ことができ、逆に、ｎｐｎトランジスタのコレクタを調
節するのにｐｎｐトランジスタを使用することができ
る。従って、他のデバイス極性も変えなければならな
い。バイポーラトランジスタのコレクタはＭＯＳトラン
ジスタのドレインの位置に接続され、エミッタはソース
の位置に接続され、ベースはＭＯＳトランジスタのベー
スに接続されることになる。 【００２４】 【発明の効果】要約すれば、本発明はフィードバックア
ンプ部分がちょうど５つのトランジスタから成るが、
「制御型カスコード」がｍ1 のドレインを負電源ライン
よりも電圧が高い約０. ５ボルトまで低下させ、高利得
を維持し、よってデバイスｍ1 およびｍ2 がオーミック
領域から外れる、ＶOUT での最大信号の振幅を完全に活
用できる、改良されたフィードバックアンプを備えた
「制御型カスコード」を製造するための改良方法に関す
るものである。この上記「制御型カスコード」アンプ回
路は、明細書の従来技術の説明に記載し、図５に示した
バルト氏による論文に記載されたアンプよりもより簡単
であるが、本発明のアンプ回路はバイアス発生器のため
の別デバイスを必要とする。しかしながら、数個のアン
プに対しては一つのバイアス発生器しか必要でないの
で、チップ面積を真に節約できる。 【００２５】以上で好ましい実施例を参照して本発明に
ついて詳細に説明したが、この説明は単に例示のための
ものであり、当業者には本発明の細部において種々の変
形例は明らかであり、かつ実行可能であると解すべきで
ある。かかる変形例およびその他の実施例は添付した特
許請求の範囲に記載の発明の精神および範囲内に含まれ
るものとみなされる。 【００２６】以上の説明に関連して更に以下の項を開示
する。 （１）カスコード部分と、フィードバックアンプとを備
え、前記カスコード部分は第１極性のソース共通ＭＯＳ
トランジスタと、カスコードデバイスとを備え、ソース
共通ＭＯＳトランジスタのドレインはカスコードデバイ
スのソースに結合され、制御型カスコード回路への入力
信号はソース共通ＭＯＳトランジスタに印加され、制御
型カスコード回路の出力信号は前記カスコードデバイス
のドレインにてソース共通ＭＯＳトランジスタおよびカ
スコードデバイスの双方の両端に発生し、前記フィード
バックアンプは入力端が前記ソース共通ＭＯＳトランジ
スタのドレインに接続され、出力端は前記カスコードデ
バイスのゲートに接続され、このカスコードデバイスを
駆動するようになっており、更に前記フィードバックア
ンプは、前記ソース共通ＭＯＳトランジスタのドレイン
に発生した電圧を検出するよう前記ソース共通ＭＯＳト
ランジスタの極性と逆の第２の極性のソースフォロワー
ＭＯＳトランジスタと、ソースが前記ソースフォロワー
ＭＯＳトランジスタのソースに結合された前記第１の極
性のゲート共通ＭＯＳトランジスタと、前記ソースフォ
ロワーＭＯＳトランジスタとゲート共通ＭＯＳトランジ
スタとの組み合わせ内で生じた電流を負荷デバイスに向
ける（ステアリング）ための前記ゲート共通デバイスの
ドレインに結合されたステアリングデバイスとを備え、
前記負荷デバイスは前記電流ステアリングデバイスに結
合され、前記フィードバックアンプの出力端および前記
カスコードデバイスのゲートに供給すべき電圧を発生す
るようになっており、前記ソース共通ＭＯＳトランジス
タの前記ドレインは所望の電圧にクランプされているの
で、前記制御型カスコード回路の出力端における小信号
電圧に対し、電圧振幅を最大にする一方、前記ソース供
給ＭＯＳトランジスタおよびカスコードデバイスを高利
得飽和領域に維持し、前記フィードバックアンプはバイ
アス回路からのバイアス電圧も受け、前記バイアス電圧
が前記ゲート共通ＭＯＳトランジスタのゲートに供給さ
れている前記ソース共通ＭＯＳトランジスタのドレイン
に前記所望の電圧を発生する利得を増加した制御型カス
コード回路。 【００２７】（２）前記ソース共通ＭＯＳトランジス
タ、カスコードデバイス、ゲート共通ＭＯＳトランジス
タおよび負荷デバイスはｎチャンネルであり、前記ソー
スフォロワーおよびミラーデバイスはｐチャンネルＭＯ
Ｓトランジスタである第１項記載の制御型カスコード回
路。 （３）前記ソース共通ＭＯＳトランジスタ、カスコード
デバイス、ゲート共通ＭＯＳトランジスタおよび負荷デ
バイスはｐチャンネルであり、前記ソースフォロワーお
よびミラーデバイスはｎチャンネルＭＯＳトランジスタ
である第１項記載の制御型カスコード回路。 （４）前記負荷デバイスはハイインピーダンスの電流源
である第１項記載の制御型カスコード回路。 【００２８】（５）前記ステアリングデバイスは２つの
ＭＯＳトランジスタを含むカレントミラーである第２項
記載の制御型カスコード回路。 （６）前記ステアリングデバイスは２つのＭＯＳトラン
ジスタを含むカレントミラーである第３項記載の制御型
カスコード回路。 （７）前記ソース共通ＭＯＳトランジスタのドレインに
前記所望の電圧を発生する前記別個のバイアス回路は、
ソースフォロワーおよびゲート共通ＭＯＳトランジスタ
の双方の所望ドレイン電圧＋ゲート・ソース間電圧にほ
ぼ等しいバイアス電圧を自動的に発生する第２項記載の
制御型カスコード回路。 【００２９】（８）カスコード部分とフィードバックア
ンプとを備え、前記カスコード部分は、ｎチャンネルソ
ース共通ＭＯＳトランジスタと、ソース共通ＭＯＳトラ
ンジスタのドレインがカスコードデバイスのソースに結
合され、制御型カスコード回路への入力信号が前記ソー
ス共通ＭＯＳトランジスタのゲートに供給され、制御型
カスコード回路の出力信号がカスコードデバイスのドレ
インにてソース共通ＭＯＳトランジスタおよびカスコー
ドデバイスの双方の両端に発生するカスコードデバイス
とを備え、前記フィードバックアンプは入力端が前記ソ
ース共通ＭＯＳトランジスタのドレインに接続され、出
力端が前記カスコードデバイスのゲートに接続され、カ
スコードデバイスをドライブするようになっており、前
記フィードバックアンプは、前記ｎチャンネルソース共
通ＭＯＳトランジスタのドレインに発生する電圧を検出
するためのｐチャンネルソースフォロワーＭＯＳトラン
ジスタと、ソースが前記ｐチャンネルソースフォロワー
ＭＯＳトランジスタのソースに結合されたｎチャンネル
ゲート共通ＭＯＳトランジスタと、２つのｐチャンネル
ＭＯＳトランジスタを備え、そのうちの第１トランジス
タは前記ゲート共通ＭＯＳトランジスタのドレインに結
合され、負荷デバイスに対し、前記ソースフォロワーＭ
ＯＳトランジスタとゲート共通ＭＯＳトランジスタとの
組み合わせ内で生じる電流をステアリングするためのカ
レントミラーとを備え、前記負荷デバイスは前記カレン
トミラーに結合され、前記フィードバックアンプの出力
端および前記カスコードデバイスのゲートに供給すべき
電圧を発生するためのハイインピーダンス電流源を備
え、前記ソース供給ＭＯＳトランジスタの前記ドレイン
は所望電圧にクランプされており、よって前記ソース供
給ＭＯＳトランジスタおよびカスコードデバイスを高利
得の飽和領域に維持しながら、前記制御型カスコード回
路の出力端において小信号電圧に対する電圧振幅を最大
にし、前記フィードバックアンプはバイアス回路からの
バイアス電圧も受け、前記バイアス電圧が前記ゲート共
通ＭＯＳトランジスタのゲートに供給されている前記ソ
ース供給ＭＯＳトランジスタのドレインに前記所望の電
圧を発生するようになっている、利得を高めた制御型カ
スコード回路。 （９）前記ｐチャンネルデバイスをｎチャンネルとし、
前記ｎチャンネルデバイスをｐチャンネルとした第８項
記載の制御型カスコード回路。 【００３０】（１０）カスコード部分と、フィードバッ
クアンプとを備え、前記カスコード部分は第１極性のエ
ミッタ共通バイポーラトランジスタと、カスコードデバ
イスとを備え、エミッタ共通バイポーラトランジスタの
コレクタはカスコードデバイスのエミッタに結合され、
制御型カスコード回路への入力信号はエミッタ共通バイ
ポーラトランジスタに印加され、制御型カスコード回路
の出力信号は前記カスコードデバイスのコレクタにてエ
ミッタ共通バイポーラトランジスタおよびカスコードデ
バイスの双方の両端に発生し、前記フィードバックアン
プは入力端が前記エミッタ共通バイポーラトランジスタ
のコレクタに接続され、出力端は前記カスコードデバイ
スのベースに接続され、このカスコードデバイスを駆動
するようになっており、更に前記フィードバックアンプ
は、前記エミッタ共通バイポーラトランジスタのコレク
タに発生した電圧を検出するよう前記エミッタ共通バイ
ポーラトランジスタの極性と逆の第２の極性のエミッタ
フォロワーバイポーラトランジスタと、エミッタが前記
エミッタフォロワーバイポーラトランジスタのエミッタ
に結合された前記第１の極性のベース共通バイポーラト
ランジスタと、前記エミッタフォロワーバイポーラトラ
ンジスタとベース共通バイポーラトランジスタとの組み
合わせ内で生じた電流を負荷デバイスにステアリングす
るための前記ベース共通デバイスのコレクタに結合され
たステアリングデバイスとを備え、前記負荷デバイスは
前記電流ステアリングデバイスに結合され、前記フィー
ドバックアンプの出力端および前記カスコードデバイス
のベースに供給すべき電圧を発生するようになってお
り、前記エミッタ共通バイポーラトランジスタの前記コ
レクタは所望の電圧にクランプされているので、前記制
御型カスコード回路の出力端における小信号電圧に対
し、電圧振幅を最大にする一方、前記エミッタ共通バイ
ポーラトランジスタおよびカスコードデバイスを高利得
飽和領域に維持し、前記フィードバックアンプはバイア
ス回路からのバイアス電圧も受け、前記バイアス電圧が
前記ベース共通バイポーラトランジスタのベースに供給
されている前記エミッタ共通バイポーラトランジスタの
コレクタに前記所望の電圧を発生する利得を増加した制
御型カスコード回路。 【００３１】（１１）前記エミッタ共通バイポーラトラ
ンジスタ、カスコードデバイス、ベース共通バイポーラ
トランジスタおよび負荷デバイスはｎｐｎトランジスタ
であり、前記エミッタフォロワーおよびミラーデバイス
はｐｎｐバイポーラトランジスタである第１項記載の制
御型カスコード回路。 （１２）前記エミッタ共通バイポーラトランジスタ、カ
スコードデバイス、ベース共通バイポーラトランジスタ
および負荷デバイスはｐｎｐバイポーラトランジスタで
あり、前記エミッタフォロワーおよびミラーデバイスは
ｎｐｎバイポーラトランジスタである第１項記載の制御
型カスコード回路。 【００３２】（１３）利得を高くされた制御型カスコー
ド回路は、第１極性のソース共通ＭＯＳトランジスタ
（ｍ1 ）と、ソース共通ＭＯＳトランジスタ（ｍ1 ）の
ドレインがソースに結合されているカスコードデバイス
（ｍ1 ）を含むカスコード部分を備える。制御型カスコ
ード回路への入力信号は、ソース共通ＭＯＳトランジス
タ（ｍ1 ）に印加され、制御型カスコード回路の出力信
号はカスコードデバイス（ｍ2 ）のドレインにてソース
共通ＭＯＳトランジスタ（ｍ1 ）とカスコード（ｍ2 ）
デバイスの双方の両端に発生される。フィードバックア
ンプ回路（１０）は入力端（１２）がソース共通ＭＯＳ
トランジスタ（ｍ1 ）のドレインに接続され、出力端
（２０）がカスコードデバイス（ｍ2 ）のゲートに接続
され、カスコードデバイス（ｍ2 ）をドライブするよう
になっている。フィードバックアンプ（１０）はソース
共通ＭＯＳトランジスタ（ｍ1 ）に生じた電圧を検出す
るためのソース共通ＭＯＳトランジスタ（ｍ1 ）の極性
と逆の第２極性のソースフォロワーＭＯＳトランジスタ
（ｍ8 ）を含む。第１極性のゲート共通ＭＯＳトランジ
スタ（ｍ9 ）は、ソースフォロワーＭＯＳトランジスタ
（ｍ8 ）のソースに結合されたソースと、負荷デバイス
（ｍ7 ）に対してソースフォロワーＭＯＳトランジスタ
（ｍ8 ）とゲート共通ＭＯＳトランジスタ（ｍ9 ）との
組み合わせ内で発生した電流をステアリングするため
の、ゲート共通ＭＯＳトランジスタ（ｍ9 ）のドレイン
に結合されたステアリングデバイス（ｍ5 ）および（ｍ
6 ）を有する。負荷デバイス（ｍ7 ）はフィードバック
アンプ（１０）の出力端およびカスコードデバイス（ｍ
2 ）のゲートに供給すべき電圧を発生するよう、電流ス
テアリングデバイス（ｍ5 ）および（ｍ6 ）に結合され
ている。ソース共通ＭＯＳトランジスタ（ｍ1 ）のドレ
インは所望電圧にクランプされるので、制御型カスコー
ド回路の出力端における小信号電圧に対して電圧振幅を
最大にすると共に、ソース共通ＭＯＳトランジスタおよ
びカスコードデバイス（ｍ1 ）および（ｍ2 ）を高利得
飽和領域に維持する。フィードバックアンプ（１０）
は、別個のバイアス回路（図７）からのバイアス電圧も
受け、ソース共通ＭＯＳトランジスタのドレインに所望
の電圧を発生する。
構造を利用するソース共通ＭＯＳアンプステージの利得
を高めるための回路に関する。より詳細には、本発明
は、５つのトランジスタを含む簡単なフィードバックア
ンプを利用するソース共通ＭＯＳアンプステージの利得
を高めるための回路に関する。本発明は、高利得アンプ
を必要とするリニア集積回路で利用できる。 【０００２】 【従来の技術】ソース共通ＭＯＳアンプステージの利得
を高めるために、最近発表された技術として「制御型カ
スコード」がある。この技術の開発について知るため、
まず図１に示したような簡単なソース共通ステージにつ
いて検討する。この図に示すように、ｒds1 はデバイス
ｍ1 に固有なドレイン・ソース間コンダクタンスであ
り、ＲL は外部負荷抵抗である。ｒds1 がないと仮定す
れば、ＲL の値を任意に大きく選択することにより、こ
のアンプの利得を任意に高くできる。その理由は、この
場合次の式が成り立つからである。 【０００３】 【数１】Ｖout ／Ｖin＝−ｇm1×ＲL しかし、ｒds1 を所定位置に挿入すると、Ｖout ／Ｖin
＝−ｇm1×（ｒds1 ‖ＲL ）となる。 【０００４】利得は大きくても−ｇm1ｒds1 に限定され
る。 【０００５】これは物理的にｒds1 の両端での小信号電
圧は出力電圧と同じになり、これによりｒds1 を小信号
電流が流れるからである。更にこのことにより、デバイ
スの相互コンダクタンスからの電流ｇm1Ｖinのうちのい
くらかがＲL から流れるので、発生している小信号出力
電圧を低下させる。 【０００６】利得を高めるために広く使用されている回
路技術として図２に示されるカスコード回路構造があ
る。この回路では、電流ｉs2はＭＯＳトランジスタｍ2
のソースに流入する。トランジスタｍ2 のソースから小
信号アース点へのインピーダンスはｒds1 での両端での
１／ｇm2にほぼ等しく、トランジスタｍ2 のソースでの
ＫＣＬ（キルヒホフの電流法則）により次の式が得られ
る。 【０００７】 【数２】ｇm1Ｖin＋ｉs2＋（ｉs2／ｇm2）／ｒds1 ＝０ しかし、ｉs2＝Ｖout ／ＲLよって、ｇm1Ｖin＋Ｖout
／ＲL ＋Ｖout ／ｇm2ＲL ｒds1 ＝０または Ｖout ／
Ｖin＝−ｇm1［１／（１／ＲL ＋１／ｇm2Ｒ
L ｒds1 ）］＝−ｇm1（ＲL ‖（ｇm2ＲL )rds1 ） 【０００８】簡単なソース共通アンプと比較すると、利
得はＲL およびｒds1 でなくてＲLと（ｇm2ＲL ) ｒ
ds1 の並列組み合わせにより限定されるだけである。従
ってトランジスタｍ1 の有効ドレイン・ソース間抵抗
は、ｇm2ＲL （トランジスタｍ2の利得）倍となり、Ｒ
L が増加すれば更に利得を高めることができる。従って
カスコード回路の基本アイデアはカスコードデバイスｍ
2 のドレインでの出力電圧と無関係に、アンプデバイス
ｍ1 のドレイン電圧をクランプし、かつ、デバイスｍ1
によって発生されるか、または入力電圧によって制御さ
れるどんなドレイン電流も負荷抵抗まで流して出力電圧
を発生できるようにすることである。従って、デバイス
ｍ1 のドレインにおける電圧をクランプすると、ｒds1
を流れる小信号電流の増加分はほぼゼロとなる。 【０００９】図３には「制御型カスコード」の略図が示
されている。この回路はカスコードにフィードバックア
ンプを加えた改良形である。追加されたフィードバック
アンプは電圧利得がＡであり、ＶD1はトランジスタｍ1
のドレインの電圧を所望レベルに固定するバイアス電圧
である。電流ｉs2から見たアースに対するインピーダン
スは、 １／ｇm2でなくて約１／ｇm2Ａである。これによ
り、ｒds1 の両端の電圧はＡの何分の１かの、より小さ
い小信号値に調節され、この結果、ｒds1 をより小さい
電流が流れる。このステージではＶout ／Ｖin＝−ｇm1
（ＲL ‖（ｇm2ＲL Ａ）ｒds1 ）である。トランジスタ
ｍ2 の「利得」に応じて増加されたトランジスタｍ1 の
有効ｒdsはＡ倍だけ増加しており、このステージの利得
は抵抗Ｒ L を増加することにより簡単なカスコードの利
得よりも高くできる。従って、この「制御型カスコー
ド」はデバイスｍ1 のドレインにおける電圧を正確な値
に調節する。このデバイスは完全な電圧源ではないが、
上記簡単なカスコード回路よりもＡ倍だけ良好である。 【００１０】本発明は「制御型カスコード」においてフ
ィードバックアンプを実現するための改善された回路構
造である。いずれも欠点を有する「制御型カスコード」
に対する異なる解決案を述べた最近の刊行物が２つあ
る。第１の論文は、ＩＥＥＥＪＳＳＣ、１９９０年２
月、第２８９頁に、サッチンガー氏（Sachinger ）およ
びグッゲンバール氏（Guggenbuhl）によって書かれたも
のであり、図４に示すようなフィードバックアンプ１１
は簡単なＭＯＳソース共通利得ステージである制御型カ
スコードを特徴としている。トランジスタｍ1 およびｍ
2 は前に述べたものと同じように、第１ソース共通アン
プおよびカスコードデバイスであり、トランジスタｍ3
は電流源ｍ4 によりバイアスがかけられたフィードバッ
クアンプである。 【００１１】 【発明が解決しようとする課題】この方式の欠点は、こ
のフィードバックアンプを用いた場合のＶD1の有効値す
なわちアンプが高利得領域にある場合の反転入力信号の
値がＶGS3 （トランジスタｍ3 のゲート・ソース間電
圧）となっていることである。このことは、フィードバ
ックアンプはトランジスタｍ1 のドレイン電圧を負電源
ラインの電圧よりも高い、一般に１. ５ボルトの直流バ
イアスレベルに調節することを意味している。出力電圧
ができる限り広い振幅にわたって、高利得増加動作を維
持することが重要であり、トランジスタｍ1 のドレイン
がこのような高電圧の状態になっている場合に、トラン
ジスタｍ1 をオーミック領域に移行するには、出力電圧
はおそらく２ボルトよりも低ければよいが、ステージの
利得は大幅に低下してしまう。このような「制御型カス
コード」回路の高利得は飽和状態になっているトランジ
スタｍ1 およびｍ2 の双方に依存しており、トランジス
タｍ1 は、そのドレインにおけるバイアスレベルとして
のＶGS1 （トランジスタｍ1 のゲートからソースまでの
電圧）−ＶT1（トランジスタｍ1 のスレッショルド電
圧）にのみにより、飽和状態に維持される。フィードバ
ックアンプの有効ＶD1をＶGS1 −ＶT1すなわち約０. ５
ボルトにセットできれば、出力電圧はトランジスタｍ1
がオーミック領域に入る前に２ボルト、おそらく１ボル
トより低い電圧で大幅に変化できる。このような作動
は、ＩＳＳＣＣダイジェスト、１９９０年、第１０５頁
に記載され、図５に示されているような、バルト氏（Bu
lt）およびギーレン氏（Geelen）によって設計されたフ
ィードバックアンプを用いることにより可能である。こ
の回路ではトランジスタｍ10およびｍ11は差動ペアとし
て作動し、フィードバックアンプ内の差動相互コンダク
タンスとなる。トランジスタｍ12およびｍ13は、差動ペ
アｍ10およびｍ11に対し、バイアス電流を供給する電流
源として作動し、トランジスタｍ14およびｍ15と、トラ
ンジスタｍ16およびｍ17と、 トランジスタｍ 18およびｍ
19から成るフォールデッド形カスコードデバイスにもバ
イアス電流を供給する。 トランジスタｍ17およびｍ19は
ダイオード接続されたトランジスタを構成し、トランジ
スタｍ15のドレイン電流を吸い込み、このドレイン電流
をトランジスタｍ18のドレイン電流としてミラー出力す
る。従って基本的にはトランジスタｍ16、ｍ117 ｍ18お
よびｍ19は一つのｐチャンネルカレントミラー回路とな
っている。トランジスタｍ15のドレイン電流をトランジ
スタｍ14のドレインにミラー出力させることにより、ト
ランジスタペアｍ10とｍ11の差動相互コンダクタンスが
差動電流をトランジスタｍ14およびｍ15のソースに入力
させる場合、差動電圧からシングルエンド電圧への変換
が行われる。このような電流の差は、スタック型カスコ
ードデバイスのためにハイインピーダンスとして動作す
るトランジスタｍ14とｍ16のドレインの接合点における
ノードに流入する電流として生じる。従って、トランジ
スタｍ2 のゲートに入力するこの出力ターミナルにおけ
る電圧利得は、トランジスタｍ10およびｍ11に入力され
る差動電圧からトランジスタｍ2 のゲートに送るのに使
用するシングルエンド電圧に対して、ＭＯＳトランジス
タソース／ドレイン間距離１ミクロンのプロセスにおい
て、１００倍の利得となる。トランジスタｍ20は差動ペ
アｍ10およびｍ11に対するテール電流源として作動し、
トランジスタｍ12およびｍ13はトランジスタｍ10および
ｍ11を通過する電流を吸い込むと共に、カスコードデバ
イスすなわちトランジスタｍ14およびｍ 15を通る付加電
流を流し出す電流源となる。図４に示すようなこのよう
なより複雑なフィードバックアンプを用いると、ＶD1を
負電源ラインの電圧に近い所望レベルにセットでき、利
得増加を維持できるＶout における信号の振幅を大幅に
大きくすることができる。しかしながらこの方法の欠点
は、チップ面積が広いこと、かかる複雑なアンプにより
電力が必要となるということである。 【００１２】従って、本発明の一般的目的は、チップ面
積を節約でき、作動するのに小電力でよい、制御型カス
コード回路用のフィードバックアンプを提供することに
ある。 【００１３】本発明のより詳細な目的は、構成上５つの
トランジスタしか必要としない制御型カスコード回路用
のフィードバックアンプ部を提供することにある。 【００１４】本発明の別の目的は、負電源ラインの電圧
に近い所望レベルに、ＶD1の値をセットでき、利得増加
を維持できるＶout における信号振幅を大幅に大きくす
ることができる制御型カスコード回路用のフィードバッ
クアンプ部を提供することにある。 【００１５】当業者が添付図面を参照して下記の説明を
読めば、本発明の上記以外の目的が明らかとなろう。 【００１６】 【課題を解決するための手段】本発明の「制御型カスコ
ード」のフィードバック回路１０の本質は、ｎチャンネ
ルデバイスｍ1 のドレイン電圧を調節して、小信号電流
を発生するのに２つの異なるデバイス極性すなわちデバ
イスｍ8 およびｍ9 に対してそれぞれｐチャンネルおよ
びｎチャンネルを使用することである。デバイスｍ1 の
ドレインにおける電圧を測定し、ミラーデバイスｍ5 お
よびｍ6 によりデバイスｍ8 およびｍ9により発生され
る小信号電流をｍ5 とｍ6 を経て時計方向にロードデバ
イスｍ7まで向ける（ステアリング）ことにより、カス
コードデバイスｍ2 をドライブするのに使用できるデバ
イスｍ7 の両端に、負荷電圧を発生できる。ｍ8 および
ｍ 9 に対し２つの異なるデバイス極性を使用することに
より、ｐチャンネルデバイスｍ8 はデバイスｍ1 のドレ
イン電圧を検出し、かつデバイスｍ1 のドレイン電圧を
できるだけ負電源ラインの電圧まで低下でき、デバイス
ｍ1 をその飽和領域に維持できる。「制御型カスコー
ド」デバイスのフィードバックアンプ部（１０）の構造
は、このように簡単になっているので、チップ面積およ
び消費電力を節約できる一方、同時に前記ソース共通カ
スコードデバイスを飽和領域に維持しながら電気制御型
カスコードデバイスの出力端における小信号電圧に対す
る電圧振幅を最大にできる。 【００１７】 【実施例】図１には、本発明の改良されたフィードバッ
クアンプ部分を備えた「制御型カスコード」の略図が示
されている。ソース共通第１アンプｍ1 はゲートに電圧
Ｖ inが入力されるようになっている。デバイスｍ1 のド
レインはノード１２を介してカスコードデバイスｍ2 の
ソースに結合されており、ｎチャンネルＭＯＳトランジ
スタｍ1 のソースはノード１４にて負電源ラインに接続
されている。ｎチャンネルＭＯＳトランジスタｍ2 のド
レインおよびノード１８にて負電源ラインに接続されて
いるＲL の両端に出力電圧Ｖout が生じる。負電源ライ
ンの電圧は一般にアース電位となっている。フィードバ
ックアンプ１０の入力端はノード１２に接続され、出力
端はノード２０にてデバイスｍ2 のゲートに接続されて
いる。フィードバックアンプ１０への入力信号はｐチャ
ンネルＭＯＳトランジスタｍ8に入力される。デバイス
ｍ8 のドレインはノード１６にて負電源ラインに接続さ
れ、ソースはｎチャンネルＭＯＳトランジスタｍ9 のソ
ースに接続されている。デバイスｍ9 はゲートでバイア
ス電圧ＶB2を受け、そのドレインはノード２２を介して
ｐチャンネルＭＯＳトランジスタｍ5 のドレインに接続
されている。デバイスｍ5 のゲートはノード２４を介し
てｐチャンネルＭＯＳトランジスタｍ6 のゲートに接続
されており、ノード２４はノード２２に短絡されてい
る。デバイスｍ5 およびｍ6 の双方のソースは正電源ラ
インの電圧ＶDDに接続されており、この電圧ＶDDは一般
に＋５ボルトでよい。デバイスｍ6 のドレインはノード
２０を介してｎチャンネルＭＯＳトランジスタｍ7 のド
レインに接続されており、デバイスｍ7 はゲートでバイ
アス電圧ＶB1を受け、ソースがノード１８にて負電源ラ
インに接続されている。 【００１８】作動中、フィードバックアンプ部分のトラ
ンジスタｍ8 およびｍ9 は、ソース共通ノードでゲート
共通アンプｍ9 に結合されたソースフォロワーｍ8 とな
っている、という意味で、差動アンプ状となっている。
しかしながらトランジスタｍ 8 はｐチャンネルであり、
トランジスタｍ9 はｎチャンネルであるので、バイアス
電圧ＶB2は有効電圧レベルＶD1（デバイスｍ1 の所望ド
レイン電圧）＋ＶGS8（デバイスｍ8 のゲート・ソース
間の電圧）＋ＶGS9 （デバイスｍ9 のゲート・ソース間
の電圧）にセットしなければならない。ｍ8 ／ｍ9 アン
プステージからの出力電流は、トランジスタｍ5 とｍ6
との組み合わせによりミラー（mirror)出力され、電流
源デバイスｍ7 の両端に出力電圧を発生する。デバイス
ｍ7 はバイアス電圧が固定された電流源であり、出力イ
ンピーダンスが高くなっている。トランジスタｍ5 およ
びｍ6 によりミラー出力されるｍ8 ／ｍ9 アンプからの
電流の増分変化に対し、デバイスｍ7 のドレインに対す
る小信号抵抗は極めて大きく、このためデバイスｍ8 お
よびｍ9 で発生する小信号電流もミラー出力され、デバ
イスｍ7 の大抵抗の両端で発生し、利得を大きくする。
これがフィードバックアンプ回路の利得Ａを生じさせて
いる。デバイスｍ8 およびｍ9 の相互コンダクタンスは
デバイスｍ7 のドレイン・ソース間抵抗、すなわちこの
出力ノード２０の有効負荷抵抗倍されている。従って、
主要カスコードアンプの利得は、補助フィードバックア
ンプ１０の利得分だけ改善されている。本発明の「制御
型カスコード」のフィードバック回路１０の本質は、２
つの異なるデバイス極性、すなわちデバイスｍ8 および
ｍ9 に対しｐチャンネルおよびｎチャンネルデバイスを
使用し、デバイスｍ1 のドレインの電圧を測定すること
により、デバイスｍ2 をドライブするのに使用できるデ
バイスｍ7 の両端に負荷電圧を発生し、ミラー（mirro
r) デバイスｍ5 およびｍ6 によりサーキュラー状に小
信号電流をステアリングする。異なる極性のデバイスを
使用する理由は、デバイスｍ1 のドレイン電圧を検出す
るのに、ｐチャンネルデバイスｍ8 を使用したいが、デ
バイスｍ1 のドレイン電圧はできるだけ負電源ラインの
電圧近くまで低下させたいからである。これはデバイス
ｍ8 に対しｐチャンネルデバイスを用いｎチャンネルデ
バイスを用いない場合にのみ可能である。 【００１９】バイアス電圧ＶB2は電圧ＶD1の有効レベル
が良好な出力電圧振幅を維持できるように、できるだけ
低くなるようにセットできるが、このフィードバックア
ンプ１０は本明細書の従来技術の説明に記載したような
従来のものよりチップ面積が狭く供給電流消費量がすく
なくなるように設計できる。 【００２０】図７には図６のフィードバックアンプに対
するバイアス電圧ＶB2を発生するための適当なバイアス
回路５０が示されている。ｎチャンネルＭＯＳトランジ
スタｍ17は、図６のデバイスｍ7 のゲートにおけるＶB1
と同じバイアス電圧であるＶ B1をゲートで受ける。デバ
イスｍ17はそのソースがノード３０にて負電源ラインに
接続されており、ドレインはノード３２を介してｐチャ
ンネルＭＯＳデバイスｍ16のドレインに接続されてい
る。デバイスｍ16はゲートがノード３６を介してｐチャ
ンネルＭＯＳトランジスタｍ15のゲートに接続されてい
る。ノード３６はノード３２に短絡されており、デバイ
スｍ15およびｍ16のソースは、それぞれノード３４およ
び３８で正電源ライン電圧ＶDDに接続されている。デバ
イスｍ15のドレインはノード４０を介してｎチャンネル
ＭＯＳトランジスタｍ14のドレインに接続されており、
デバイスｍ14のゲートはノード４０にも接続されてお
り、デバイスｍ14のソースはｐチャンネルＭＯＳトラン
ジスタｍ13のソースに接続されている。デバイスｍ13は
ドレインがノード４２を介してｎチャンネルＭＯＳトラ
ンジスタｍ11のドレインに接続されている。デバイスｍ
13のゲートはノード４２にも接続されている。デバイス
ｍ11のソースはノード４４にて負の電源ラインに接続さ
れており、デバイスｍ11のゲートはノード４６に接続さ
れ、ノード４６はノード４０にも接続され、このノード
４０においてバイアス電圧ＶB2は図６のフィードバック
アンプ１０に供給されている。 【００２１】図５に示したバルト氏の従来の「制御型カ
スコード」を用い、デバイスｍ1 のターゲットドレイン
電圧として０. ７ボルトにセットしたい場合、この電圧
に全く同じ電圧をバイアス入力端ＶD1に加えればよい。
このようにすればデバイスｍ 2 の利得がｍ2 のゲートに
おけるフィードバックアンプの出力により調節されるよ
うな点に回路は安定化する。デバイスｍ2 のソースフォ
ロワー動作により、デバイスｍ1 のドレインはこのドレ
イン電圧が外部バイアス電圧に等しい０. ７ボルトまで
引き上げられる。デバイスｍ1 のドレインの電圧をいず
れの値にしたいにせよ、この電圧をバイアス電圧ＶB2と
して送ればよい。電流「制御型カスコード」のフィード
バックアンプ１０を用いる場合は、より複雑である。デ
バイスｍ 9 のゲートにはバイアス電圧ＶB2すなわちデバ
イスｍ1 のドレインにおける所望電圧よりも高い２ＶGS
を加えなければならない。デバイスｍ2 のゲートを駆動
しながら、最終的にフィードバック回路１０がデバイス
ｍ2 のドレインの所望電圧を発生するように、すなわち
図７のバイアス回路が計算を行うように、このバイアス
電圧を送る必要がある。このバイアス電圧回路５０で
は、デバイスｍ17は図６のデバイスｍ7 に相当する。す
なわちデバイスｍ17とｍ7 のアクティーブ領域の幅と長
さの比が一致するときは同様な特性を有している。同様
に、カレントミラーデバイスｍ15およびｍ16はフィード
バック回路１０のデバイスｍ5 およびｍ 6 にそれぞれ相
当し、更にデバイスｍ14およびｍ13はフィードバック回
路１０のデバイスｍ9 およびｍ8 に相当し、最終的にデ
バイスｍ11がデバイスｍ1 に相当する。この結果、トラ
ンジスタｍ14およびｍ13にはトランジスタｍ8 およびｍ
9を流れている電流と同じ電流が流れることになる。ト
ランジスタｍ11はオーミック領域で動作するデバイスで
あり、ドレイン・ソース間に所望レベルのＶD1例えば
０. ５ボルトが発生するように、その大きさが選択され
る。ＶGS14＝ＶGS4 かつＶGS13＝ＶGS3 であるので、こ
れにより電圧ＶD1の選択された値で実際のアンプのうち
のトランジスタｍ1 のドレインを調節するような電圧Ｖ
B2が発生される。このバイアス回路５０では各種デバイ
スの比は上記のようにアレンジされ、デバイスｍ11はオ
ーミック領域で動作し、デバイスｍ11のドレイン・ソー
ス間電圧がデバイスｍ1 のドレイン・ソース間で望む所
望電圧となるように仮定している。従って、能動アンプ
内のデバイスｍ1 のドレインでノード１２を調節するの
はこのターゲット電圧である。バイアスであるＶB1は図
６と図７の双方の回路で同じとなっている。アクティー
ブフィードバック回路１０内のデバイスｍ7 はちょうど
バイアス電圧が固定された電流源デバイスとなってい
る。このデバイスはフィードバック回路１０の出力に対
する負荷として作動する。デバイスｍ17はデバイスｍ7
に相当しているので、デバイスｍ7 内を流れているのと
同じ電流がデバイスｍ17のゲートを流れ、同様に、デバ
イスｍ5 およびｍ6 はデバイスｍ15およびｍ16と同じよ
うにカレントミラーとして動作する。最後に、２つのダ
イオードとして接続されているデバイスｍ14およびｍ13
はｍ9 およびｍ8 に相当し、これらデバイスを通ってデ
バイスｍ11のドレインに同じ電流が流れる。よって、基
本的にはバイアス回路５０はアクティーブアンプとして
これを同一電流が流れるようにセットされる。これによ
り、デバイスｍ14およびｍ13のゲート・ソース間電圧
は、アクティーブ回路内のデバイスｍ9 およびｍ8 のゲ
ート・ソース間電圧に相当する。すなわち、これらは同
じデバイスであり、これらを同一電流が流れる。これは
デバイスｍ11のドレイン電圧をデバイスｍ14およびｍ13
に対するこれら２つのＶGAにより増幅する際は、バイア
スＶB2としてフィードバック回路１０に送るのに必要な
電圧が自動的に計算されるからである。従って、バイア
ス回路５０はデバイスｍ1 のドレインを所望レベルにク
ランプし、かつ最大の電圧振幅で適当に「制御型カスコ
ード」を動作させるのに必要なバイアス電圧を決めるア
ナログコンピュータとして動作する。 【００２２】一般に、高利得のオペアンプ内に２つ以上
の制御型カスコードがチップ上に組み込まれる。図７に
示し、これまで説明したバイアス回路を一つ組み込め
ば、このバイアス回路は数個の制御型カスコード回路内
の数個のフィードバックアンプにバイアスをかけるのに
使用できる。従って、エンハンス型アンプのすべてに対
して図７に示すような１個のバイアス発生器だけでよ
い。 【００２３】本発明の別の実施例は、フィードバックア
ンプおよびカスコード部分のｎチャンネルデバイスをｐ
チャンネルデバイスとし、ｐチャンネルデバイスをｎチ
ャンネルデバイスとした利得を高めた「制御型カスコー
ド」である。従って、ｐチャンネルデバイスを用いて負
電源ライン近くのｎチャンネルデバイスを調節する代わ
りに、ｎチャンネルデバイスを用いて正電源ラインの電
圧近くまでカスコードのソースを制御することになる。
第２の別の実施例は、ＭＯＳトランジスタをバイポーラ
デバイスに置換したものである。ｐｎｐトランジスタの
コレクタを調節するのに、ｎｐｎトランジスタを用いる
ことができ、逆に、ｎｐｎトランジスタのコレクタを調
節するのにｐｎｐトランジスタを使用することができ
る。従って、他のデバイス極性も変えなければならな
い。バイポーラトランジスタのコレクタはＭＯＳトラン
ジスタのドレインの位置に接続され、エミッタはソース
の位置に接続され、ベースはＭＯＳトランジスタのベー
スに接続されることになる。 【００２４】 【発明の効果】要約すれば、本発明はフィードバックア
ンプ部分がちょうど５つのトランジスタから成るが、
「制御型カスコード」がｍ1 のドレインを負電源ライン
よりも電圧が高い約０. ５ボルトまで低下させ、高利得
を維持し、よってデバイスｍ1 およびｍ2 がオーミック
領域から外れる、ＶOUT での最大信号の振幅を完全に活
用できる、改良されたフィードバックアンプを備えた
「制御型カスコード」を製造するための改良方法に関す
るものである。この上記「制御型カスコード」アンプ回
路は、明細書の従来技術の説明に記載し、図５に示した
バルト氏による論文に記載されたアンプよりもより簡単
であるが、本発明のアンプ回路はバイアス発生器のため
の別デバイスを必要とする。しかしながら、数個のアン
プに対しては一つのバイアス発生器しか必要でないの
で、チップ面積を真に節約できる。 【００２５】以上で好ましい実施例を参照して本発明に
ついて詳細に説明したが、この説明は単に例示のための
ものであり、当業者には本発明の細部において種々の変
形例は明らかであり、かつ実行可能であると解すべきで
ある。かかる変形例およびその他の実施例は添付した特
許請求の範囲に記載の発明の精神および範囲内に含まれ
るものとみなされる。 【００２６】以上の説明に関連して更に以下の項を開示
する。 （１）カスコード部分と、フィードバックアンプとを備
え、前記カスコード部分は第１極性のソース共通ＭＯＳ
トランジスタと、カスコードデバイスとを備え、ソース
共通ＭＯＳトランジスタのドレインはカスコードデバイ
スのソースに結合され、制御型カスコード回路への入力
信号はソース共通ＭＯＳトランジスタに印加され、制御
型カスコード回路の出力信号は前記カスコードデバイス
のドレインにてソース共通ＭＯＳトランジスタおよびカ
スコードデバイスの双方の両端に発生し、前記フィード
バックアンプは入力端が前記ソース共通ＭＯＳトランジ
スタのドレインに接続され、出力端は前記カスコードデ
バイスのゲートに接続され、このカスコードデバイスを
駆動するようになっており、更に前記フィードバックア
ンプは、前記ソース共通ＭＯＳトランジスタのドレイン
に発生した電圧を検出するよう前記ソース共通ＭＯＳト
ランジスタの極性と逆の第２の極性のソースフォロワー
ＭＯＳトランジスタと、ソースが前記ソースフォロワー
ＭＯＳトランジスタのソースに結合された前記第１の極
性のゲート共通ＭＯＳトランジスタと、前記ソースフォ
ロワーＭＯＳトランジスタとゲート共通ＭＯＳトランジ
スタとの組み合わせ内で生じた電流を負荷デバイスに向
ける（ステアリング）ための前記ゲート共通デバイスの
ドレインに結合されたステアリングデバイスとを備え、
前記負荷デバイスは前記電流ステアリングデバイスに結
合され、前記フィードバックアンプの出力端および前記
カスコードデバイスのゲートに供給すべき電圧を発生す
るようになっており、前記ソース共通ＭＯＳトランジス
タの前記ドレインは所望の電圧にクランプされているの
で、前記制御型カスコード回路の出力端における小信号
電圧に対し、電圧振幅を最大にする一方、前記ソース供
給ＭＯＳトランジスタおよびカスコードデバイスを高利
得飽和領域に維持し、前記フィードバックアンプはバイ
アス回路からのバイアス電圧も受け、前記バイアス電圧
が前記ゲート共通ＭＯＳトランジスタのゲートに供給さ
れている前記ソース共通ＭＯＳトランジスタのドレイン
に前記所望の電圧を発生する利得を増加した制御型カス
コード回路。 【００２７】（２）前記ソース共通ＭＯＳトランジス
タ、カスコードデバイス、ゲート共通ＭＯＳトランジス
タおよび負荷デバイスはｎチャンネルであり、前記ソー
スフォロワーおよびミラーデバイスはｐチャンネルＭＯ
Ｓトランジスタである第１項記載の制御型カスコード回
路。 （３）前記ソース共通ＭＯＳトランジスタ、カスコード
デバイス、ゲート共通ＭＯＳトランジスタおよび負荷デ
バイスはｐチャンネルであり、前記ソースフォロワーお
よびミラーデバイスはｎチャンネルＭＯＳトランジスタ
である第１項記載の制御型カスコード回路。 （４）前記負荷デバイスはハイインピーダンスの電流源
である第１項記載の制御型カスコード回路。 【００２８】（５）前記ステアリングデバイスは２つの
ＭＯＳトランジスタを含むカレントミラーである第２項
記載の制御型カスコード回路。 （６）前記ステアリングデバイスは２つのＭＯＳトラン
ジスタを含むカレントミラーである第３項記載の制御型
カスコード回路。 （７）前記ソース共通ＭＯＳトランジスタのドレインに
前記所望の電圧を発生する前記別個のバイアス回路は、
ソースフォロワーおよびゲート共通ＭＯＳトランジスタ
の双方の所望ドレイン電圧＋ゲート・ソース間電圧にほ
ぼ等しいバイアス電圧を自動的に発生する第２項記載の
制御型カスコード回路。 【００２９】（８）カスコード部分とフィードバックア
ンプとを備え、前記カスコード部分は、ｎチャンネルソ
ース共通ＭＯＳトランジスタと、ソース共通ＭＯＳトラ
ンジスタのドレインがカスコードデバイスのソースに結
合され、制御型カスコード回路への入力信号が前記ソー
ス共通ＭＯＳトランジスタのゲートに供給され、制御型
カスコード回路の出力信号がカスコードデバイスのドレ
インにてソース共通ＭＯＳトランジスタおよびカスコー
ドデバイスの双方の両端に発生するカスコードデバイス
とを備え、前記フィードバックアンプは入力端が前記ソ
ース共通ＭＯＳトランジスタのドレインに接続され、出
力端が前記カスコードデバイスのゲートに接続され、カ
スコードデバイスをドライブするようになっており、前
記フィードバックアンプは、前記ｎチャンネルソース共
通ＭＯＳトランジスタのドレインに発生する電圧を検出
するためのｐチャンネルソースフォロワーＭＯＳトラン
ジスタと、ソースが前記ｐチャンネルソースフォロワー
ＭＯＳトランジスタのソースに結合されたｎチャンネル
ゲート共通ＭＯＳトランジスタと、２つのｐチャンネル
ＭＯＳトランジスタを備え、そのうちの第１トランジス
タは前記ゲート共通ＭＯＳトランジスタのドレインに結
合され、負荷デバイスに対し、前記ソースフォロワーＭ
ＯＳトランジスタとゲート共通ＭＯＳトランジスタとの
組み合わせ内で生じる電流をステアリングするためのカ
レントミラーとを備え、前記負荷デバイスは前記カレン
トミラーに結合され、前記フィードバックアンプの出力
端および前記カスコードデバイスのゲートに供給すべき
電圧を発生するためのハイインピーダンス電流源を備
え、前記ソース供給ＭＯＳトランジスタの前記ドレイン
は所望電圧にクランプされており、よって前記ソース供
給ＭＯＳトランジスタおよびカスコードデバイスを高利
得の飽和領域に維持しながら、前記制御型カスコード回
路の出力端において小信号電圧に対する電圧振幅を最大
にし、前記フィードバックアンプはバイアス回路からの
バイアス電圧も受け、前記バイアス電圧が前記ゲート共
通ＭＯＳトランジスタのゲートに供給されている前記ソ
ース供給ＭＯＳトランジスタのドレインに前記所望の電
圧を発生するようになっている、利得を高めた制御型カ
スコード回路。 （９）前記ｐチャンネルデバイスをｎチャンネルとし、
前記ｎチャンネルデバイスをｐチャンネルとした第８項
記載の制御型カスコード回路。 【００３０】（１０）カスコード部分と、フィードバッ
クアンプとを備え、前記カスコード部分は第１極性のエ
ミッタ共通バイポーラトランジスタと、カスコードデバ
イスとを備え、エミッタ共通バイポーラトランジスタの
コレクタはカスコードデバイスのエミッタに結合され、
制御型カスコード回路への入力信号はエミッタ共通バイ
ポーラトランジスタに印加され、制御型カスコード回路
の出力信号は前記カスコードデバイスのコレクタにてエ
ミッタ共通バイポーラトランジスタおよびカスコードデ
バイスの双方の両端に発生し、前記フィードバックアン
プは入力端が前記エミッタ共通バイポーラトランジスタ
のコレクタに接続され、出力端は前記カスコードデバイ
スのベースに接続され、このカスコードデバイスを駆動
するようになっており、更に前記フィードバックアンプ
は、前記エミッタ共通バイポーラトランジスタのコレク
タに発生した電圧を検出するよう前記エミッタ共通バイ
ポーラトランジスタの極性と逆の第２の極性のエミッタ
フォロワーバイポーラトランジスタと、エミッタが前記
エミッタフォロワーバイポーラトランジスタのエミッタ
に結合された前記第１の極性のベース共通バイポーラト
ランジスタと、前記エミッタフォロワーバイポーラトラ
ンジスタとベース共通バイポーラトランジスタとの組み
合わせ内で生じた電流を負荷デバイスにステアリングす
るための前記ベース共通デバイスのコレクタに結合され
たステアリングデバイスとを備え、前記負荷デバイスは
前記電流ステアリングデバイスに結合され、前記フィー
ドバックアンプの出力端および前記カスコードデバイス
のベースに供給すべき電圧を発生するようになってお
り、前記エミッタ共通バイポーラトランジスタの前記コ
レクタは所望の電圧にクランプされているので、前記制
御型カスコード回路の出力端における小信号電圧に対
し、電圧振幅を最大にする一方、前記エミッタ共通バイ
ポーラトランジスタおよびカスコードデバイスを高利得
飽和領域に維持し、前記フィードバックアンプはバイア
ス回路からのバイアス電圧も受け、前記バイアス電圧が
前記ベース共通バイポーラトランジスタのベースに供給
されている前記エミッタ共通バイポーラトランジスタの
コレクタに前記所望の電圧を発生する利得を増加した制
御型カスコード回路。 【００３１】（１１）前記エミッタ共通バイポーラトラ
ンジスタ、カスコードデバイス、ベース共通バイポーラ
トランジスタおよび負荷デバイスはｎｐｎトランジスタ
であり、前記エミッタフォロワーおよびミラーデバイス
はｐｎｐバイポーラトランジスタである第１項記載の制
御型カスコード回路。 （１２）前記エミッタ共通バイポーラトランジスタ、カ
スコードデバイス、ベース共通バイポーラトランジスタ
および負荷デバイスはｐｎｐバイポーラトランジスタで
あり、前記エミッタフォロワーおよびミラーデバイスは
ｎｐｎバイポーラトランジスタである第１項記載の制御
型カスコード回路。 【００３２】（１３）利得を高くされた制御型カスコー
ド回路は、第１極性のソース共通ＭＯＳトランジスタ
（ｍ1 ）と、ソース共通ＭＯＳトランジスタ（ｍ1 ）の
ドレインがソースに結合されているカスコードデバイス
（ｍ1 ）を含むカスコード部分を備える。制御型カスコ
ード回路への入力信号は、ソース共通ＭＯＳトランジス
タ（ｍ1 ）に印加され、制御型カスコード回路の出力信
号はカスコードデバイス（ｍ2 ）のドレインにてソース
共通ＭＯＳトランジスタ（ｍ1 ）とカスコード（ｍ2 ）
デバイスの双方の両端に発生される。フィードバックア
ンプ回路（１０）は入力端（１２）がソース共通ＭＯＳ
トランジスタ（ｍ1 ）のドレインに接続され、出力端
（２０）がカスコードデバイス（ｍ2 ）のゲートに接続
され、カスコードデバイス（ｍ2 ）をドライブするよう
になっている。フィードバックアンプ（１０）はソース
共通ＭＯＳトランジスタ（ｍ1 ）に生じた電圧を検出す
るためのソース共通ＭＯＳトランジスタ（ｍ1 ）の極性
と逆の第２極性のソースフォロワーＭＯＳトランジスタ
（ｍ8 ）を含む。第１極性のゲート共通ＭＯＳトランジ
スタ（ｍ9 ）は、ソースフォロワーＭＯＳトランジスタ
（ｍ8 ）のソースに結合されたソースと、負荷デバイス
（ｍ7 ）に対してソースフォロワーＭＯＳトランジスタ
（ｍ8 ）とゲート共通ＭＯＳトランジスタ（ｍ9 ）との
組み合わせ内で発生した電流をステアリングするため
の、ゲート共通ＭＯＳトランジスタ（ｍ9 ）のドレイン
に結合されたステアリングデバイス（ｍ5 ）および（ｍ
6 ）を有する。負荷デバイス（ｍ7 ）はフィードバック
アンプ（１０）の出力端およびカスコードデバイス（ｍ
2 ）のゲートに供給すべき電圧を発生するよう、電流ス
テアリングデバイス（ｍ5 ）および（ｍ6 ）に結合され
ている。ソース共通ＭＯＳトランジスタ（ｍ1 ）のドレ
インは所望電圧にクランプされるので、制御型カスコー
ド回路の出力端における小信号電圧に対して電圧振幅を
最大にすると共に、ソース共通ＭＯＳトランジスタおよ
びカスコードデバイス（ｍ1 ）および（ｍ2 ）を高利得
飽和領域に維持する。フィードバックアンプ（１０）
は、別個のバイアス回路（図７）からのバイアス電圧も
受け、ソース共通ＭＯＳトランジスタのドレインに所望
の電圧を発生する。
【図面の簡単な説明】
【図１】従来技術のＭＯＳアンプの簡単なソース共通ス
テージの回路図である。 【図２】従来技術のアンプ用の「カスコード」構造の回
路図である。 【図３】フィードバックアンプを含む従来技術の「制御
型カスコード」の回路図である。 【図４】２個のトランジスタを使ったフィードバック部
分を有する従来技術の「制御型カスコード」構造の実施
例を示す。 【図５】１１個のトランジスタを使ったフィードバック
部分を有する従来技術の「制御型カスコード」構造の別
の実施例を示す。 【図６】フィードバックアンプ部分が５つのトランジス
タ構造となっている本発明の「制御型カスコード」の回
路図である。 【図７】本発明の「制御型カスコード」のフィードバッ
クアンプ部分のためにバイアス電圧を発生するための回
路図である。 【符号の説明】 ｍ1 ソース共通ＭＯＳトランジスタ ｍ2 カスコードデバイス ｍ5 およびｍ6 電流ステアリングデバイス ｍ7 負荷デバイス ｍ8 ソースフォロワーＭＯＳトランジスタ ｍ9 ゲート共通ＭＯＳトランジスタ １０ フィードバックアンプ回路 １２ 入力端 ２０ 出力端
テージの回路図である。 【図２】従来技術のアンプ用の「カスコード」構造の回
路図である。 【図３】フィードバックアンプを含む従来技術の「制御
型カスコード」の回路図である。 【図４】２個のトランジスタを使ったフィードバック部
分を有する従来技術の「制御型カスコード」構造の実施
例を示す。 【図５】１１個のトランジスタを使ったフィードバック
部分を有する従来技術の「制御型カスコード」構造の別
の実施例を示す。 【図６】フィードバックアンプ部分が５つのトランジス
タ構造となっている本発明の「制御型カスコード」の回
路図である。 【図７】本発明の「制御型カスコード」のフィードバッ
クアンプ部分のためにバイアス電圧を発生するための回
路図である。 【符号の説明】 ｍ1 ソース共通ＭＯＳトランジスタ ｍ2 カスコードデバイス ｍ5 およびｍ6 電流ステアリングデバイス ｍ7 負荷デバイス ｍ8 ソースフォロワーＭＯＳトランジスタ ｍ9 ゲート共通ＭＯＳトランジスタ １０ フィードバックアンプ回路 １２ 入力端 ２０ 出力端
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/34
H03F 1/02
H03F 3/345
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 利得を増加した制御型カスコード回路で
あって、カスコード部分と、フィードバックアンプとを
備え、 前記カスコード部分は、ソースとドレインとゲートを有する 第１極性の入力ＭＯ
Ｓトランジスタと、 カスコードデバイスとを備え、 前記入力ＭＯＳトランジスタのドレインは前記カスコー
ドデバイスのソースに結合され、前記ゲートは前記制御
型カスコード回路の入力に接続され、前記入力ＭＯＳト
ランジスタの前記ソースは負の参照電圧に接続され、前
記制御型カスコード回路の出力信号は前記カスコードデ
バイスのドレインにて前記入力ＭＯＳトランジスタおよ
び前記カスコードデバイスの双方の両端に発生し、 前記フィードバックアンプは入力端が前記入力ＭＯＳト
ランジスタの前記ドレインに接続され、出力端は前記カ
スコードデバイスのゲートに接続され、このカスコード
デバイスを駆動するようになっており、 更に前記フィードバックアンプは、 前記入力ＭＯＳトランジスタの前記ドレインに発生した
電圧を検出するよう前記入力ＭＯＳトランジスタの極性
と逆の第２の極性のソースフォロワーＭＯＳトランジス
タと、 ソースが前記ソースフォロワーＭＯＳトランジスタのソ
ースに結合された前記第１の極性のバイアス入力ＭＯＳ
トランジスタと、 前記ソースフォロワーＭＯＳトランジスタと前記バイア
ス入力ＭＯＳトランジスタとの組み合わせ内で生じた電
流を負荷デバイスに向けるための前記バイアス入力ＭＯ
Ｓトランジスタのドレインに結合されたステアリングデ
バイスとを備え、 前記負荷デバイスは前記電流ステアリングデバイスに結
合され、前記フィードバックアンプの出力端および前記
カスコードデバイスのゲートに供給すべき電圧を発生す
るようになっており、 前記入力ＭＯＳトランジスタの前記ドレインは所望の電
圧にクランプされているので、前記制御型カスコード回
路の出力端における小信号電圧に対し、電圧振幅を最大
にする一方、前記入力ＭＯＳトランジスタおよびカスコ
ードデバイスを高利得飽和領域に維持し、 前記フィードバックアンプはバイアス回路からのバイア
ス電圧も受け、前記入力ＭＯＳトランジスタのドレイン
に前記所望の電圧を発生し、前記バイアス電圧が前記バ
イアス入力ＭＯＳトランジスタのゲートに供給される前
記制御型カスコード回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/020,509 US5451909A (en) | 1993-02-22 | 1993-02-22 | Feedback amplifier for regulated cascode gain enhancement |
| US020509 | 1993-02-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722858A JPH0722858A (ja) | 1995-01-24 |
| JP3452624B2 true JP3452624B2 (ja) | 2003-09-29 |
Family
ID=21799000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02285794A Expired - Fee Related JP3452624B2 (ja) | 1993-02-22 | 1994-02-21 | 制御型カスコードの利得を高めるためのフィードバックアンプ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5451909A (ja) |
| EP (1) | EP0616421A1 (ja) |
| JP (1) | JP3452624B2 (ja) |
| KR (1) | KR100324452B1 (ja) |
| TW (1) | TW285788B (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2611725B2 (ja) * | 1993-09-13 | 1997-05-21 | 日本電気株式会社 | カスコード回路 |
| US5789981A (en) * | 1996-04-26 | 1998-08-04 | Analog Devices, Inc. | High-gain operational transconductance amplifier offering improved bandwidth |
| US5949274A (en) * | 1997-09-22 | 1999-09-07 | Atmel Corporation | High impedance bias circuit for AC signal amplifiers |
| US5892356A (en) * | 1998-05-01 | 1999-04-06 | Burr-Brown Corporation | High impedance large output voltage regulated cascode current mirror structure and method |
| US6133764A (en) * | 1999-01-27 | 2000-10-17 | Motorola, Inc. | Comparator circuit and method |
| US6236238B1 (en) * | 1999-05-13 | 2001-05-22 | Honeywell International Inc. | Output buffer with independently controllable current mirror legs |
| US7065155B2 (en) * | 2000-12-22 | 2006-06-20 | Atheros Communications, Inc. | Method and apparatus for a transceiver having a constant power output |
| US6707286B1 (en) | 2003-02-24 | 2004-03-16 | Ami Semiconductor, Inc. | Low voltage enhanced output impedance current mirror |
| US6965270B1 (en) | 2003-12-18 | 2005-11-15 | Xilinx, Inc. | Regulated cascode amplifier with controlled saturation |
| KR100574969B1 (ko) * | 2004-02-12 | 2006-05-02 | 삼성전자주식회사 | 향상된 이득을 가지는 조절된 캐스코드 증폭 회로 |
| US7358816B2 (en) | 2004-11-11 | 2008-04-15 | Samsung Electronics Co., Ltd. | Variable gain amplifier |
| JP4537840B2 (ja) * | 2004-12-13 | 2010-09-08 | 株式会社東芝 | 電流源セルおよびそれを用いたｄ／ａコンバータ |
| JP2006279487A (ja) * | 2005-03-29 | 2006-10-12 | Mitsumi Electric Co Ltd | 増幅回路 |
| DE102005037013B4 (de) * | 2005-08-05 | 2011-07-14 | Texas Instruments Deutschland GmbH, 85356 | Detektion von Zuständen eines Verstärkers außerhalb des Betriebsbereichs |
| KR100813096B1 (ko) * | 2005-08-17 | 2008-03-17 | 인티그런트 테크놀로지즈(주) | 선형성이 향상된 증폭회로 |
| KR100664047B1 (ko) | 2006-01-20 | 2007-01-03 | 엘지전자 주식회사 | 저잡음 증폭기 |
| US7733181B2 (en) * | 2008-05-23 | 2010-06-08 | Freescale Semiconductor, Inc. | Amplifier circuit having dynamically biased configuration |
| US8169353B2 (en) * | 2009-09-30 | 2012-05-01 | Qualcomm, Incorporated | Wideband digital to analog converter with built-in load attenuator |
| CN102884723B (zh) * | 2010-03-03 | 2016-01-20 | 帝瓦雷公司 | 具有电流反射器的电流电压转换器、放大器的输入级及相应放大器 |
| JP5856392B2 (ja) * | 2011-06-06 | 2016-02-09 | キヤノン株式会社 | 固体撮像装置およびカメラ |
| US8872685B2 (en) | 2013-03-15 | 2014-10-28 | Qualcomm Incorporated | Techniques to reduce harmonic distortions of impedance attenuators for low-power wideband high-resolution DACs |
| US9287830B2 (en) | 2014-08-13 | 2016-03-15 | Northrop Grumman Systems Corporation | Stacked bias I-V regulation |
| DE102014118684A1 (de) * | 2014-12-15 | 2016-06-30 | Intel IP Corporation | Verstärkerschaltung, Radiofrequenz-Empfänger und mobile Telekommunikationsvorrichtung |
| CN105720936B (zh) * | 2016-01-21 | 2018-01-09 | 中国电子科技集团公司第二十四研究所 | 一种基于自偏置共源共栅结构的跨导放大器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4777472A (en) * | 1987-12-23 | 1988-10-11 | Rca Licensing Corporation | Modified cascode amplifier |
| NL9000326A (nl) * | 1989-05-08 | 1990-12-03 | Philips Nv | Versterkerschakeling. |
| EP0525873B1 (en) * | 1991-07-30 | 1996-12-18 | Koninklijke Philips Electronics N.V. | Amplifier arrangement |
-
1993
- 1993-02-22 US US08/020,509 patent/US5451909A/en not_active Expired - Lifetime
-
1994
- 1994-02-17 EP EP94301149A patent/EP0616421A1/en not_active Withdrawn
- 1994-02-21 JP JP02285794A patent/JP3452624B2/ja not_active Expired - Fee Related
- 1994-02-22 KR KR1019940003108A patent/KR100324452B1/ko not_active IP Right Cessation
- 1994-04-22 TW TW083103569A patent/TW285788B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722858A (ja) | 1995-01-24 |
| KR940020668A (ko) | 1994-09-16 |
| EP0616421A1 (en) | 1994-09-21 |
| US5451909A (en) | 1995-09-19 |
| TW285788B (ja) | 1996-09-11 |
| KR100324452B1 (ko) | 2002-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3452624B2 (ja) | 制御型カスコードの利得を高めるためのフィードバックアンプ | |
| JP3383042B2 (ja) | 差動入力回路 | |
| US6437645B1 (en) | Slew rate boost circuitry and method | |
| US5631606A (en) | Fully differential output CMOS power amplifier | |
| US5311145A (en) | Combination driver-summing circuit for rail-to-rail differential amplifier | |
| US5475343A (en) | Class AB complementary output stage | |
| JP2003514478A (ja) | 増幅器 | |
| US8390379B2 (en) | Amplifier input stage and slew boost circuit | |
| EP0409476B1 (en) | Low impedance buffer circuitry | |
| WO2009059185A2 (en) | Differential amplifier system | |
| US10931240B2 (en) | Amplifier with reduced power consumption and improved slew rate | |
| JP2001185964A (ja) | カレントミラー回路および演算増幅器 | |
| US6788143B1 (en) | Cascode stage for an operational amplifier | |
| US7414474B2 (en) | Operational amplifier | |
| US7262638B2 (en) | Current sense amplifier | |
| US5162751A (en) | Amplifier arrangement | |
| US6614280B1 (en) | Voltage buffer for large gate loads with rail-to-rail operation and preferable use in LDO's | |
| US6066987A (en) | Differential cascode magneto-resistance preamplifier with bias bypass | |
| US20020171488A1 (en) | Amplifier | |
| US20030197555A1 (en) | Integrated current mirror in output stage of operational amplifier | |
| US20010020870A1 (en) | Amplifier output stage | |
| US7068106B2 (en) | Bias current cancellation for differential amplifiers | |
| JP2869670B2 (ja) | 増幅器装置 | |
| JPH0626287B2 (ja) | 増幅装置 | |
| US20020005757A1 (en) | Fully differential operational amplifier of the folded cascode type |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070718 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080718 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100718 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100718 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |