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KR100247642B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents

반도체 소자의 콘택홀 형성방법 Download PDF

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KR100247642B1
KR100247642B1 KR1019970030364A KR19970030364A KR100247642B1 KR 100247642 B1 KR100247642 B1 KR 100247642B1 KR 1019970030364 A KR1019970030364 A KR 1019970030364A KR 19970030364 A KR19970030364 A KR 19970030364A KR 100247642 B1 KR100247642 B1 KR 100247642B1
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Abstract

본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 보다 구체적으로는 입구부의 폭이 접촉부에 비하여 넓은 콘택홀 형성방법에 관한 것이다.
본 발명은, 도전 영역을 포함하는 반도체 기판 상에 제 1 절연막을 증착하는 단계; 상기 제 1 절연막 상부에, 제 1 절연막보다 식각 속도가 느린 제 2 절연막을 증착하는 단계; 상기 도전 영역 부분이 노출되도록 제 2 및 제 1 절연막의 소정 부분을 식각하여, 접촉부 홀을 형성하는 단계; 상기 접촉부 홀내에 제 2 절연막 보다 식각속도가 느린 막을 매립하는 단계; 상기 반도체 기판 구조물 상에 제 1 절연막과 동일한 식각 속도를 갖는 제 3 절연막을 증착하는 단계; 상기 제 3 절연막을 상기 접촉부 홀에 매립된 막 및 그 양측의 제 2 절연막이 노출되도록 패터닝하여, 입구부홀을 형성하는 단계; 및 상기 접촉부 홀에 매립된막을 제거하여, 콘택홀을 형성하는 단계를 포함한다.

Description

반도체 소자의 콘택홀 형성방법
본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 보다 구체적으로는 입구부의 폭이 접촉부에 비하여 넓은 콘택홀 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있고, 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 또한 패턴의 칫수도 고정밀화가 요구되고 있다.
종래에는 콘택되는 부분 즉 접촉부의 폭은 좁고, 입구부의 폭은 넓게 형성되어, 콘택을 용이하게 할 수 있는 T자형 콘택홀이 제안되었다.
상기 T자형 콘택홀 구조를 첨부 도면 도 1a 및 도 1b를 참조하여 설명한다.
도 1a을 참조하여, 도전 영역(도시되지 않음)을 포함하는 반도체 기판(11) 상에 제 1 산화막(12)이 형성된다. 이 제 1 산화막(12) 상부에 제 1 산화막(12)과 식각률이 상이한 절연막 예를들어, 실리콘 질화막(13)이 비교적 얇은 박막으로 형성된 후, 실리콘 질화막(13)은 콘택홀 예정 부분이 노출되도록 패터닝된다. 이어, 결과물 상부에는 제 2 산화막(12)이 형성되고, 제 2 산화막(12) 상부에 콘택용 마스크 패턴(15)이 공지의 포토리소그라피 방식에 의하여 형성된다.
그리고나서, 도 1b에 도시된 바와 같이, 콘택 마스크 패턴(15)의 형태로 제 2 산화막(14)이 식각되어, 입구부 홀이 형성된다. 이어서, 노출된 실리콘 질화막(13)을 마스크로 하여, 하부의 제 1 산화막(12)을 식각하여 접촉부 홀을 형성하므로서, 입구부에 비하여 접촉부 홀이 좁은 콘택홀(H)이 형성된다. 그후, 마스크 패턴(15)은 공지의 방식으로 제거된다.
그러나, 상술한 바와 같이, 입구부의 홀을 형성한다음, 산화막들 사이에 형성된 질화막을 마스크로 하여 접촉부의 홀을 형성하게 되면, 실리콘 질화막(13)과 제 1 산화막(12)의 식각 속도차에 의하여, 콘택홀(H) 측벽이 일부 식각된다. 이를 레터럴(lateral) 식각이라 한다.
이로 인하여, 콘택 영역의 디파인(define)이 어렵게 되는 문제점이 발생된다.
따라서, 본 발명은 콘택홀 형성시, 측벽의 레터럴 식각을 방지하여, 콘택홀 디파인을 용이하게 할 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는 것을 목적으로 한다.
제1a도 및 제1b도는 종래의 반도체 소자의 콘택홀 형성방법을 설명하기 위한 도면.
제2a도 내지 제2h도는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 각 공정별 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체 기판 2 : 제 1 산화막
3 : 실리콘 질화막 4, 7 : 마스크 패턴
5 : 포토레지스트막 6 : 제 2 산화막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 도전 영역을 포함하는 반도체 기판 상에 제 1 절연막을 증착하는 단계; 상기 제 1 절연막 상부에, 제 1 절연막보다 식각 속도가 느린 제2 절연막을 증착하는 단계; 상기 도전 영역 부분이 노출되도록 제 2 및 제 1 절연막의 소정 부분을 식각하여, 접촉부 홀을 형성하는 단계; 상기 접촉부 홀내에 제 2 절연막 보다 식각속도가 느린 막을 매립하는 단계; 상기 반도체 기판 구조물 상에 제 1 절연막과 동일한 식각 속도를 갖는 제 3 절연막을 증착하는 단계; 상기 제 3 절연막을 상기 접촉부 홀에 매립된 막 및 그 양측의 제 2 절연막이 노출되도록 패터닝하여, 입구부 홀을 형성하는 단계; 및 상기 접촉부 홀에 매립된막을 제거하여, 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 입구부가 접촉부 보다 넓은 콘택홀을 형성하는 공정에서, 접촉부의 콘택홀을 먼저 형성하고, 이부분을 포토레지스트막으로 매립한다음, 입구부의 홀을 형성하고, 레지스트 막을 제거하므로서, 콘택홀의 측벽이 레터럴 식각되는 현상이 방지된다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 반도체 기판(1)상에 제 1 산화막(2)과, 실리콘 질화막(3)이 순차적으로 형성된다. 이때, 반도체 기판(1)은 도전 영역을 포함하는 실리콘 기판일 수 있다. 또한, 실리콘 질화막(3) 대신에 산화막(2)보다 식각 속도가 매우 느린 금속 산화막 또는 실리콘 질산화막등이 이용될 수 있다. 이어, 실리콘 질화막(3) 상부에는 콘택 영역을 한정하기 위한 즉, 도전 영역이 노출될 수 있는 제 1 마스크 패턴(4)이 형성된다.
그후, 도 2b에 도시된 바와 같이, 이 제 1 마스크 패턴(4)의 형태로 실리콘 질화막(3)이 식각된다.
이어서, 도 2c에서와 같이, 소정 부분 식각이 이루어진 실리콘 질화막(3)을 마스크로 하여, 제 1 산화막(2)을 식각한후, 상기 제 1 마스크 패턴(4)을 제거하여, 접촉부의 홀(100)이 형성된다.
그런다음, 도 2d에 도시된 바와 같이, 반도체 기판(1) 상부에는 결과물이 충분히 매립되도록 실리콘 질화막보다 식각 속도가 현저히 느린막 예를들어, 포토레지스트막(5)이 도포된다.
그후, 도 2e를 참조하여, 포토레지스트막(5)은 실리콘 질화막(3) 표면이 노출되도록 화학적 기계적 연마되어, 접촉부 홀내에 매립된다.
도 2f에 도시된 바와 같이, 구조물 상부에는 제 2 산화막(6)이 소정 두께로 증착된후, 제 2 산화막(6) 상부에 접촉부홀 부분이 포함되도록 제 2 마스크 패턴(7)이 형성된다.
그리고 나서, 도 2g에 도시된 바와 같이, 제 2 마스크 패턴(7)의 형태로 제 2 산화막(6)이 식각되어, 입구부 홀이 형성된다.
이어, 도 2h에 도시된 바와 같이, 제 2 마스크 패턴(7) 및 접촉부 홀내에에 매립된 포토레지스트막(5)은 공지의 플라즈마 에슁 방식에 의하여 제거되어, 레터럴식각이 발생되지 않는 콘택홀(H)이 형성된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 입구부가 접촉부 보다 넓은 콘택홀을 형성하는 공정에서, 접촉부의 콘택홀을 먼저 형성하고, 이부분을 포토레지스트막으로 매립한다음, 입구부의 홀을 형성하고, 레지스트 막을 제거하므로서, 콘택홀의 측벽이 레터럴 식각되는 현상이 방지된다.
따라서, 반도체 소자의 콘택홀 디파인이 용이하여 진다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 도전 영역을 포함하는 반도체 기판 상에 제 1 절연막을 증착하는 단계; 상기 제 1 절연막 상부에, 제 1 절연막보다 식각 속도가 느린 제2 절연막을 증착하는 단계; 상기 도전 영역 부분이 노출되도록 제 2 및 제 1 절연막의 소정 부분을 식각하여, 접촉부 홀을 형성하는 단계; 상기 접촉부 홀내에 제 2 절연막 보다 식각속도가 느린 막을 매립하는 단계; 상기 반도체 기판 구조물 상에 제 1 절연막과 동일한 식각 속도를 갖는 제 3 절연막을 증착하는 단계; 상기 제 3 절연막을 상기 접촉부 홀에 매립된 막 및 그 양측의 제 2 절연막이 노출되도록 패터닝하여, 입구부 홀을 형성하는 단계; 및 상기 접촉부 홀에 매립된막을 제거하여, 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  2. 제1항에 있어서, 상기 제 1 절연막과 제 3 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 제 2 절연막은 실리콘 질화막, 실리콘 질산화막, 금속산화막 중 선택되는 하나의 막인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  4. 제1항에 있어서, 상기 접촉부 홀을 형성하는 단계, 상기 제 2 절연막 상부에 도전영역을 포함하는 부분이 노출되도록 마스크 패턴을 형성하는 단계; 상기 마스크 패턴의 형태로 제 2 절연막을 식각하는 단계; 상기 마스크 패턴 및 제 2 절연막을 마스크로 하여 제 1 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  5. 제1항에 있어서, 상기 접촉부 홀내에 매립되는 막은 포토레지스트막인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  6. 제5항에 있어서, 상기 접촉부 홀내에 제 2 절연막 보다 식각속도가 느린막을 매립하는 단계는, 반도체 기판 상에 상기 접촉부 홀이 충분히 매립되도록 포토레지스트막을 도포하는 단계; 상기 포토레지스트막을 상기 제 2 절연막 표면이 노출되도록 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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