KR910006544B1 - 접속창 형성방법 - Google Patents
접속창 형성방법 Download PDFInfo
- Publication number
- KR910006544B1 KR910006544B1 KR1019890010977A KR890010977A KR910006544B1 KR 910006544 B1 KR910006544 B1 KR 910006544B1 KR 1019890010977 A KR1019890010977 A KR 1019890010977A KR 890010977 A KR890010977 A KR 890010977A KR 910006544 B1 KR910006544 B1 KR 910006544B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide layer
- photoresist
- forming
- etching
- connection window
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
내용 없음.
Description
제1도는 종래의 접속창 형성방법을 나타낸 단면도.
제2도는 본 발명에 따른 접속창 형성방법을 나타낸 공정순서의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 3 : 산화층 2 : 게이트
4 : 포토리지스트 5 : 질화막
10 : 접속창 9 : 기판
본 발명은 반도체 제조공정중 사진 공정에 관한 것으로 특히는 다층포토리지스트 공정을 이용한 접속창(confact hole) 형성방법에 관한 것이다. 반도체 공정이 진행되어 여러 가지 층가 패턴이 형성됨에 따라 실리콘기판상에 자연히 스탭(step)이 생기게 된다. 복잡한 회로의 초고밀도 집적회로(VLSI)는 더 많은 공정스탭이 필요해서 층도 많고 표면의 굴곡도 심해진다. 이런 경우 포토마스킹에 문제가 생기는데 노광하는 빛이 마스크패턴 주위로 확산되어 웨이퍼표면의 패턴크기를 바꾸게 되고 깊은 곳에 있는 패턴의 경우에는 더더욱 영향을 받게 된다.
이를 종래의 접속창형성을 나타내는 제1도에 따라 설명하면 다음과 같다.
제1a도에 도시된 바와 같이 기판(9)에는 반도체 소자를 형성하기 위한 게이트(2)와 상기 게이트(2)위에 산화층(1)이 형성된다. 이와 같이 형성된 반도체소자위에 포토리지스트(4)를 도포시켜 사진공정에 의하여 접속창 패턴(W1), (W2)을 형성하고자 할 때에 포토리지스트(4)의 두께가 표면의 굴곡에 의하여 차이가 생기게 된다. 여기서 노광을 하게 되면 포토리지스트(4)층의 두께차로 인하여 패턴(W1), (W2)의 크기가 변하게 된다. 또한 이러한 사진공정으로 접속창을 형성할 때에는 접속창 사이즈에 광학적 한계를 갖게 되어 최소형 접속창(half-micron) 형성이 불가능하게 된다.
본 발명은 이러한 문제점을 해결하기 위한 것으로 본 발명의 목적은 사진공정에서 다층 포토리지스트 공정을 사용하여 굴곡이 있는 웨이퍼 표면에서도 원하는 크기의 접속창을 형성할 수 있는 방법을 제공하고자 하는 것이다.
다른 목적은 사진공정에서의 광학적 한계를 넘어선 접속창 형성방법을 제공하고자 하는 것이다.
이와 같은 목적은 접속창이 형성될 부위에만 포토리지스트가 남게 하고 과다노광 시킴으로서 달성되는 것으로 광학적 한계를 극복하여 어떠한 크기의 접속창도 형성시킬 수 있게 된다.
본 발명의 특징은 반도체 메모리소자 상부에 산화층을 형성하고 접속창 형성부위에 포토리지스트를 도포시키는 공정과, 작당량의 산화층을 식각시키고 질화막을 데포시키는 공정과, 다시 사전식각 방법으로 포토리지스트를 마스크로 하여 식각하는 공정과, 로 접속창패턴 형성시 사진공정에 의한 접속창 바(BAR)가 형성되게 하는 방법이 있다.
이하 첨부된 도면에 의하여 일실시예로서 본 발명을 상세히 설명하면 다음과 같다.
제2a도는 일반적인 반도체 제조공정에 의하여 기판(9)내에 게이트(2)가 형성되고 상부에 산화층(1)이 도포된 반도체 소자를 나타낸다. 이 반도체소자에 접속창(10)을 형성하기 위하여 일정두께의 산화층(3)을 데포시키고 그 위에 접속창이 형성될 부위(x)에 포토리지스트(4)층을 남겨 제2b도와 같은 패턴이 형성되게 한다. 다음 공정에서 포토리지스트(4)를 마스크로 하여 산화층(3)을 식각한다. 이후 산화층(3)과 선택적 에칭비율을 갖은 질하막(Si3N4), 폴리실리콘(Poly-Si), 메탈(metal) 물질중에 하나를 선택하여 데포시키는 것으로 여기서는 질화막(5)을 대포시킨다(deposition). 질화막(5)위에는 제2c도와 같이 포토리지스트(4)층을 도포시킨다. 다음 공정에서 에치백(etch back)하여 제2d도와 같이 접속창이 형성될 부위(x)만이 산화층(3)이 노출되게 한다. 그리고 제2e도와 같이 상기 산화층(3)과 선택비를 갖은 물질을 마스크로 하여 식각공정을 수행함으로써 접속창(10)이 형성되게 하고 상기 산화층(3)의 식각후 잔류하고 있는 마스크물질을 제거한다. 이때 마스크물질이 질화막(Si3N4)인 경우에는 인산용액으로 처리하고 메탈인 경우엔 메탈 에천트(etchant)로 처리하면 제2f도와 같은 접착창(10)을 얻을 수 있다.
이상에서와 같이 본 발명은 메모리소자에서 게이트를 형성한 후 산화층을 데포하여 접속창형성 부위에 포토리지스트를 형성시킨후 적당량의 산화층을 식각시키고 질화막 또는 폴리실리콘을 데포시킨다. 그리고 포토리지스트 코팅을 통하여 데포된 막을 에치백 한후 포토리지스트 제거시킨 후 질화막 또는 폴리실리콘을 마스크로 하여 식각시켜 접속창을 형성시키는 것으로, 종래에 사진공정에서 접속창의 홀을 패턴으로 형성하는 공정대신에 접속창이 형성될 부위에 바(BAR) 패턴이 형성되는 공정을 사용하여 접속창의 사이즈가 작아짐에 따라 발생되는 광학적인 한계를 극복시킬 수가 있으며, 원하는 크기의 접속창을 얻을 수 있는 장점이 있는 것이다.
Claims (2)
- 반도체 메모리소자 상부에 산화층(3)을 형성하고, 접속창형성부위(x)에 포토리지스트(4)를 도포시키는 공정과, 적당량의 산화층(3)을 식각시키고 질화막(5)을 데포시키는 공정과, 다시 사진식각 방법으로 포토리지스트(4)를 마스크로 하여 식각하는 공정과, 로 접속창패턴 형성시 사진공정에 의한 접속창바(BAR)가 형성되게 한 접속창 형성방법.
- 제1항에 있어서, 산화층의 에칭시 산화층과 선택비를 가지는 물질은 질화막, 폴리실리콘, 메탈 중 하나를 사용하고 상기 물질을 마스크로 사용하는 접속창 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019890010977A KR910006544B1 (ko) | 1989-08-01 | 1989-08-01 | 접속창 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019890010977A KR910006544B1 (ko) | 1989-08-01 | 1989-08-01 | 접속창 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR910005099A KR910005099A (ko) | 1991-03-30 |
KR910006544B1 true KR910006544B1 (ko) | 1991-08-27 |
Family
ID=19288651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019890010977A KR910006544B1 (ko) | 1989-08-01 | 1989-08-01 | 접속창 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR910006544B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN203200875U (zh) | 2013-03-01 | 2013-09-18 | 杜拉维特卫浴科技(上海)有限公司 | 真空破坏器、座便器自动冲水系统及电子座便器 |
-
1989
- 1989-08-01 KR KR1019890010977A patent/KR910006544B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR910005099A (ko) | 1991-03-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0238690B1 (en) | Process for forming sidewalls | |
GB2081187A (en) | Retro-etch process for integrated circuits | |
KR910006544B1 (ko) | 접속창 형성방법 | |
JPH0458167B2 (ko) | ||
JP2995749B2 (ja) | 半導体装置 | |
KR100309133B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR950009293B1 (ko) | 식각선택비가 향상된 단층레지스트 패턴 형성방법 | |
KR100338091B1 (ko) | 반도체소자제조방법 | |
KR100247642B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
JPS63258020A (ja) | 素子分離パタ−ンの形成方法 | |
KR19990059158A (ko) | 실리레이션을 이용한 감광막패턴 형성방법 | |
JPH058856B2 (ko) | ||
KR0167607B1 (ko) | 롬의 게이트전극 제조 방법 | |
KR100227634B1 (ko) | 반도체 소자의 제조방법 | |
KR960000186B1 (ko) | 반도체 소자의 미세패턴 형성방법 | |
KR100265588B1 (ko) | 감광막패턴의 형성방법 | |
KR100282417B1 (ko) | 반도체소자의제조방법 | |
KR970009826B1 (ko) | 하프톤(Half-Tone)형 위상반전마스크 형성방법 | |
KR100956596B1 (ko) | 반도체 소자의 미세 게이트 형성방법 | |
KR100447974B1 (ko) | 감광막 패턴 형성방법 | |
KR940001229B1 (ko) | 반도체 장치의 제조방법 | |
KR19990081061A (ko) | 반도체장치의 미세 콘택홀 형성방법 | |
JP3354959B2 (ja) | フォトマスクの製造方法 | |
KR0144229B1 (ko) | 반도체 소자의 미세 콘택 형성 방법 | |
KR100235936B1 (ko) | 레지스트 패턴형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20010706 Year of fee payment: 11 |
|
LAPS | Lapse due to unpaid annual fee |