KR0143245B1

KR0143245B1 - 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 장치

Info

Publication number: KR0143245B1
Application number: KR1019950013673A
Authority: KR
Inventors: 한규완
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-05-29
Filing date: 1995-05-29
Publication date: 1998-08-17
Also published as: KR960042338A

Abstract

본 발명은 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 연산기에 관한 것으로, 입력 신호(Din)를 첫번째단(DFF1) 입력(D)으로 받고, 두번째단부터는 바로 앞단의 출력을 입력으로 받으며, 클럭 신호(CLK)를 각각 클럭 입력(CK)으로 받아, 각 단에서 한 주기만큼씩 지연시켜 출력하는 지연 수단(DFF1~DFF4)과, 상기한 입력 신호(Din)를 입력(D)으로 받고, 선택_인에이블 신호(S_en)를 인에이블 입력(EN)으로 받아, 새로운 입력이 들어올 때까지 현재의 출력을 유지하는 래치 기능을 수행하는 래치 회로(LAT)와, 상기 래치 회로(LAT)의 출력을 각각 1입력으로 받고, 상기 세번째 지연 수단(DFF3)과 두번째 지연 수단(DFF2)의 출력(D3, D2)을 각각 0입력으로 받으며, 제1선택 신호(SEL1)와 제2선택 신호(SEL2)를 각각 선택입력(S)으로 받아, 선택 신호에 따라서 하나의 입력을 선택하여 출력하는 선택수단(MUX1, MUX2)으로 구성되었으며, 2의 보수 형태의 직렬 데이타 연산시 종래의 플립플롭을 이용한 직렬 데이타 연산기에 래치 회로를 추가함으로써, 일정 비트의 부호 비트가 보장되어 있지 않는 경우에도 오차 없는 연산을 가능하게 하는 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 연산기에 관한 것이다.

Description

래치 회로를 이용한 2의 보수 형태의 직렬 데이타 연산기

제1도는 종래의 플립플롭을 이용한 직렬 데이타 연산기의 블럭도이고,

제2도는 제1도에 도시된 직렬 데이타 연산기의 연산 과정을 나타낸 타이밍도이고,

제3도는 본 발명의 실시예에 따른 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 연산기의 블럭도이고,

제4도는 제3도에 도시된 직렬 데이타 연산기의 8비트 2의 보수 직렬 데이타의 연산과정을 나타낸 타이밍도이다.

본 발명은 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 연산기에 관한것으로서, 더 상세히 말하자면, 2의 보수 형태의 직렬 데이타 연산시 종래의 플립플롭을 이용한 직렬 데이타 연산기에 래치 회로를 추가함으로써, 일정 비트의 부호 비트가 보장되어 있지 않는 경우에도 오차 없는 연산을 가능하게 하는 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 연산기에 관한 것이다.

종래의 기술에서, 2의 보수로 이루어진 데이타는 최상위 비트(MSB)를 부호 비트(sign bit)로 하는 특성을 갖는다. 또한, 2의 보수 형태의 직렬 데이타 연산은 디 플립플롭을 이용한 시프트 연산을 통하여 이루어진다.

여기서, 최하위 비트(LSB)부터 '0'을 m-비트 만큼 추가하면서 시프트-레프트(shift-left)하면 입력 신호(Din)에 2^m을 곱한 결과가 되며, 하위의 m-비트를 제거하면서 시프트-라이트(shift-right)하면 입력 신호(Din)를 2^m으로 나눈 결과가 된다.

이하, 첨부된 도면을 참조로 하여 종래의 플립플롭을 이용한 직렬 데이타 연산기에 대하여 설명하기로 한다.

제2도는 제1도에 도시된 직렬 데이타 연산기의 연산 과정을 나타낸 타이밍도이다.

제1도에 도시되어 있듯이, 종래의 플립플롭을 이용한 직렬 데이타 연산기의 구성은, 입력 신호(Din)를 첫단(DFF1) 입력으로 받고, 첫단 출력 신호(D1)를 다음단(DFF2) 입력으로 받아, 각 단에서 한 주기만큼씩 지연시켜 출력하는 디 플립플롭(DFF1, DFF2)과; 상기 디 플립플롭(DFF1, DFF2)의 각 출력 신호(D1, D2)를 입력으로 받아, 선택 신호(SEL1)에 따라서 하나의 입력 신호를 선택하여 출력하는 멀티플렉서(MUX)로 이루어져 있다.

상기와 같이 구성되어 있는 종래의 플립플롭을 이용한 직렬 데이타 연산기에서도, 제2도에 도시되어 있듯이, 부호 비트(8)가 상위 비트쪽에 일정 비트만큼 반복되어 여유 있게 확보되어 있지 않으면, 사용자가 원하는 만큼 시프트 연산을 하기도 전에 다음 입력 데이타가 현재 연산중인 데이타의 부호 비트로 시프트되는 결과를 가져옴으로써, 연산 결과에 오차가 생기게 되는 문제점이 있다.

또, m-비트 중 상위 n-비트가 연산을 위한 여유 비트로 보장되어 있어도, 부호 비트가 반복되는 데이타가 아닐 경우 즉, 부호 비트로 보장된 비트는 m-n번째 비트이고, 그 이상은 돈-캐어(Don't Care) 비트일 때도 오차를 발생시킨다.

또한, n-비트만큼 부호 비트가 반복되는 데이타는 입력 신호(Din)에 2^-k(단, kn일 때)을 곱하는 연산을 할 수 없는 제약이 있다는 문제점이 있다.

즉, 데이타가 (m-n)비트 안에서만 변하고 n-비트의 부호 비트가 확보되어 있는 경우가 아니라면, 종래의 플립플롭을 이용한 직렬 데이타 연산기는 사용할 수 없게 된다.

따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 2의 보수 형태의 직렬 데이타 연산시 종래의 플립플롭을 이용한 직렬 데이타 연산기에 래치 회로를 추가함으로써, 일정 비트의 부호 비트가 보장되어 있지 않는 경우에도 오차 없는 연산을 가능하게 하는 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 연산기를 제공하는 데에 있다.

상기의 목적을 달성하기 위한 본 발명의 구성은, 입력 신호를 첫번째단 입력으로 받고, 두번째단부터는 바로 앞단의 출력을 입력으로 받으며, 클럭 신호를 각각 클럭 입력으로 받아, 각 단에서 한 주기만큼씩 지연시켜 출력하는 지연 수단과; 상기한 입력 신호를 입력으로 받고, 선택_인에이블 신호를 인에이블 입력으로 받아, 새로운 입력이 들어올 때까지 현재의 출력을 유지하는 래치 기능을 수행하는 래치 수단과; 상기 래치 수단의 출력을 각각 하나의 입력으로 받고, 상기 세번째 지연 수단과 두번째 지연 수단의 출력을 각각 다른 하나의 입력으로 받으며, 제1선택신호와 제2선택 신호를 각각 선택 입력으로 받아, 선택 신호에 따라서 하나의 입력을 선택하여 출력하는 선택 수단으로 이루어져 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.

제3도는 본 발명의 실시예에 따른 래치 회로를 이용한 2의 보수 형태의 직렬데이타 연산기의 블럭도이다.

제3도에 도시되어 있듯이, 본 발명의 실시예에 따른 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 연산기의 구성은, 입력 신호(Din)를 첫번째단(DFF1) 입력(D)으로 받고, 두번째단부터는 바로 앞단의 출력을 입력으로 받으며, 클럭 신호(CLK)를 각각 클럭 입력(CK)으로 받아, 각 단에서 한 주기 만큼씩 지연시켜 출력하는 디 플립플롭(DFF1~DFF4)과; 상기한 입력 신호(Din)를 입력(D)으로 받고, 선택_인에이블 신호(S_en)를 인에이블 입력(EN)으로 받아, 새로운 입력이 들어올 때까지 현재의 출력을 유지하는 래치 기능을 수행하는 래치 회로(LAT)와; 상기 래치 회로(LAT)의 출력을 각각 1입력으로 받고, 상기 세번째 디 플립플롭(DFF3)과 두번째 디 플립플롭(DFF2)의 출력(D3, D2)을 각각 0입력으로 받으며, 제1선택 신호(SEL1)와 제2선택 신호(SEL2)를 각각 선택입력(S)으로 받아, 선택 신호에 따라서 하나의 입력을 선택하여 출력하는 멀티플렉서(MUX, MUX2)로 이루어져 있다.

상기와 같이 이루어져 있는 본 발명의 실시예에 따른 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 연산기의 동작은 다음과 같다.

제4도는 제3도에 도시된 직렬 데이타 연산기의 8비트 2의 보수 직렬 데이타의 연산 과정을 나타낸 타이밍도이다.

제4도에 도시되어 있는 것처럼, 최상위 비트(MSB)가 부호 비트로 보장되어 있는 8비트 직렬 데이타에서 입력 신호(Din)를 디 플립플롭을 통해서 시프트시켜 출력 신호(D1~D4)를 발생시킨다.

여기서, 상기한 래치 회로(LAT)는 압력 신호(Din)를 입력(D)으로 받고, 선택_인에이블 신호(S_en)를 인에이블 입력(EN)으로 받아, 선택_인에이블 신호(S_en)에 의해서 최상위 비트 즉, 부호 비트만을 홀드(hold)한다.

래치 회로(LAT)에 의해 홀드된 부호 비트는 원하는 만큼의 시프트 연산이 끝난다음, 제1 또는 제2선택 신호(SEL1 or SEL2)에 의해서 멀티플렉서(MUX1, MUX2)를 통해서 출력된다.

제4도에 도시된 제1선택 신호(SEL1)를 통해서 생성된 멀티플렉서(MUX1)의 출력(D5)은, 입력 신호(Din)에 0.5를 곱한 결과를 보여주며, 제2선택 신호(SEL2)를 통해서 생성된 멀티플렉서(MUX2)의 출력(D6)은, 입력 신호(Din)에 0.25를 곱한 결과를 보여주고 있다.

따라서, 상기와 같이 동작하는 본 발명의 실시예에 따른 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 연산기의 효과는, 2의 보수 형태의 직렬 데이타 연산시 종래의 플립플롭을 이용한 직렬 데이타 연산기에 래치 회로를 추가함으로써, 일정 비트의 부호 비트가 보장되어 있지 않는 경우에도 오차 없는 연산을 가능하게 하도록 한 것이다.

Claims

입력 신호(Din)를 첫번째단(DFF1) 입력(D)으로 받고, 두번째단부터는 바로 앞단의 출력을 입력으로 받으며, 클럭 신호(CLK)를 각각 클럭 입력(CK)으로 받아, 각 단에서 한 주기만큼씩 지연시켜 출력하는 지연 수단(DFF1~DFF4)과; 상기한 입력 신호(Din)를 입력(D)으로 받고, 선택_인에이블 신호(S_en)를 인에이블 입력(EN)으로 받아, 새로운 입력이 들어올 때까지 현재의 출력을 유지하는 래치기능을 수행하는 래치 회로(LAT)와; 상기 래치 회로(LAT)의 출력을 각각 1입력으로 받고, 상기 세번째 지연 수단(DFF3)과 두번째 지연 수단(DFF2)의 출력(D3, D2)을 각각 0입력으로 받으며, 제1선택 신호(SEL1)와 제2선택 신호(SEL2)를 각각 선택 입력(S)으로 받아, 선택 신호에 따라서 하나의 입력을 선택하여 출력하는 선택 수단(MUX1, MUX2)으로 이루어져 있는 것을 특징으로 하는 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 연산기.
제1항에 았어서, 상기한 지연 수단(DFF1~DFF4)은 디 플립플롭으로 이루어져 있는 것을 특징으로 하는 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 연산기.
제1항에 있어서, 상기한 선택 수단(MUX1, MUX2)은 멀티풀렉서로 이루어져 있는 것을 특징으로 하는 래치 회로를 이용한 2의 보수 형태의 직렬데이타 연산기.