JP3074958B2 - 加算機能付きシリアル乗算器 - Google Patents
加算機能付きシリアル乗算器Info
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- JP3074958B2 JP3074958B2 JP04246328A JP24632892A JP3074958B2 JP 3074958 B2 JP3074958 B2 JP 3074958B2 JP 04246328 A JP04246328 A JP 04246328A JP 24632892 A JP24632892 A JP 24632892A JP 3074958 B2 JP3074958 B2 JP 3074958B2
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Description
【０００１】
【産業上の利用分野】本発明はディジタル信号処理回路
において、入力パラレルデータに乗算もしくは加減算処
理を行う演算回路に関する。
において、入力パラレルデータに乗算もしくは加減算処
理を行う演算回路に関する。
【０００２】
【従来の技術】近年、デジタル信号処理回路の集積化に
伴い、入力データに対して様々な処理を行う演算回路の
処理能力と回路構成が全体の回路規模を決定する大きな
要因となっている。
伴い、入力データに対して様々な処理を行う演算回路の
処理能力と回路構成が全体の回路規模を決定する大きな
要因となっている。
【０００３】以下、従来の演算回路の構成について、図
面を用いて説明する。まず、図３は従来のシリアル乗算
回路の構成を示すものである。図３において、４は入力
パラレルデータ１（D3,D2,D1,D0）と１ビット係数デー
タ２（K3,K2,K1,K0）との並列１ビット乗算を行う１ビ
ット乗算器、５はシリアル乗算器全体の１クロック前の
出力を帰還した信号と前記１ビット乗算器４の出力との
加算を行うフルアダー、６は前記フルアダー５の出力を
クロック信号９によりラッチする出力レジスタである。
さらに７はクリア信号８により、帰還信号をオールゼロ
にリセットするクリア回路である。
面を用いて説明する。まず、図３は従来のシリアル乗算
回路の構成を示すものである。図３において、４は入力
パラレルデータ１（D3,D2,D1,D0）と１ビット係数デー
タ２（K3,K2,K1,K0）との並列１ビット乗算を行う１ビ
ット乗算器、５はシリアル乗算器全体の１クロック前の
出力を帰還した信号と前記１ビット乗算器４の出力との
加算を行うフルアダー、６は前記フルアダー５の出力を
クロック信号９によりラッチする出力レジスタである。
さらに７はクリア信号８により、帰還信号をオールゼロ
にリセットするクリア回路である。
【０００４】以上のように構成された従来のシリアル乗
算器について、以下その動作を説明する。図４に各信号
のタイミングを示す。入力パラレルデータ１はクロック
信号９の４クロック分は同じ値をホールドし、１ビット
係数データ２はＬＳＢファーストでクロック信号９の１
クロックごとにシリアルでデータ入力される。まず最初
の１クロック目では、クロック信号９に同期してクリア
信号８がローレベルとなり、これによって帰還信号１０
はオールゼロにリセットされる。そしてそれと同時に入
力パラレルデータ１より入力されたデータＤ3（１）〜
Ｄ0（１）と１ビット係数データ２より入力された係数
データのＬＳＢであるＫ0（１）とを並列１ビット乗算
した結果が１ビット乗算器４から出力される。
算器について、以下その動作を説明する。図４に各信号
のタイミングを示す。入力パラレルデータ１はクロック
信号９の４クロック分は同じ値をホールドし、１ビット
係数データ２はＬＳＢファーストでクロック信号９の１
クロックごとにシリアルでデータ入力される。まず最初
の１クロック目では、クロック信号９に同期してクリア
信号８がローレベルとなり、これによって帰還信号１０
はオールゼロにリセットされる。そしてそれと同時に入
力パラレルデータ１より入力されたデータＤ3（１）〜
Ｄ0（１）と１ビット係数データ２より入力された係数
データのＬＳＢであるＫ0（１）とを並列１ビット乗算
した結果が１ビット乗算器４から出力される。
【０００５】そして、クリア回路７の出力がゼロとなっ
ているので、この１ビット乗算器４の出力がそのままフ
ルアダー５の出力となる。なおこの時、フルアダー５の
最下位ビットのキャリー入力は図３に示す通り「０」に
しておく。そして、前記フルアダー５のキャリー出力１
ビットとサム出力上位３ビットを出力レジスタ６によっ
てラッチし、そのパラレルデータ出力３をそのまま帰還
信号１０として帰還する。２クロック目ではクリア信号
８がハイレベルとなるため、帰還信号１０は１クロック
前のフルアダー５の出力を１ビットＬＳＢ方向にシフト
させた形でフルアダー５に入力される。また１ビット乗
算器４においては入力データＤ3（１）〜Ｄ0（１）と係
数データＫ1（１）とを並列１ビット乗算し、フルアダ
ー５において帰還信号１０と前記１ビット乗算器４の出
力とを加算し、その加算結果を出力レジスタ６にて再度
ラッチする。さらに同様の動作を１クロックごとに１ビ
ット係数データ２の値を変えながら繰り返し、５クロッ
ク目の出力パラレルデータ３がＤ3（１）〜Ｄ0（１）と
Ｋ3（１）〜Ｋ0（１）の乗算結果（上位４ビット分）と
なる。
ているので、この１ビット乗算器４の出力がそのままフ
ルアダー５の出力となる。なおこの時、フルアダー５の
最下位ビットのキャリー入力は図３に示す通り「０」に
しておく。そして、前記フルアダー５のキャリー出力１
ビットとサム出力上位３ビットを出力レジスタ６によっ
てラッチし、そのパラレルデータ出力３をそのまま帰還
信号１０として帰還する。２クロック目ではクリア信号
８がハイレベルとなるため、帰還信号１０は１クロック
前のフルアダー５の出力を１ビットＬＳＢ方向にシフト
させた形でフルアダー５に入力される。また１ビット乗
算器４においては入力データＤ3（１）〜Ｄ0（１）と係
数データＫ1（１）とを並列１ビット乗算し、フルアダ
ー５において帰還信号１０と前記１ビット乗算器４の出
力とを加算し、その加算結果を出力レジスタ６にて再度
ラッチする。さらに同様の動作を１クロックごとに１ビ
ット係数データ２の値を変えながら繰り返し、５クロッ
ク目の出力パラレルデータ３がＤ3（１）〜Ｄ0（１）と
Ｋ3（１）〜Ｋ0（１）の乗算結果（上位４ビット分）と
なる。
【０００６】次に従来の加算器、及び減算器の構成を図
５（ａ）と図５（ｂ）に示す。図５におけるフルアダー
５、及び出力レジスタ６はそれぞれ図３におけるそれと
同じものである。また１１は入力Ｂ3〜Ｂ0の各ビットを
反転させるためのインバータである。図５（ａ）に示し
た加算器においてはフルアダー５の最下位ビットのキャ
リー入力を「０」にしておき、入力Ａ3〜Ａ0と入力Ｂ3
〜Ｂ0をフルアダー５に入力する事により両者の加算を
行う。そしてその後加算結果をクロック信号９に同期し
て出力レジスタ６にてラッチする。また図５（ｂ）に示
した減算器の場合は、フルアダー５の最下位ビットのキ
ャリー入力を「１」にしておき、入力Ｂ3〜Ｂ0をインバ
ータ１１によってビット反転した信号と入力Ａ3〜Ａ0と
をフルアダー５にて加算する。そしてそれにより、入力
Ａ3〜Ａ0から入力Ｂ3〜Ｂ0を減算した事となる。そして
減算結果をクロック信号９に同期して出力レジスタ６に
てラッチする。
５（ａ）と図５（ｂ）に示す。図５におけるフルアダー
５、及び出力レジスタ６はそれぞれ図３におけるそれと
同じものである。また１１は入力Ｂ3〜Ｂ0の各ビットを
反転させるためのインバータである。図５（ａ）に示し
た加算器においてはフルアダー５の最下位ビットのキャ
リー入力を「０」にしておき、入力Ａ3〜Ａ0と入力Ｂ3
〜Ｂ0をフルアダー５に入力する事により両者の加算を
行う。そしてその後加算結果をクロック信号９に同期し
て出力レジスタ６にてラッチする。また図５（ｂ）に示
した減算器の場合は、フルアダー５の最下位ビットのキ
ャリー入力を「１」にしておき、入力Ｂ3〜Ｂ0をインバ
ータ１１によってビット反転した信号と入力Ａ3〜Ａ0と
をフルアダー５にて加算する。そしてそれにより、入力
Ａ3〜Ａ0から入力Ｂ3〜Ｂ0を減算した事となる。そして
減算結果をクロック信号９に同期して出力レジスタ６に
てラッチする。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、演算の種類によって別々の演算回路を必
要とする。さらに演算結果を同じデータバスに出力する
場合は、個々の演算回路の出力信号同士がぶつからない
ようにするため、個々の演算回路の出力部にトランスフ
ァーゲートやセレクタを必要とする。このため特に入力
パラレルデータのビット数が多い場合は、その回路規模
が非常に大きくなってしまうといった問題点を有してい
た。
うな構成では、演算の種類によって別々の演算回路を必
要とする。さらに演算結果を同じデータバスに出力する
場合は、個々の演算回路の出力信号同士がぶつからない
ようにするため、個々の演算回路の出力部にトランスフ
ァーゲートやセレクタを必要とする。このため特に入力
パラレルデータのビット数が多い場合は、その回路規模
が非常に大きくなってしまうといった問題点を有してい
た。
【０００８】本発明は上記従来の問題点を解決するもの
で、様々な演算処理を一つの演算回路で行う事によっ
て、回路規模を小さくする事を目的としてなされたもの
である。
で、様々な演算処理を一つの演算回路で行う事によっ
て、回路規模を小さくする事を目的としてなされたもの
である。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明による加算機能付きシリアル乗算器は、入力パ
ラレルデータと１ビット係数データとの並列１ビット乗
算を行う１ビット乗算器と、シリアル乗算器全体の出力
パラレルデータからのパラレル帰還信号をゼロにリセッ
トするクリア回路と、前記１ビット乗算器とクリア回路
の出力との加算を行うフルアダーと、前記フルアダーの
出力を１クロック遅らせる出力レジスタと、前記レジス
タの出力を１ビットシフトさせて帰還するかシフトさせ
ずに帰還するかを切り替えるセレクタとを有し、乗算時
にはＬＳＢファーストで１クロックごとに１ビット係数
データをシリアル入力し、かつ前記レジスタの出力であ
るシリアル乗算器全体の出力パラレルデータをＭＳＢ側
に１ビットシフトさせて帰還する事により、入力パラレ
ルデータと１ビット係数データとのシリアル乗算を行
い、加算時には１ビット係数データを「１」に固定し
て、かつシリアル乗算器全体の出力パラレルデータをシ
フトせずに帰還する事によって、前記出力レジスタに蓄
えられた値と入力パラレルデータとの加算演算を行うよ
うに構成したものである。
に本発明による加算機能付きシリアル乗算器は、入力パ
ラレルデータと１ビット係数データとの並列１ビット乗
算を行う１ビット乗算器と、シリアル乗算器全体の出力
パラレルデータからのパラレル帰還信号をゼロにリセッ
トするクリア回路と、前記１ビット乗算器とクリア回路
の出力との加算を行うフルアダーと、前記フルアダーの
出力を１クロック遅らせる出力レジスタと、前記レジス
タの出力を１ビットシフトさせて帰還するかシフトさせ
ずに帰還するかを切り替えるセレクタとを有し、乗算時
にはＬＳＢファーストで１クロックごとに１ビット係数
データをシリアル入力し、かつ前記レジスタの出力であ
るシリアル乗算器全体の出力パラレルデータをＭＳＢ側
に１ビットシフトさせて帰還する事により、入力パラレ
ルデータと１ビット係数データとのシリアル乗算を行
い、加算時には１ビット係数データを「１」に固定し
て、かつシリアル乗算器全体の出力パラレルデータをシ
フトせずに帰還する事によって、前記出力レジスタに蓄
えられた値と入力パラレルデータとの加算演算を行うよ
うに構成したものである。
【００１０】
【作用】本発明は上記した構成によって、従来の演算回
路において個々の演算回路ごとに別々に必要であったフ
ルアダーや出力レジスタを兼用する事ができる。さらに
演算回路としての出力が一つになるため、演算結果をデ
ータバスに出力する場合も従来のようにトランスファー
ゲートやセレクタを必要としない。このため特に入力パ
ラレルデータのビット数が多い場合は、その回路規模を
大幅に削減する事ができる。
路において個々の演算回路ごとに別々に必要であったフ
ルアダーや出力レジスタを兼用する事ができる。さらに
演算回路としての出力が一つになるため、演算結果をデ
ータバスに出力する場合も従来のようにトランスファー
ゲートやセレクタを必要としない。このため特に入力パ
ラレルデータのビット数が多い場合は、その回路規模を
大幅に削減する事ができる。
【００１１】
【実施例】以下、本発明の加算機能付きシリアル乗算器
について図面を参照しながら説明する。図１は本発明の
一実施例の加算機能付きシリアル乗算器の構成図であ
る。図１において、１ビット乗算器４、フルアダー５、
出力レジスタ６、クリア回路７は図３に示したものと同
じものである。そして、１２は入力パラレルデータ１を
正転もしくは反転させて１ビット乗算器４に入力させる
ためのＥＸ−ＯＲゲート、１３は前記ＥＸ−ＯＲゲート
の正転と反転を切り替える第１のスイッチ、１４は１ビ
ット乗算器４の入力を１ビット係数データ２もしくは
「１」もしくは「０」に切り替える第２のスイッチ、１
５はフルアダー５の最下位ビットのキャリー入力を
「０」もしくは「１」に切り替える第３のスイッチ、そ
して１６は出力レジスタ６の出力をシフトなしで帰還す
るか、１ビットシフトさせて帰還するかを切り替える第
４のスイッチである。さらに１７はクリア回路７によっ
てクリアされた帰還信号のうち、特定のビットをセット
するためのＯＲゲートであり、セット信号１８によって
制御される。そして加算機能付きシリアル乗算器全体と
しての出力である出力パラレルデータ３（Ｓ3〜Ｓ0）
は、第４のスイッチ１６の出力信号となる。
について図面を参照しながら説明する。図１は本発明の
一実施例の加算機能付きシリアル乗算器の構成図であ
る。図１において、１ビット乗算器４、フルアダー５、
出力レジスタ６、クリア回路７は図３に示したものと同
じものである。そして、１２は入力パラレルデータ１を
正転もしくは反転させて１ビット乗算器４に入力させる
ためのＥＸ−ＯＲゲート、１３は前記ＥＸ−ＯＲゲート
の正転と反転を切り替える第１のスイッチ、１４は１ビ
ット乗算器４の入力を１ビット係数データ２もしくは
「１」もしくは「０」に切り替える第２のスイッチ、１
５はフルアダー５の最下位ビットのキャリー入力を
「０」もしくは「１」に切り替える第３のスイッチ、そ
して１６は出力レジスタ６の出力をシフトなしで帰還す
るか、１ビットシフトさせて帰還するかを切り替える第
４のスイッチである。さらに１７はクリア回路７によっ
てクリアされた帰還信号のうち、特定のビットをセット
するためのＯＲゲートであり、セット信号１８によって
制御される。そして加算機能付きシリアル乗算器全体と
しての出力である出力パラレルデータ３（Ｓ3〜Ｓ0）
は、第４のスイッチ１６の出力信号となる。
【００１２】以上のように構成された本発明の加算機能
付きシリアル乗算器について、以下その動作を説明す
る。まず、最初にシリアル乗算を行う場合は、第１のス
イッチ１３を「０」に固定し、第２のスイッチ１４を１
ビット係数データ２側に倒し、第３のスイッチ１５を
「０」に固定し、第４のスイッチ１６を１ビットシフト
させる側に倒す。このように設定する事により、図１に
示した本発明による加算機能付きシリアル乗算器は図３
に示した従来のシリアル乗算回路と全く同じものとな
る。従ってその動作タイミングも、図４に示したタイミ
ングチャートと全く同じとなる。また、図１において、
従来例と同様に演算を開始する前に帰還信号１０をオー
ルゼロにクリアするためには、セット信号１８をゼロに
固定しておけばよい。しかし、本発明による加算機能付
きシリアル乗算器は、帰還信号１０をオールクリアした
後で特定のビットをセットする事により、乗算の結果得
られる値にあらかじめある一定の値を加算する事も可能
である。図１においてはクリア信号８を反転させた信号
をセット信号１８とし加える事により初期値として「１
０００B」といった値を加算している。この処理により
最終的に得られる乗算結果において、小数点以下のビッ
トを四捨五入演算によって丸める事が可能となる。
付きシリアル乗算器について、以下その動作を説明す
る。まず、最初にシリアル乗算を行う場合は、第１のス
イッチ１３を「０」に固定し、第２のスイッチ１４を１
ビット係数データ２側に倒し、第３のスイッチ１５を
「０」に固定し、第４のスイッチ１６を１ビットシフト
させる側に倒す。このように設定する事により、図１に
示した本発明による加算機能付きシリアル乗算器は図３
に示した従来のシリアル乗算回路と全く同じものとな
る。従ってその動作タイミングも、図４に示したタイミ
ングチャートと全く同じとなる。また、図１において、
従来例と同様に演算を開始する前に帰還信号１０をオー
ルゼロにクリアするためには、セット信号１８をゼロに
固定しておけばよい。しかし、本発明による加算機能付
きシリアル乗算器は、帰還信号１０をオールクリアした
後で特定のビットをセットする事により、乗算の結果得
られる値にあらかじめある一定の値を加算する事も可能
である。図１においてはクリア信号８を反転させた信号
をセット信号１８とし加える事により初期値として「１
０００B」といった値を加算している。この処理により
最終的に得られる乗算結果において、小数点以下のビッ
トを四捨五入演算によって丸める事が可能となる。
【００１３】次に加算演算を行う場合について図２に示
したタイミングチャートを用いて説明する。まず、最初
に第１のスイッチ１３を「０」に固定し、第２のスイッ
チ１４を「１」に固定し、第３のスイッチ１５を「０」
に固定する。そして、第４のスイッチ１６をシフトしな
い側に倒す。これにより入力パラレルデータ１「Ｄ
（１）」はそのままフルアダー５に入力される事にな
る。そして、最初の１クロック目でクリア信号８とセッ
ト信号１８をローレベルにし、帰還信号１０をオールゼ
ロにリセットしてフルアダー５に入力する。これにより
フルアダー５の出力が入力パラレルデータ１「Ｄ
（１）」に等しくなり、次のクロックで加算すべき入力
パラレルデータ１が出力レジスタ６に蓄えられる。そし
て２クロック目でクリア信号８をハイレベルとする事に
より、さきほど出力レジスタ６に蓄えられたデータがそ
のまま帰還され、新たに入力パラレルデータ１より加え
られたデータ「Ｄ（２）」と加算され、加算結果「Ｄ
（１）＋Ｄ（２）」が３クロック目で出力レジスタ６に
ラッチされ、出力される。
したタイミングチャートを用いて説明する。まず、最初
に第１のスイッチ１３を「０」に固定し、第２のスイッ
チ１４を「１」に固定し、第３のスイッチ１５を「０」
に固定する。そして、第４のスイッチ１６をシフトしな
い側に倒す。これにより入力パラレルデータ１「Ｄ
（１）」はそのままフルアダー５に入力される事にな
る。そして、最初の１クロック目でクリア信号８とセッ
ト信号１８をローレベルにし、帰還信号１０をオールゼ
ロにリセットしてフルアダー５に入力する。これにより
フルアダー５の出力が入力パラレルデータ１「Ｄ
（１）」に等しくなり、次のクロックで加算すべき入力
パラレルデータ１が出力レジスタ６に蓄えられる。そし
て２クロック目でクリア信号８をハイレベルとする事に
より、さきほど出力レジスタ６に蓄えられたデータがそ
のまま帰還され、新たに入力パラレルデータ１より加え
られたデータ「Ｄ（２）」と加算され、加算結果「Ｄ
（１）＋Ｄ（２）」が３クロック目で出力レジスタ６に
ラッチされ、出力される。
【００１４】また、減算を行う場合は、まず、前記加算
の場合と同じ手順で入力パラレルデータ１「Ｄ（３）」
を出力レジスタ６に蓄える。そして２クロック目でクリ
ア信号８をハイレベルとすると同時に、第１のスイッチ
１３を「１」として入力パラレルデータ１「Ｄ（４）」
をビット反転させる。そして第２のスイッチ１４を
「１」に固定してスルーとし、さらに第３のスイッチ１
５を「１」としてフルアダー５にキャリー入力「＋１」
を加える。これにより、最初に出力レジスタ６に蓄えら
れたデータ「Ｄ（３）」から、新たに入力パラレルデー
タ１より加えられたデータ「Ｄ（４）」が減算され、３
クロック目で出力レジスタ６に減算結果「Ｄ（３）−Ｄ
（４）」がラッチされて出力される。
の場合と同じ手順で入力パラレルデータ１「Ｄ（３）」
を出力レジスタ６に蓄える。そして２クロック目でクリ
ア信号８をハイレベルとすると同時に、第１のスイッチ
１３を「１」として入力パラレルデータ１「Ｄ（４）」
をビット反転させる。そして第２のスイッチ１４を
「１」に固定してスルーとし、さらに第３のスイッチ１
５を「１」としてフルアダー５にキャリー入力「＋１」
を加える。これにより、最初に出力レジスタ６に蓄えら
れたデータ「Ｄ（３）」から、新たに入力パラレルデー
タ１より加えられたデータ「Ｄ（４）」が減算され、３
クロック目で出力レジスタ６に減算結果「Ｄ（３）−Ｄ
（４）」がラッチされて出力される。
【００１５】さらに第２のスイッチ１４を「０」として
入力パラレルデータ１をオールゼロにクリアし、第３の
スイッチ１５を「０」、第４のスイッチ１６をシフトし
ない側に固定し、かつクリア信号８をハイレベル、セッ
ト信号１８をローレベルとする事により、出力レジスタ
６に蓄えられたデータ「Ｄ（３）−Ｄ（４）」をホール
ドする事も出来る。
入力パラレルデータ１をオールゼロにクリアし、第３の
スイッチ１５を「０」、第４のスイッチ１６をシフトし
ない側に固定し、かつクリア信号８をハイレベル、セッ
ト信号１８をローレベルとする事により、出力レジスタ
６に蓄えられたデータ「Ｄ（３）−Ｄ（４）」をホール
ドする事も出来る。
【００１６】また、上記加減算演算をシリアル乗算が終
了した後に連続的に行う場合は、最初の１クロック目で
入力パラレルデータ１を出力レジスタ６に蓄える必要が
ない。すなわち第４のスイッチ１６を１ビットシフトさ
せる側に倒した状態で、加算もしくは減算演算における
前記２クロック目の動作を行えば、乗算結果と入力パラ
レルデータ１との加減算演算を１クロックで行う事が出
来る。
了した後に連続的に行う場合は、最初の１クロック目で
入力パラレルデータ１を出力レジスタ６に蓄える必要が
ない。すなわち第４のスイッチ１６を１ビットシフトさ
せる側に倒した状態で、加算もしくは減算演算における
前記２クロック目の動作を行えば、乗算結果と入力パラ
レルデータ１との加減算演算を１クロックで行う事が出
来る。
【００１７】
【発明の効果】以上述べたように本発明の加算機能付き
シリアル乗算器は、入力パラレルデータと１ビット係数
データとの並列１ビット乗算を行う１ビット乗算器と、
シリアル乗算器全体の出力パラレルデータからのパラレ
ル帰還信号をゼロにリセットするクリア回路と、前記１
ビット乗算器とクリア回路の出力との加算を行うフルア
ダーと、前記フルアダーの出力を１クロック遅らせる出
力レジスタと、前記レジスタの出力を１ビットシフトさ
せて帰還するかシフトさせずに帰還するかを切り替える
セレクタとを有し、乗算時にはＬＳＢファーストで１ク
ロックごとに１ビット係数データをシリアル入力し、か
つ前記レジスタの出力であるシリアル乗算器全体の出力
パラレルデータをＭＳＢ側に１ビットシフトさせて帰還
する事により、入力パラレルデータと１ビット係数デー
タとのシリアル乗算を行い、加算時には１ビット係数デ
ータを「１」に固定して、かつシリアル乗算器全体の出
力パラレルデータをシフトせずに帰還する事によって、
前記出力レジスタに蓄えられた値と入力パラレルデータ
との加算演算を行う事により、従来の演算回路において
個々の演算回路ごとに別々に必要であったフルアダーや
出力レジスタを兼用する事ができ、さらに演算回路とし
ての出力が一つになるため、演算結果をデータバスに出
力する場合も従来のようにトランスファーゲートやセレ
クタを必要としない。このため特に入力パラレルデータ
のビット数が多い場合は、その回路規模を大幅に削減す
る事ができるといった効果がある。
シリアル乗算器は、入力パラレルデータと１ビット係数
データとの並列１ビット乗算を行う１ビット乗算器と、
シリアル乗算器全体の出力パラレルデータからのパラレ
ル帰還信号をゼロにリセットするクリア回路と、前記１
ビット乗算器とクリア回路の出力との加算を行うフルア
ダーと、前記フルアダーの出力を１クロック遅らせる出
力レジスタと、前記レジスタの出力を１ビットシフトさ
せて帰還するかシフトさせずに帰還するかを切り替える
セレクタとを有し、乗算時にはＬＳＢファーストで１ク
ロックごとに１ビット係数データをシリアル入力し、か
つ前記レジスタの出力であるシリアル乗算器全体の出力
パラレルデータをＭＳＢ側に１ビットシフトさせて帰還
する事により、入力パラレルデータと１ビット係数デー
タとのシリアル乗算を行い、加算時には１ビット係数デ
ータを「１」に固定して、かつシリアル乗算器全体の出
力パラレルデータをシフトせずに帰還する事によって、
前記出力レジスタに蓄えられた値と入力パラレルデータ
との加算演算を行う事により、従来の演算回路において
個々の演算回路ごとに別々に必要であったフルアダーや
出力レジスタを兼用する事ができ、さらに演算回路とし
ての出力が一つになるため、演算結果をデータバスに出
力する場合も従来のようにトランスファーゲートやセレ
クタを必要としない。このため特に入力パラレルデータ
のビット数が多い場合は、その回路規模を大幅に削減す
る事ができるといった効果がある。
【図１】本発明の一実施例の加算機能付きシリアル乗算
器の構成図
器の構成図
【図２】本発明の加算機能付きシリアル乗算器のタイミ
ングを示す図
ングを示す図
【図３】従来のシリアル乗算器の構成図
【図４】従来のシリアル乗算器のタイミングを示す図
【図５】（ａ）は従来の加算器の構成図 （ｂ）は従来の減算器の構成図
４ １ビット乗算器 ５ フルアダー ６ 出力レジスタ ７ クリア回路 １１ インバータ １２ ＥＸ−ＯＲゲート １３ 第１のスイッチ １４ 第２のスイッチ １５ 第３のスイッチ １６ 第４のスイッチ １７ ＯＲゲート
Claims (4)
- 【請求項１】 入力パラレルデータと１ビット係数デー
タとの並列１ビット乗算を行う１ビット乗算器と、シリ
アル乗算器全体の出力パラレルデータからのパラレル帰
還信号をゼロにリセットするクリア回路と、前記１ビッ
ト乗算器とクリア回路の出力との加算を行うフルアダー
と、前記フルアダーの出力を１クロック遅らせる出力レ
ジスタと、前記レジスタの出力を１ビットシフトさせて
帰還するかシフトさせずに帰還するかを切り替えるセレ
クタとを有し、乗算時にはＬＳＢファーストで１クロッ
クごとに１ビット係数データをシリアル入力し、かつ前
記レジスタの出力であるシリアル乗算器全体の出力パラ
レルデータをＭＳＢ側に１ビットシフトさせて帰還する
事により、入力パラレルデータと１ビット係数データと
のシリアル乗算を行い、加算時には１ビット係数データ
を「１」に固定して、かつシリアル乗算器全体の出力パ
ラレルデータをシフトせずに帰還する事によって、前記
出力レジスタに蓄えられた値と入力パラレルデータとの
加算演算を行う事を特徴とした加算機能付きシリアル乗
算器。 - 【請求項２】 ＥＸ−ＯＲゲート等を用いて、前記入力
パラレルデータをそのまま前記１ビット乗算器に入力す
るか全ビット反転した後で入力するかを切り替え、かつ
前記フルアダーの最下位ビットのキャリー入力を「０」
とするか「１」とするかを切り替える事により、シリア
ル乗算と加算演算の他に減算演算をも可能とした事を特
徴とする請求項１記載の加算機能付きシリアル乗算器。 - 【請求項３】 前記クリア回路において帰還信号をオー
ルゼロにリセットする機能の他に、ある特定の値にセッ
トする機能を持たせ、前記入力パラレルデータとある特
定の値との加算演算をも可能とした事を特徴とする請求
項１記載の加算機能付きシリアル乗算器。 - 【請求項４】 前記１ビット係数データを「０」に固定
して、かつシリアル乗算器全体の出力パラレルデータを
シフトせずに帰還する事によって、前記出力レジスタに
蓄えられた値をホールドする事を可能とした事を特徴と
する請求項１記載の加算機能付きシリアル乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04246328A JP3074958B2 (ja) | 1992-09-16 | 1992-09-16 | 加算機能付きシリアル乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04246328A JP3074958B2 (ja) | 1992-09-16 | 1992-09-16 | 加算機能付きシリアル乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0695852A JPH0695852A (ja) | 1994-04-08 |
| JP3074958B2 true JP3074958B2 (ja) | 2000-08-07 |
Family
ID=17146933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04246328A Expired - Fee Related JP3074958B2 (ja) | 1992-09-16 | 1992-09-16 | 加算機能付きシリアル乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074958B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103279323B (zh) * | 2013-05-31 | 2016-12-07 | 福建星网锐捷网络有限公司 | 一种加法器 |
-
1992
- 1992-09-16 JP JP04246328A patent/JP3074958B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695852A (ja) | 1994-04-08 |
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