JP2794950B2 - 積分回路 - Google Patents
積分回路Info
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- JP2794950B2 JP2794950B2 JP41035990A JP41035990A JP2794950B2 JP 2794950 B2 JP2794950 B2 JP 2794950B2 JP 41035990 A JP41035990 A JP 41035990A JP 41035990 A JP41035990 A JP 41035990A JP 2794950 B2 JP2794950 B2 JP 2794950B2
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- Japan
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Description
【０００１】
【産業上の利用分野】本発明は、１ビットの入力データ
を積分するディジタル積分回路に関する。
を積分するディジタル積分回路に関する。
【０００２】
【従来の技術】図２は従来の積分回路の回路図である。
（Ｍ＋Ｎ）ビット１加算器12の出力を（Ｍ＋Ｎ）ビット
セレクタ13の第１のデータ入力Ａに接続し、データ入力
端子14を（Ｍ＋Ｎ）ビットセレクタ13の制御入力Ｓに接
続し、（Ｍ＋Ｎ）ビットセレクタ13の出力端子Ｙを初期
設定可能な（Ｍ＋Ｎ）ビットレジスタ15のデータ入力Ｄ
に接続し、（Ｍ＋Ｎ）ビットレジスタ15の出力を（Ｍ＋
Ｎ）ビットセレクタ13の第２のデータ入力Ｂ、（Ｍ＋
Ｎ）ビット出力端子16および（Ｍ＋Ｎ）ビット１加算器
12の入力に接続し、クロック信号17を（Ｍ＋Ｎ）ビット
レジスタ15のクロック入力に接続し、外部初期設定入力
信号18を（Ｍ＋Ｎ）ビットレジスタ15の初期設定入力Ｒ
に接続して構成している。
（Ｍ＋Ｎ）ビット１加算器12の出力を（Ｍ＋Ｎ）ビット
セレクタ13の第１のデータ入力Ａに接続し、データ入力
端子14を（Ｍ＋Ｎ）ビットセレクタ13の制御入力Ｓに接
続し、（Ｍ＋Ｎ）ビットセレクタ13の出力端子Ｙを初期
設定可能な（Ｍ＋Ｎ）ビットレジスタ15のデータ入力Ｄ
に接続し、（Ｍ＋Ｎ）ビットレジスタ15の出力を（Ｍ＋
Ｎ）ビットセレクタ13の第２のデータ入力Ｂ、（Ｍ＋
Ｎ）ビット出力端子16および（Ｍ＋Ｎ）ビット１加算器
12の入力に接続し、クロック信号17を（Ｍ＋Ｎ）ビット
レジスタ15のクロック入力に接続し、外部初期設定入力
信号18を（Ｍ＋Ｎ）ビットレジスタ15の初期設定入力Ｒ
に接続して構成している。
【０００３】ここで、データ入力端子14に入力されるデ
ータが論理値で「１」のときに（Ｍ＋Ｎ）ビットセレク
タ13の出力は（Ｍ＋Ｎ）ビット１加算器12の出力を選択
出力し、データ入力端子14に入力されるデータが論理値
で「０」のときに（Ｍ＋Ｎ）ビットセレクタ13の出力は
（Ｍ＋Ｎ）ビットレジスタ15の出力を選択出力するよう
にすると、（Ｍ＋Ｎ）ビットレジスタ15の出力値すなわ
ち（Ｍ＋Ｎ）ビット出力端子16に出力されるデータはデ
ータ入力端子14に入力される１ビットのデータをクロッ
ク信号17に同期して積分した値になる。
ータが論理値で「１」のときに（Ｍ＋Ｎ）ビットセレク
タ13の出力は（Ｍ＋Ｎ）ビット１加算器12の出力を選択
出力し、データ入力端子14に入力されるデータが論理値
で「０」のときに（Ｍ＋Ｎ）ビットセレクタ13の出力は
（Ｍ＋Ｎ）ビットレジスタ15の出力を選択出力するよう
にすると、（Ｍ＋Ｎ）ビットレジスタ15の出力値すなわ
ち（Ｍ＋Ｎ）ビット出力端子16に出力されるデータはデ
ータ入力端子14に入力される１ビットのデータをクロッ
ク信号17に同期して積分した値になる。
【０００４】
【発明が解決しようとする課題】しかし、このような従
来回路の動作速度は（Ｍ＋Ｎ）ビット１加算器12の動作
速度により決定され、高速動作を実現することが困難で
あった。また、高速動作実現のためには（Ｍ＋Ｎ）ビッ
ト１加算器12の動作速度を向上させなければならず、そ
のために桁上げ先見回路 (キャリールックアヘッド回
路) や桁上げ選択回路 (キャリーセレクト回路) などの
補助回路を必要とし、素子数の増加や消費電力の増加を
招く欠点があった。
来回路の動作速度は（Ｍ＋Ｎ）ビット１加算器12の動作
速度により決定され、高速動作を実現することが困難で
あった。また、高速動作実現のためには（Ｍ＋Ｎ）ビッ
ト１加算器12の動作速度を向上させなければならず、そ
のために桁上げ先見回路 (キャリールックアヘッド回
路) や桁上げ選択回路 (キャリーセレクト回路) などの
補助回路を必要とし、素子数の増加や消費電力の増加を
招く欠点があった。
【０００５】本発明は、このような欠点を除去するもの
で、１加算器の動作速度に影響されない高速動作を少な
い素子数で実現する積分回路を提供することを目的とす
る。
で、１加算器の動作速度に影響されない高速動作を少な
い素子数で実現する積分回路を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明は、１ビットの入
力データを積分する積分回路において、２N ビットシフ
トレジスタ（Ｎは１以上の整数）と、Ｍビット１加算器
（Ｍは１以上の整数）と、初期設定可能なＭビットレジ
スタと、２入力アンド回路と、インバータ回路とを備
え、上記２N ビットシフトレジスタ、２入力アンド回路
およびインバータ回路は、データ入力の積分値の下位の
Ｎビットを積算する手段であり、上記Ｍビット１加算器
および上記Ｍビットレジスタは、この積算する手段が下
位のＮビットを積算する毎に出力される信号を１加算し
てデータ入力の積分値の上位のＭビットを積算する手段
であり、上記２N ビットシフトレジスタは、そのデータ
入力とそのデータ出力について直列接続された初期設定
可能な２N 個のＤタイプフリップフロップを含み、上記
２N 個のＤタイプフリップフロップのクロック入力を上
記２N ビットシフトレジスタのクロック入力とし、上記
２N 個のＤタイプフリップフロップの第一初期設定入力
を上記２N ビットシフトレジスタの第一初期設定入力と
し、上記２N 個のＤタイプフリップフロップの第二初期
設定入力を上記２N ビットシフトレジスタの第二初期設
定入力とし、上記２N 個のＤタイプフリップフロップの
うち第一番目のＤタイプフリップフロップのデータ入力
を正電源に接続し、第２N 番目のＤタイプフリップフロ
ップの出力を上記インバータ回路の入力および上記Ｍビ
ットレジスタのクロック入力とし、上記インバータ回路
の出力を上記２N ビットシフトレジスタの第一初期設定
入力とし、上記Ｍビットレジスタの出力を上記Ｍビット
１加算器および第一出力端子に接続し、上記Ｍビット１
加算器の出力を上記Ｍビットレジスタのデータ入力と
し、クロック信号を上記２入力アンド回路の第一入力と
し、データ入力を上記２入力アンド回路の第二入力と
し、上記２入力アンド回路の出力を上記２N ビットシフ
トレジスタのクロック入力とし、上記２N 個のＤタイプ
フリップフロップの出力を第二出力端子に接続し、外部
初期設定入力を上記２N ビットシフトレジスタの第二初
期設定入力と上記Ｍビットレジスタの初期設定入力とし
たことを特徴とする。
力データを積分する積分回路において、２N ビットシフ
トレジスタ（Ｎは１以上の整数）と、Ｍビット１加算器
（Ｍは１以上の整数）と、初期設定可能なＭビットレジ
スタと、２入力アンド回路と、インバータ回路とを備
え、上記２N ビットシフトレジスタ、２入力アンド回路
およびインバータ回路は、データ入力の積分値の下位の
Ｎビットを積算する手段であり、上記Ｍビット１加算器
および上記Ｍビットレジスタは、この積算する手段が下
位のＮビットを積算する毎に出力される信号を１加算し
てデータ入力の積分値の上位のＭビットを積算する手段
であり、上記２N ビットシフトレジスタは、そのデータ
入力とそのデータ出力について直列接続された初期設定
可能な２N 個のＤタイプフリップフロップを含み、上記
２N 個のＤタイプフリップフロップのクロック入力を上
記２N ビットシフトレジスタのクロック入力とし、上記
２N 個のＤタイプフリップフロップの第一初期設定入力
を上記２N ビットシフトレジスタの第一初期設定入力と
し、上記２N 個のＤタイプフリップフロップの第二初期
設定入力を上記２N ビットシフトレジスタの第二初期設
定入力とし、上記２N 個のＤタイプフリップフロップの
うち第一番目のＤタイプフリップフロップのデータ入力
を正電源に接続し、第２N 番目のＤタイプフリップフロ
ップの出力を上記インバータ回路の入力および上記Ｍビ
ットレジスタのクロック入力とし、上記インバータ回路
の出力を上記２N ビットシフトレジスタの第一初期設定
入力とし、上記Ｍビットレジスタの出力を上記Ｍビット
１加算器および第一出力端子に接続し、上記Ｍビット１
加算器の出力を上記Ｍビットレジスタのデータ入力と
し、クロック信号を上記２入力アンド回路の第一入力と
し、データ入力を上記２入力アンド回路の第二入力と
し、上記２入力アンド回路の出力を上記２N ビットシフ
トレジスタのクロック入力とし、上記２N 個のＤタイプ
フリップフロップの出力を第二出力端子に接続し、外部
初期設定入力を上記２N ビットシフトレジスタの第二初
期設定入力と上記Ｍビットレジスタの初期設定入力とし
たことを特徴とする。
【０００７】
【作用】下位ビットを２N 個のＤタイプフリップフロッ
プからなる２N ビットシフトレジスタで積算演算し、上
位ビット積算用手段で、この２N ビットシフトレジスタ
がキャリするごとに１加算する。これにより、上位ビッ
ト積算用手段に含まれる１加算器の動作速度を高速化す
る手段を追加せずに高速動作が行える。
プからなる２N ビットシフトレジスタで積算演算し、上
位ビット積算用手段で、この２N ビットシフトレジスタ
がキャリするごとに１加算する。これにより、上位ビッ
ト積算用手段に含まれる１加算器の動作速度を高速化す
る手段を追加せずに高速動作が行える。
【０００８】
【実施例】以下、本発明による積分回路の構成と動作と
を図面を参照して説明する。
を図面を参照して説明する。
【０００９】図１は本発明による積分回路の一実施例を
示す回路図である。初期設定可能なＤタイプフリップフ
ロップ１をデータ入力Ｄとデータ出力Ｑについて２N 個
（Ｎは１以上の整数）直列に接続して構成した２N ビッ
トシフトレジスタ２と、Ｍビットレジスタ４と、Ｍビッ
ト１加算器５と、２入力アンド回路８と、インバータ回
路３とを備える。ここで、２N 個のＤタイプフリップフ
ロップ１のクロック入力Ｃを２N ビットシフトレジスタ
２のクロック入力Ｃとし、２N 個のＤタイプフリップフ
ロップ１の第１の初期設定入力Ｒ１を２N ビットシフト
レジスタ２の第１の初期設定入力Ｒ１とし、２N 個のＤ
タイプフリップフロップ１の第２の初期設定入力Ｒ２を
２N ビットシフトレジスタ２の第２の初期設定入力Ｒ２
とし、２N 個のＤタイプフリップフロップ１のうち第１
番目のＤタイプフリップフロップ１のデータ入力Ｄを正
電源ＶＤＤに接続し、第２N 番目のＤタイプフリップフ
ロップ１の出力Ｑをインバータ回路３の入力および初期
設定可能なＭビットレジスタ４（Ｍは１以上の整数）の
クロック入力Ｃに接続し、インバータ回路３の出力を２
N ビットシフトレジスタ２の初期設定端子Ｒ１に接続す
る。Ｍビットレジスタ４の出力ＱをＭビット１加算器５
の入力およびＭビットの出力端子６に接続し、Ｍビット
１加算器５の出力をＭビットレジスタ４のデータ入力Ｄ
に接続する。クロック信号７を２入力アンド回路８の第
１の入力に、１ビットのデータ入力信号９を２入力アン
ド回路８の第２の入力に、２入力アンド回路８の出力を
２N ビットシフトレジスタ２のクロック入力Ｃに、２N
ビットシフトレジスタ２における２N 個のＤタイプフリ
ップフロップ１の出力Ｑを２N ビット出力端子10に接続
し、外部初期設定端子11を２N ビットシフトレジスタ２
の初期設定入力Ｒ２とＭビットレジスタ４の初期設定入
力Ｒに接続する。
示す回路図である。初期設定可能なＤタイプフリップフ
ロップ１をデータ入力Ｄとデータ出力Ｑについて２N 個
（Ｎは１以上の整数）直列に接続して構成した２N ビッ
トシフトレジスタ２と、Ｍビットレジスタ４と、Ｍビッ
ト１加算器５と、２入力アンド回路８と、インバータ回
路３とを備える。ここで、２N 個のＤタイプフリップフ
ロップ１のクロック入力Ｃを２N ビットシフトレジスタ
２のクロック入力Ｃとし、２N 個のＤタイプフリップフ
ロップ１の第１の初期設定入力Ｒ１を２N ビットシフト
レジスタ２の第１の初期設定入力Ｒ１とし、２N 個のＤ
タイプフリップフロップ１の第２の初期設定入力Ｒ２を
２N ビットシフトレジスタ２の第２の初期設定入力Ｒ２
とし、２N 個のＤタイプフリップフロップ１のうち第１
番目のＤタイプフリップフロップ１のデータ入力Ｄを正
電源ＶＤＤに接続し、第２N 番目のＤタイプフリップフ
ロップ１の出力Ｑをインバータ回路３の入力および初期
設定可能なＭビットレジスタ４（Ｍは１以上の整数）の
クロック入力Ｃに接続し、インバータ回路３の出力を２
N ビットシフトレジスタ２の初期設定端子Ｒ１に接続す
る。Ｍビットレジスタ４の出力ＱをＭビット１加算器５
の入力およびＭビットの出力端子６に接続し、Ｍビット
１加算器５の出力をＭビットレジスタ４のデータ入力Ｄ
に接続する。クロック信号７を２入力アンド回路８の第
１の入力に、１ビットのデータ入力信号９を２入力アン
ド回路８の第２の入力に、２入力アンド回路８の出力を
２N ビットシフトレジスタ２のクロック入力Ｃに、２N
ビットシフトレジスタ２における２N 個のＤタイプフリ
ップフロップ１の出力Ｑを２N ビット出力端子10に接続
し、外部初期設定端子11を２N ビットシフトレジスタ２
の初期設定入力Ｒ２とＭビットレジスタ４の初期設定入
力Ｒに接続する。
【００１０】次にこの実施例の動作を説明する。
【００１１】いま、クロック信号７にクロックを印加
し、外部初期設定端子11に初期設定信号を印加し、２N
ビットシフトレジスタ２およびＭビットレジスタ４の内
容をすべて論理値「０」にする。ここで、データ入力信
号９に論理値「１」が印加されると２入力アンド回路８
の出力にクロック信号７が伝搬し、２N ビットシフトレ
ジスタ２のクロック端子Ｃにクロック信号が印加され
る。すると、２N ビットシフトレジスタ２ではデータ入
力信号９に「１」が印加されているクロックの数だけ正
電源ＶＤＤの論理値「１」を第１番目のＤタイプフリッ
プフロップ１から第２N 番目のＤタイプフリップフロッ
プ１に向かって順次転送する。データ入力信号９に印加
されている信号「１」の時間の総和が２N クロックにな
ると、２N ビットシフトレジスタ２の第２N 番目のＤタ
イプフリップフロップ１の出力が論理値で「０」から
「１」に変化する。すると、Ｍビットレジスタ４にＭビ
ット１加算器５の出力すなわちＭビットレジスタ４の現
在の出力に「１」を加算した結果が取込まれ、Ｍビット
出力端子６に出力されているデータが１加算される。同
時に、２N ビットシフトレジスタ２の初期設定端子にイ
ンバータ回路３を介して論理値「０」が印加され、２N
ビットシフトレジスタ２の内部の２N 個のＤタイプフリ
ップフロップ１が「０」に初期化され、再びデータ入力
信号９に「１」が印加されるのを待つ。
し、外部初期設定端子11に初期設定信号を印加し、２N
ビットシフトレジスタ２およびＭビットレジスタ４の内
容をすべて論理値「０」にする。ここで、データ入力信
号９に論理値「１」が印加されると２入力アンド回路８
の出力にクロック信号７が伝搬し、２N ビットシフトレ
ジスタ２のクロック端子Ｃにクロック信号が印加され
る。すると、２N ビットシフトレジスタ２ではデータ入
力信号９に「１」が印加されているクロックの数だけ正
電源ＶＤＤの論理値「１」を第１番目のＤタイプフリッ
プフロップ１から第２N 番目のＤタイプフリップフロッ
プ１に向かって順次転送する。データ入力信号９に印加
されている信号「１」の時間の総和が２N クロックにな
ると、２N ビットシフトレジスタ２の第２N 番目のＤタ
イプフリップフロップ１の出力が論理値で「０」から
「１」に変化する。すると、Ｍビットレジスタ４にＭビ
ット１加算器５の出力すなわちＭビットレジスタ４の現
在の出力に「１」を加算した結果が取込まれ、Ｍビット
出力端子６に出力されているデータが１加算される。同
時に、２N ビットシフトレジスタ２の初期設定端子にイ
ンバータ回路３を介して論理値「０」が印加され、２N
ビットシフトレジスタ２の内部の２N 個のＤタイプフリ
ップフロップ１が「０」に初期化され、再びデータ入力
信号９に「１」が印加されるのを待つ。
【００１２】したがって、図１に示す回路でＭビット出
力端子６に出力されるデータは（Ｍ＋Ｎ）ビットの積分
結果のうち上位Ｍビットを出力し、２N ビットシフトレ
ジスタ２の２N 個のＤタイプフリップフロップ１それぞ
れから出力される２N ビットの出力信号すなわち２N ビ
ット出力端子10に出力されるデータは（Ｍ＋Ｎ）ビット
の積分結果のうち下位Ｎビット分を2 N ビットに展開し
て出力していることになる。
力端子６に出力されるデータは（Ｍ＋Ｎ）ビットの積分
結果のうち上位Ｍビットを出力し、２N ビットシフトレ
ジスタ２の２N 個のＤタイプフリップフロップ１それぞ
れから出力される２N ビットの出力信号すなわち２N ビ
ット出力端子10に出力されるデータは（Ｍ＋Ｎ）ビット
の積分結果のうち下位Ｎビット分を2 N ビットに展開し
て出力していることになる。
【００１３】以上に述べたように、本回路のＭビット１
加算器５の動作周波数はクロック信号７の周波数の２N
分の１になり、クロック信号すなわちデータ入力信号９
に印加されるデータの周波数に比べ著しく低くなる。こ
のために、この回路の最高動作周波数はＭビット１加算
器５の動作速度によって制限されず、２N ビットシフト
レジスタ２の最高動作周波数のみにより決定される。し
たがって、高速動作の積分回路が必要な場合もＭビット
１加算器５は低速で動作する回路で構成すればよいこと
になる。
加算器５の動作周波数はクロック信号７の周波数の２N
分の１になり、クロック信号すなわちデータ入力信号９
に印加されるデータの周波数に比べ著しく低くなる。こ
のために、この回路の最高動作周波数はＭビット１加算
器５の動作速度によって制限されず、２N ビットシフト
レジスタ２の最高動作周波数のみにより決定される。し
たがって、高速動作の積分回路が必要な場合もＭビット
１加算器５は低速で動作する回路で構成すればよいこと
になる。
【００１４】
【発明の効果】本発明は、以上説明したように、素子数
が少なく、消費電力が低く、動作速度が高速な積分回路
を提供することができる効果がある。
が少なく、消費電力が低く、動作速度が高速な積分回路
を提供することができる効果がある。
【図１】 本発明実施例の構成を示す回路図。
【図２】 従来例の構成を示す回路図。
１ Ｄタイプフリップフロップ ２ ２N ビットシフトレジスタ ３ インバータ回路 ４ Ｍビットレジスタ ５ Ｍビット１加算器 ６ Ｍビット出力端子 ７ クロック信号 ８ ２入力アンド回路 ９ データ入力信号 10 ２N ビット出力端子 11 外部初期設定端子 12 （Ｍ＋Ｎ）ビット１加算器 13 （Ｍ＋Ｎ）ビットセレクタ 14 データ入力端子 15 （Ｍ＋Ｎ）ビットレジスタ 16 （Ｍ＋Ｎ）ビット出力端子 17 クロック信号 18 外部初期設定入力信号
Claims (1)
- 【請求項１】 １ビットの入力データを積分する積分回
路において、 ２N ビットシフトレジスタ（Ｎは１以上の整数）と、Ｍ
ビット１加算器（Ｍは１以上の整数）と、初期設定可能
なＭビットレジスタと、２入力アンド回路と、インバー
タ回路とを備え、 上記２N ビットシフトレジスタ、２入力アンド回路およ
びインバータ回路は、データ入力の積分値の下位のＮビ
ットを積算する手段であり、 上記Ｍビット１加算器および上記Ｍビットレジスタは、
この積算する手段が下位のＮビットを積算する毎に出力
される信号を１加算してデータ入力の積分値の上位のＭ
ビットを積算する手段であり、 上記２ N ビットシフトレジスタは、そのデータ入力とそ
のデータ出力について直列接続された初期設定可能な２
N 個のＤタイプフリップフロップを含み、 上記２ N 個のＤタイプフリップフロップのクロック入力
を上記２ N ビットシフトレジスタのクロック入力とし、
上記２ N 個のＤタイプフリップフロップの第一初期設定
入力を上記２ N ビットシフトレジスタの第一初期設定入
力とし、上記２ N 個のＤタイプフリップフロップの第二
初期設定入力を上記２ N ビットシフトレジスタの第二初
期設定入力とし、上記２ N 個のＤタイプフリップフロッ
プのうち第一番目のＤタイプフリップフロップのデータ
入力を正電源に接続し、第２ N 番目のＤタイプフリップ
フロップの出力を上記インバータ回路の入力および上記
Ｍビットレジスタのクロック入力とし、上記インバータ
回路の出力を上記２ N ビットシフトレジスタの第一初期
設定入力とし、上記Ｍビットレジスタの出力を上記Ｍビ
ット１加算器および第一出力端子に接続し、上記Ｍビッ
ト１加算器の出力を上記Ｍビットレジスタのデータ入力
とし、クロック信号を上記２入力アンド回路の第一入力
とし、データ入力を上記２入力アンド回路の第二入力と
し、上記２入力アンド回路の出力を上記２ N ビットシフ
トレジスタのクロック入力とし、上記２ N 個のＤタイプ
フリップフロップの出力を第二出力端子に接続し、外部
初期設定入力を上記２ N ビットシフトレジスタの第二初
期設定入力と上記Ｍビットレジスタの初期設定入力とす
る ことを特徴とする積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41035990A JP2794950B2 (ja) | 1990-12-13 | 1990-12-13 | 積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41035990A JP2794950B2 (ja) | 1990-12-13 | 1990-12-13 | 積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04215127A JPH04215127A (ja) | 1992-08-05 |
| JP2794950B2 true JP2794950B2 (ja) | 1998-09-10 |
Family
ID=18519534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41035990A Expired - Lifetime JP2794950B2 (ja) | 1990-12-13 | 1990-12-13 | 積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794950B2 (ja) |
-
1990
- 1990-12-13 JP JP41035990A patent/JP2794950B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04215127A (ja) | 1992-08-05 |
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