JPS6390928A - フレ−ム位相制御回路 - Google Patents
フレ−ム位相制御回路Info
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- JPS6390928A JPS6390928A JP61236211A JP23621186A JPS6390928A JP S6390928 A JPS6390928 A JP S6390928A JP 61236211 A JP61236211 A JP 61236211A JP 23621186 A JP23621186 A JP 23621186A JP S6390928 A JPS6390928 A JP S6390928A
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- Japan
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- 230000005540 biological transmission Effects 0.000 claims abstract description 25
- 238000001514 detection method Methods 0.000 claims abstract description 18
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フレーム構成を有するディジタル伝送システ
ム、とりわけ高速伝送を行うシステムのフレーム同期を
確立・維持するためのフレーム位相制御回路に関し、更
に具体的にはＬＳＩ化する場合に好適なフレーム位相制
御回路に関する。
ム、とりわけ高速伝送を行うシステムのフレーム同期を
確立・維持するためのフレーム位相制御回路に関し、更
に具体的にはＬＳＩ化する場合に好適なフレーム位相制
御回路に関する。
高速ディジタル伝送に適したフレーム位相制御装置とし
ては、特願昭６１−５６４１号明細書に記載の“フレー
ム同期制御方式”によるものがある。この装置の概要を
第５図を用いて述べる。
ては、特願昭６１−５６４１号明細書に記載の“フレー
ム同期制御方式”によるものがある。この装置の概要を
第５図を用いて述べる。
Ｎ （Ｎは整数で、かつＮ＞１である）ビットの整数倍
の長さのフレーム構成を有するディジクル伝送システム
を想定して説明する。この先行例は、Ｎビットのシフト
レジスタ５１とＮビット及びＮ−１ビットのラッチ回路
５２．５３、（２Ｎ−１）ビットの入力とＮビットの出
力とを有するチャンネルセレクタ５４とから構成される
装置 シフトレジスタ５１には、ディジタル信号が入力１０と
して供給されると共に、クロック９が供給される。また
、チャンネルセレクタ５４には、後述のように、選択制
御のための制御信号ＳＣ，〜ＳＣ５が加えられるように
なっている。
の長さのフレーム構成を有するディジクル伝送システム
を想定して説明する。この先行例は、Ｎビットのシフト
レジスタ５１とＮビット及びＮ−１ビットのラッチ回路
５２．５３、（２Ｎ−１）ビットの入力とＮビットの出
力とを有するチャンネルセレクタ５４とから構成される
装置 シフトレジスタ５１には、ディジタル信号が入力１０と
して供給されると共に、クロック９が供給される。また
、チャンネルセレクタ５４には、後述のように、選択制
御のための制御信号ＳＣ，〜ＳＣ５が加えられるように
なっている。
第５図の構成において、入力１０からのディジタル信号
は伝送クロック９で動作するシフトレジスタ５１に供給
される。ラッチ５２．５３はクロック９の１／Ｎの周波
数で動作し、直列の入力信号を（２Ｎ−１）に展開し出
力する。チャンネルセレクタ５４はこの展開出力を選択
しＮ個の位相のうち適切なものを選択し出力する。この
選択制御は同期検出回路（図示せず）の制御信号ＳＣ，
〜ＳＣ，に基づき行われる。
は伝送クロック９で動作するシフトレジスタ５１に供給
される。ラッチ５２．５３はクロック９の１／Ｎの周波
数で動作し、直列の入力信号を（２Ｎ−１）に展開し出
力する。チャンネルセレクタ５４はこの展開出力を選択
しＮ個の位相のうち適切なものを選択し出力する。この
選択制御は同期検出回路（図示せず）の制御信号ＳＣ，
〜ＳＣ，に基づき行われる。
ところで、この構成では、伝送クロックのクロック幅で
動作することが必要な回路はシフトレジスタ５１とラッ
チ５２となりその構成は小さくなる。
動作することが必要な回路はシフトレジスタ５１とラッ
チ５２となりその構成は小さくなる。
しかしながら、ＬＳＩ化を考慮するとラッチ５３゜チャ
ンネルセレクタ５４も同一チップ上に実現されるがこれ
らの構成を含めて考えるとその規模が大きくなる。これ
は、論理ゲートの増大のみならず、消費電力の増大もも
たらすという問題点がある。
ンネルセレクタ５４も同一チップ上に実現されるがこれ
らの構成を含めて考えるとその規模が大きくなる。これ
は、論理ゲートの増大のみならず、消費電力の増大もも
たらすという問題点がある。
本発明の目的は、高速ディジタル伝送に適しより規模が
小さく消費電力の低いフレーム位相制御回路を提供する
ことにある。
小さく消費電力の低いフレーム位相制御回路を提供する
ことにある。
本発明は、Ｎ （ＮはＮ＞１で整数）ビットの整数倍の
長さのフレーム構成を有するディジタル伝送システムに
おけるフレーム位相制御回路において、 受信ディジタル信号を入力するＮビットの第１のシフト
レジスタと、 この第１のシフトレジスタのＮビット並列出力を入力し
、そのうちの１ピントを選択し出力する選択回路と、 この選択回路の出力を入力するＮビア）の第２のシフト
レジスタと、 この第２のシフトレジスタの並列８力を伝送クロック周
波数の１／Ｎのクロック周波数でラッチするＮビットの
ラッチ回路と、 Ｎビットのラッチ出力の全てあるいは一部を入力し同期
信号の検出を行い、検出結果に基づき上記選択回路の選
択制御を行う同期検出回路とを有することを特徴として
いる。
長さのフレーム構成を有するディジタル伝送システムに
おけるフレーム位相制御回路において、 受信ディジタル信号を入力するＮビットの第１のシフト
レジスタと、 この第１のシフトレジスタのＮビット並列出力を入力し
、そのうちの１ピントを選択し出力する選択回路と、 この選択回路の出力を入力するＮビア）の第２のシフト
レジスタと、 この第２のシフトレジスタの並列８力を伝送クロック周
波数の１／Ｎのクロック周波数でラッチするＮビットの
ラッチ回路と、 Ｎビットのラッチ出力の全てあるいは一部を入力し同期
信号の検出を行い、検出結果に基づき上記選択回路の選
択制御を行う同期検出回路とを有することを特徴として
いる。
次に、本発明について図面を参照して説明する。
まず、本発明の第１の実施例を第１図、第２図によって
説明する。
説明する。
第１図に示すように、フレーム位相制御回路は、シフト
レジスタ１．２と、セレクタ３と、Ｎビット、図示の例
では９ビットのラッチ４と、同期検出回路６とを備えて
いる。
レジスタ１．２と、セレクタ３と、Ｎビット、図示の例
では９ビットのラッチ４と、同期検出回路６とを備えて
いる。
シフトレジスタ１は、受信ディジタル信号が供給される
Ｎビット、図示の例では９ビットのシフトレジスタであ
る。セレクタ３は、このシフトレジスタ１のＮビット並
列出力が供給されるもので、そのうちの１ビットを選択
し出力する。
Ｎビット、図示の例では９ビットのシフトレジスタであ
る。セレクタ３は、このシフトレジスタ１のＮビット並
列出力が供給されるもので、そのうちの１ビットを選択
し出力する。
また、シフトレジスタ２は、このセレクタ３の出力が供
給されるＮビット、図示の例では９ビットのシフトレジ
スタである。ラッチ４は、このシフトレジスタ２の並列
出力を伝送クロック周波数の１／Ｎのクロック周波数で
ラッチするようになっている。そして、同期検出回路６
は、そのＮビットのラッチ出力を入力し同期信号の検出
を行うもので、この同期検出回路６は検出結果に基づき
セレクタ３の選択制御を行う。同期検出回路６からはセ
レクタ３へ制御信号６１が与えられるようになっている
。
給されるＮビット、図示の例では９ビットのシフトレジ
スタである。ラッチ４は、このシフトレジスタ２の並列
出力を伝送クロック周波数の１／Ｎのクロック周波数で
ラッチするようになっている。そして、同期検出回路６
は、そのＮビットのラッチ出力を入力し同期信号の検出
を行うもので、この同期検出回路６は検出結果に基づき
セレクタ３の選択制御を行う。同期検出回路６からはセ
レクタ３へ制御信号６１が与えられるようになっている
。
また、第１図に示すように、カウンタ５が設けられてお
り、このカウンタ５にはクロック９が印加され、その出
力５１がラッチ４に供給されるようになっている。なお
、７は受信部である。
り、このカウンタ５にはクロック９が印加され、その出
力５１がラッチ４に供給されるようになっている。なお
、７は受信部である。
次に、本実施例の動作について説明する。
本実施例では、Ｎビットのシフトレジスタ１に入力され
たディジタル信号はＮビットに展開されてセレクタ３に
供給される。セレクタ３はＮビットの入力の１つを選択
し、シフトレジスタ２の直列入力に供給する。この選択
制御によりＮ＠位相の内から適切な位相を選ぶことが可
能となる。うフチ４はカウンタ５からの伝送クロック９
のＮ分周出力５１により展開されたＮビットデータをラ
ッチする。このラッチ出力は受信部７に供給されると共
に同期検出回路６に入力される。同期検出回路６はこの
展開出力を監視し制御信号６．によリセレクタ３を制御
し最適位相を与える。ここで、第２図は、Ｎビットの整
数倍の周期を有するフレーム構成の一例を示しており、
Ｎビットの同期信号Ｆでフレームの開始を与えている。
たディジタル信号はＮビットに展開されてセレクタ３に
供給される。セレクタ３はＮビットの入力の１つを選択
し、シフトレジスタ２の直列入力に供給する。この選択
制御によりＮ＠位相の内から適切な位相を選ぶことが可
能となる。うフチ４はカウンタ５からの伝送クロック９
のＮ分周出力５１により展開されたＮビットデータをラ
ッチする。このラッチ出力は受信部７に供給されると共
に同期検出回路６に入力される。同期検出回路６はこの
展開出力を監視し制御信号６．によリセレクタ３を制御
し最適位相を与える。ここで、第２図は、Ｎビットの整
数倍の周期を有するフレーム構成の一例を示しており、
Ｎビットの同期信号Ｆでフレームの開始を与えている。
同期検出回路６は、ラッチ４の出力を監視し同期信号Ｆ
の周期的な受信を検出すると、同期信号Ｆがラッチ４か
ら同時に出力されるようセレクタ３を制御する。
の周期的な受信を検出すると、同期信号Ｆがラッチ４か
ら同時に出力されるようセレクタ３を制御する。
例えば、図示の例のように、Ｎ＝９とし同期信号Ｆのパ
ターンを１１１１１１１１０とし、ＸＸＸ１１１１１１
．１１０ＸＸＸＸＸＸ （Ｘ＝Ｏｏｒｌ）が周期的にＮ
ビットワードの構成で検出されると、１１１１１１１１
０のワード構成でラッチ４より出力されるようセレクタ
３を制御卸する。この選択制御は静的でよく高速で処理
する必要がない。
ターンを１１１１１１１１０とし、ＸＸＸ１１１１１１
．１１０ＸＸＸＸＸＸ （Ｘ＝Ｏｏｒｌ）が周期的にＮ
ビットワードの構成で検出されると、１１１１１１１１
０のワード構成でラッチ４より出力されるようセレクタ
３を制御卸する。この選択制御は静的でよく高速で処理
する必要がない。
このように、第１図に示す構成によれば、Ｎビットの整
数倍の長さのフレーム構成を有するディジタル伝送シス
テムにおけるフレーム位相制御回路を構成する場合、同
期位相制御回路（同期検出回路は除く）はＮビットのシ
フトレジスタ２個、ラッチ１個、即ち３Ｎ個のフリップ
フロップとＮｔｏｌセレクタ１個とから構成される。こ
れに対し第５図に示される先行例は、Ｎビットのシフト
レジスタ１個、（２Ｎ−１）ビットのラッチ、即ち（３
Ｎ−１）個のフリ・ノブフロップと、Ｎ個のＮｔｏｌセ
レクタとから構成される。ここで用いるフリップフロッ
プは６ゲートで実現され、ＮｔｏｌセレクタはＮ個のゲ
ートで実現されるとすると、第１図の場合は（１８Ｎ
＋ Ｎ）のゲート、先行例は（１８Ｎ −６＋ Ｎ”）
ゲート必要とする。従って、Ｎが４以上で第１図の構成
の方が有利となる。例えば５６０ Ｍｂｐｓ伝送におい
て３５ ＭｂｐｓＸ１６ ｃｈのビット多重の構成にお
いては、Ｎ−１６となり、第１図の構成によるものの方
が極めて有利となる。
数倍の長さのフレーム構成を有するディジタル伝送シス
テムにおけるフレーム位相制御回路を構成する場合、同
期位相制御回路（同期検出回路は除く）はＮビットのシ
フトレジスタ２個、ラッチ１個、即ち３Ｎ個のフリップ
フロップとＮｔｏｌセレクタ１個とから構成される。こ
れに対し第５図に示される先行例は、Ｎビットのシフト
レジスタ１個、（２Ｎ−１）ビットのラッチ、即ち（３
Ｎ−１）個のフリ・ノブフロップと、Ｎ個のＮｔｏｌセ
レクタとから構成される。ここで用いるフリップフロッ
プは６ゲートで実現され、ＮｔｏｌセレクタはＮ個のゲ
ートで実現されるとすると、第１図の場合は（１８Ｎ
＋ Ｎ）のゲート、先行例は（１８Ｎ −６＋ Ｎ”）
ゲート必要とする。従って、Ｎが４以上で第１図の構成
の方が有利となる。例えば５６０ Ｍｂｐｓ伝送におい
て３５ ＭｂｐｓＸ１６ ｃｈのビット多重の構成にお
いては、Ｎ−１６となり、第１図の構成によるものの方
が極めて有利となる。
次に、本発明の第２の実施例を第３図を用いて説明する
。この実施例はＮ（＝９）ビットの位相制御を２段に分
けて実現する例である。３ビットのシフトレジスタ１１
．１２、セレクタ１３、ラッチ１４で構成される部分は
、３ビットの位相制御を行う。
。この実施例はＮ（＝９）ビットの位相制御を２段に分
けて実現する例である。３ビットのシフトレジスタ１１
．１２、セレクタ１３、ラッチ１４で構成される部分は
、３ビットの位相制御を行う。
カウンタ１５は伝送クロック９の１７３の周波数のクロ
ック１５１ をう・フチ１４に供給し、ラッチ１４は３
つの位相のうちから選択された最適な位相で受信信号を
展開し出力する。ラッチ１４０３つの出力はモジュール
１０１．１０２．１０３にそれぞれ供給される。
ック１５１ をう・フチ１４に供給し、ラッチ１４は３
つの位相のうちから選択された最適な位相で受信信号を
展開し出力する。ラッチ１４０３つの出力はモジュール
１０１．１０２．１０３にそれぞれ供給される。
モジュール１０１は、伝送クロック９の１７３の周波数
のクロック１５＋ で動作するシフトレジスタ２１゜２
２．３つの位相から最適な位相を選択するセレクタ２３
及びシフトレジスタ２２の出力をラッチするラッチ２４
とから構成される。このラッチ２４は伝送クロック９の
１７９の周波数のクロック１５□によりラッチを行う。
のクロック１５＋ で動作するシフトレジスタ２１゜２
２．３つの位相から最適な位相を選択するセレクタ２３
及びシフトレジスタ２２の出力をラッチするラッチ２４
とから構成される。このラッチ２４は伝送クロック９の
１７９の周波数のクロック１５□によりラッチを行う。
モジュール１０２．１０３もこれと同じ構成を有する。
各モジュール１０１．１０２．１０３のラッチ２４の展
開出力は第１の実施例のう・フチ４の出力とは同じであ
る。この実施例においては、同期検出回路６の制御信号
６□、６３を用いてセレクタ１３及び各モジュール１０
１．１０２．１０３のセレクタ２３の選択動作を制御す
る。このように、フレームの単位となるワードのビット
数Ｎが増大しても本発明を多段に構成することにより対
処できる。なお、本実施例においては、シフトレジスタ
２１の段数は２であるが、これは初段をラッチ１４の出
力と兼用しているものであり、３ビットのシフトレジス
タの構成となっている。また、フレーム構成も第２図に
示すような構成に限定されるものではなく、第４図に示
すような、Ｎビット／フレームのビット多重の伝送フレ
ームにも適用できる。この場合、同期検出回路は展開出
力を全て監視することは、必ずしも必要ではなく、同期
引き込み時間に余裕が許されるならば、展開出力のうち
の１ビットでもよい。
開出力は第１の実施例のう・フチ４の出力とは同じであ
る。この実施例においては、同期検出回路６の制御信号
６□、６３を用いてセレクタ１３及び各モジュール１０
１．１０２．１０３のセレクタ２３の選択動作を制御す
る。このように、フレームの単位となるワードのビット
数Ｎが増大しても本発明を多段に構成することにより対
処できる。なお、本実施例においては、シフトレジスタ
２１の段数は２であるが、これは初段をラッチ１４の出
力と兼用しているものであり、３ビットのシフトレジス
タの構成となっている。また、フレーム構成も第２図に
示すような構成に限定されるものではなく、第４図に示
すような、Ｎビット／フレームのビット多重の伝送フレ
ームにも適用できる。この場合、同期検出回路は展開出
力を全て監視することは、必ずしも必要ではなく、同期
引き込み時間に余裕が許されるならば、展開出力のうち
の１ビットでもよい。
更に、本発明は、同期信号の与え方、同期信号の検出ア
ルゴリズム、同期信号検出回路の構成を限定するもので
はなく、同期信号としてユニークパターンを与えるディ
ジタル伝送システムにも適用できる。
ルゴリズム、同期信号検出回路の構成を限定するもので
はなく、同期信号としてユニークパターンを与えるディ
ジタル伝送システムにも適用できる。
以上説明したように、本発明によれば、フレーム位相制
御回路を構成する場合において、先出の出願に係るもの
に比し、少ない素子数で構成することができるので、第
１．第２のシフトレジスタ。
御回路を構成する場合において、先出の出願に係るもの
に比し、少ない素子数で構成することができるので、第
１．第２のシフトレジスタ。
選択回路、ラッチ回路を同一チップ上に構成する場合で
も、論理ゲート数の増大を抑えられ、高速ディジタル伝
送に適したより規模の小さな消費電力の低いものとする
ことができる。
も、論理ゲート数の増大を抑えられ、高速ディジタル伝
送に適したより規模の小さな消費電力の低いものとする
ことができる。
第１図は本発明の一実施例を示すブロック図、第２図は
実施例に用いる伝送フレームの一例を示すフレーム構成
図、 第３図は本発明の他の実施例を示すブロック図、第４図
は同じく伝送フレームの他の例の説明図、第５図は先の
出願に係るフレーム位相制御装置のブロック図である。
実施例に用いる伝送フレームの一例を示すフレーム構成
図、 第３図は本発明の他の実施例を示すブロック図、第４図
は同じく伝送フレームの他の例の説明図、第５図は先の
出願に係るフレーム位相制御装置のブロック図である。
Claims (1)
- （１）Ｎ（ＮはＮ＞１で整数）ビットの整数倍の長さの
フレーム構成を有するディジタル伝送システムにおける
フレーム位相制御回路において、受信ディジタル信号を
入力するＮビットの第１のシフトレジスタと、 この第１のシフトレジスタのＮビット並列出力を入力し
、そのうちの１ビットを選択し出力する選択回路と、 この選択回路の出力を入力するＮビットの第２のシフト
レジスタと、 この第２のシフトレジスタの並列出力を伝送クロック周
波数の１／Ｎのクロック周波数でラッチするＮビットの
ラッチ回路と、 Ｎビットのラッチ出力の全てあるいは一部を入力し同期
信号の検出を行い、検出結果に基づき上記選択回路の選
択制御を行う同期検出回路とを有することを特徴とする
フレーム位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236211A JPH0611133B2 (ja) | 1986-10-06 | 1986-10-06 | フレ−ム位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236211A JPH0611133B2 (ja) | 1986-10-06 | 1986-10-06 | フレ−ム位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6390928A true JPS6390928A (ja) | 1988-04-21 |
| JPH0611133B2 JPH0611133B2 (ja) | 1994-02-09 |
Family
ID=16997421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61236211A Expired - Lifetime JPH0611133B2 (ja) | 1986-10-06 | 1986-10-06 | フレ−ム位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611133B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273732A (ja) * | 1988-09-09 | 1990-03-13 | Nec Corp | 信号切替方式 |
| JPH0421223A (ja) * | 1990-05-16 | 1992-01-24 | Fujitsu Ltd | 受信データの分離方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5751780A (en) * | 1980-09-11 | 1982-03-26 | Toshiba Corp | Liquid crystal display element |
-
1986
- 1986-10-06 JP JP61236211A patent/JPH0611133B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5751780A (en) * | 1980-09-11 | 1982-03-26 | Toshiba Corp | Liquid crystal display element |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273732A (ja) * | 1988-09-09 | 1990-03-13 | Nec Corp | 信号切替方式 |
| JPH0421223A (ja) * | 1990-05-16 | 1992-01-24 | Fujitsu Ltd | 受信データの分離方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0611133B2 (ja) | 1994-02-09 |
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