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JPWO2014045435A1 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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JPWO2014045435A1
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chip
semiconductor device
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semiconductor
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圭太 高田
団野　忠敏
忠敏 団野
波多　俊幸
俊幸 波多
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Renesas Electronics Corp
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    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
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Abstract

第１半導体チップが搭載された第１チップ搭載部と、第２半導体チップが搭載された第２チップ搭載部と、を有するリードフレームを準備する。また、上記第１半導体チップの表面上に形成された第１電極パッドに第１金属リボンの一端を接続し、上記第２チップ搭載部上のリボン接続面に上記第１金属リボンの上記一端とは反対側の他端を接続する工程を有する。また、平面視において、上記第２チップ搭載部の上記リボン接続面は、上記第１半導体チップと上記第２半導体チップとの間に位置する。また、上記リボン接続面の高さは、上記第２チップ搭載部の上記第２半導体チップの搭載面の高さよりも高い位置に配置されている。

Description

本発明は、半導体装置およびその製造技術に関し、例えば、金属リボンを介して半導体チップと金属板を電気的に接続する半導体装置に適用して有効な技術に関する。
特開２００８−２２４３９４号公報（特許文献１）や特開２００７−１８４３６６号公報（特許文献２）には、二つの半導体チップを有し、それぞれの主要電極と外部端子を金属リボンで接続した半導体装置が記載されている。
特開２００８−２２４３９４号公報 特開２００７−１８４３６６号公報
本願発明者は、一つのパッケージ内に第１および第２半導体チップが搭載され、上記第２半導体チップが搭載される第２チップ搭載部と上記第１半導体チップの電極が、帯状の金属板を介して電気的に接続されている半導体装置の性能向上について検討している。その結果、上記第２チップ搭載部の上記金属板を接合する領域と、上記第２半導体チップとの距離を離す必要があるため、例えば、半導体装置の小型化の点で問題が生じることを本願発明者は見出した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、チップ搭載部のリボンが接続される接続面の高さを、チップ搭載部の半導体チップが搭載される搭載面の高さよりも高くするというものである。
上記一実施の形態によれば、半導体装置を小型化させることができる。
半導体装置が組み込まれた電源回路の構成例を示す説明図である。 図１に示す電界効果トランジスタの素子構造例を示す要部断面図である。 図１に示す半導体装置の上面図である。 図３に示す半導体装置の下面図である。 図３に示す封止体を取り除いた状態で、半導体装置の内部構造を示す平面図である。 図５のＡ−Ａ線に沿った断面図である。 図５に示すハイサイド用の半導体チップのゲート電極とリードの接続状態を示す拡大断面図である。 図５に示すローサイド用の半導体チップのゲート電極とリードの接続状態を示す拡大断面図である。 図５に示すローサイド側のタブと同様に、リボン接続面の高さがチップ搭載面よりも高くなるように構成した半導体装置の要部平面図である。 図９に対する検討例である半導体装置の要部平面図である。 図９のＡ−Ａ線に沿った断面において、半導体装置の温度が低下することに伴って発生する応力を模式的に示す説明図である。 図１０のＡ−Ａ線に沿った断面において、半導体装置の温度が低下することに伴って発生する応力を模式的に示す説明図である。 図５および図６に示す金属リボンの形成方法の概要を模式的に示す説明図である。 図１３に続き、図５および図６に示す金属リボンの形成方法の概要を模式的に示す説明図である。 図６に示すローサイド側のタブのリボン接続面の高さをチップ搭載面よりも高くした場合のタブの寸法例を示す要部断面図である。 図１５に対する変形例として、ローサイド側のタブに平面サイズの大きい半導体チップを搭載した場合の寸法例を示す要部断面図である。 図１〜図１４を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図１７に示すリードフレーム準備工程で準備するリードフレームの全体構造を示す平面図である。 図１８に示すデバイス領域１個分の拡大平面図である。 図１９のＡ−Ａ線に沿った拡大断面図である。 図１９に示す複数のチップ搭載部上にそれぞれ半導体チップを搭載した状態を示す拡大平面図である。 図２１のＡ−Ａ線に沿った拡大断面図である。 図２１に示す複数の半導体チップと、複数のリードを、それぞれ金属リボンを介して電気的に接続した状態を示す拡大平面図である。 図２３のＡ−Ａ線に沿った拡大断面図である。 ハイサイド用のソース電極パッドに金属リボンを接合した状態を示す拡大断面図である。 ローサイド用のタブのリボン接続面に金属リボンを接合した状態を示す拡大断面図である。 ローサイド用のタブのリボン接続面上で、金属帯を切断した状態を示す拡大断面図である。 ローサイド用のソース電極パッドに金属リボンを接合した状態を示す拡大断面図である。 ローサイド用のソースリードのリボン接続面に金属リボンを接合した後、金属帯を切断した状態を示す拡大断面図である。 図２３に示す複数の半導体チップと、複数のリードを、それぞれワイヤを介して電気的に接続した状態を示す拡大平面図である。 図３０のＡ−Ａ線に沿った拡大断面図である 図３０のＢ−Ｂ線に沿った拡大断面図である。 図３０に示す複数の半導体チップおよび複数の金属リボンを封止する封止体を形成した時の実装面側の状態を示す拡大平面図である。 図３３のＡ−Ａ線に沿った拡大断面において、成形金型内にリードフレームが配置された状態を示す拡大断面図である。 図３４に示すタブおよびリードの封止体からの露出面に金属膜を形成した状態を示す拡大断面図である。 図３３に示すリードフレームを個片化した状態を示す拡大平面図である。 図６に対する変形例である半導体装置の断面図である。 図６に対する他の変形例である半導体装置の断面図である。 図５に対する変形例である半導体装置の内部構造を示す平面図である。 図１に対する変形例であって、図３９に示す半導体装置が組み込まれた電源回路の構成例を示す説明図である。 図３９のＡ−Ａ線に沿った拡大断面図である。 図３９のＢ−Ｂ線に沿った拡大断面図である。 図６に対する他の変形例である半導体装置の断面図である。 図１４に対する検討例を示す説明図である。 図１５に対する検討例を示す要部断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜回路構成例＞
本実施の形態では、複数の半導体チップが一つのパッケージ内に内蔵された半導体装置の一例として、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に、スイッチング回路として組み込まれる半導体装置を例に挙げて説明する。また、半導体パッケージの態様として、四角形の平面形状を成す封止体の下面において、チップ搭載部および複数のリードの一部が露出する、ＱＦＮ（Quad Flat Non-leaded package）型の半導体装置に適用した実施態様を取り上げて説明する。
図１は、本実施の形態で説明する半導体装置が組み込まれた電源回路の構成例を示す説明図である。なお、図１では、本実施の形態の半導体装置が組み込まれた電源回路の一例として、スイッチング電源回路（例えばＤＣ−ＤＣコンバータ）の構成例を示している。
図１に示す電源回路１０は、半導体スイッチング素子のオン、オフ時間比率（デューティ比）を利用して電力を変換、または調整する電源装置である。図１に示す例では、電源回路１０は、直流電流を異なる値の直流電流に変換するＤＣ−ＤＣコンバータである。このような電源回路１０は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路として用いられる。
電源回路１０は、半導体スイッチング素子が内蔵された半導体装置１、および半導体装置１の駆動を制御する制御回路ＣＴを備えた半導体装置１１を有している。また、電源回路１０は、入力電源１２、および入力電源１２から供給されたエネルギー（電荷）を一時的に蓄えて、その蓄えたエネルギーを電源回路１０の主回路に供給する電源である入力コンデンサ１３を有している。入力コンデンサ１３と入力電源１２は並列接続されている。
また、電源回路１０は、電源回路１０の出力（負荷１４の入力）に電力を供給する素子であるコイル１５、およびコイル１５と負荷１４とを結ぶ出力配線と基準電位（例えば接地電位ＧＮＤ）供給用の端子との間に電気的に接続されている出力コンデンサ１６を有している。コイル１５は、出力配線を介して負荷１４と電気的に接続されている。この負荷１４には、例えばハードディスクドライブＨＤＤ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）等がある。また負荷１４には、拡張カード（ＰＣＩ ＣＡＲＤ）、メモリ（ＤＤＲメモリ、ＤＲＡＭ（Dynamic RAM）、フラッシュメモリ等）、ＣＰＵ（Central Processing Unit）等がある。
なお、図１に示すＶＩＮは入力電源、ＧＮＤは基準電位（例えば接地電位で０Ｖ）、Ｉｏｕｔは出力電流、Ｖｏｕｔは出力電圧を示している。また、図１に示すＣｉｎは入力コンデンサ１３、Ｃｏｕｔ１６は出力コンデンサ、をそれぞれ示している。
半導体装置１１は、２つのドライバ回路ＤＲ１、ＤＲ２と、ドライバ回路ＤＲ１、ＤＲ２にそれぞれ制御信号を送る制御回路ＣＴを有している。また、半導体装置１は、スイッチング素子として、ハイサイド用とローサイド用の電界効果トランジスタを有している。詳しくは、ハイサイド用のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２ＨＱとローサイド用のＭＯＳＦＥＴ２ＬＱを有している。
上記したＭＯＳＦＥＴは、ゲート絶縁膜上に導電性材料からなるゲート電極が配置された構造の電界効果トランジスタを広く表わす用語として記載している。したがって、ＭＯＳＦＥＴと記載した場合でも、酸化膜以外のゲート絶縁膜を除外するものではない。また、ＭＯＳＦＥＴと記載した場合でも、例えばポリシリコンなど、金属以外のゲート電極材料を除外するものではない。
制御回路ＣＴは、ＭＯＳＦＥＴ２ＨＱ、２ＬＱの動作を制御する回路であり、例えばＰＷＭ（Pulse Width Modulation）回路によって構成されている。このＰＷＭ回路は、指令信号と三角波の振幅とを比較してＰＷＭ信号（制御信号）を出力する。このＰＷＭ信号により、ＭＯＳＦＥＴ２ＨＱ、２ＬＱ（すなわち、電源回路１０）の出力電圧（すなわち、ＭＯＳＦＥＴ２ＨＱ、２ＬＱの電圧スイッチオンの幅（オン時間）が制御されるようになっている。
この制御回路ＣＴの出力は、半導体装置１１が有する半導体チップ２Ｓに形成された配線を介してドライバ回路ＤＲ１、ＤＲ２の入力に電気的に接続されている。ドライバ回路ＤＲ１、ＤＲ２のそれぞれの出力は、それぞれＭＯＳＦＥＴ２ＨＱのゲート電極２ＨＧおよびＭＯＳＦＥＴ２ＬＱのゲート電極２ＬＧに電気的に接続されている。
ドライバ回路ＤＲ１、ＤＲ２は、制御回路ＣＴから供給されたパルス幅変調（Pulse Width Modulation：ＰＷＭ）信号に応じて、それぞれＭＯＳＦＥＴ２ＨＱ、２ＬＱのゲート電極ＨＧ、ＬＧの電位を制御し、ＭＯＳＦＥＴ２ＨＱ、２ＬＱの動作を制御する回路である。一方のドライバ回路ＤＲ１の出力は、ＭＯＳＦＥＴ２ＨＱのゲート電極ＨＧに電気的に接続されている。他方のドライバ回路ＤＲ２の出力は、ＭＯＳＦＥＴ２ＬＱのゲート電極ＬＧに電気的に接続されている。この制御回路ＣＴおよび２つのドライバ回路ＤＲ１、ＤＲ２は、例えば一つの半導体チップ２Ｓに形成されている。なお、ＶＤＩＮはドライバ回路ＤＲ１、ＤＲ２への入力電源を示している。
また、パワートランジスタであるＭＯＳＦＥＴ２ＨＱ、２ＬＱは、入力電源１２の高電位（第１の電源電位）供給用の端子（第１電源端子）ＥＴ１と、基準電位（第２の電源電位）供給用の端子（第２電源端子）ＥＴ２との間に直列に接続されている。また、電源回路１０のＭＯＳＦＥＴ２ＨＱのソースＨＳと、ＭＯＳＦＥＴ２ＬＱのドレインＬＤとを結ぶ配線には、出力用電源電位を外部に供給する出力ノードＮが設けられている。この出力ノードＮは、出力配線を介してコイル１５と電気的に接続され、さらに出力配線を介して負荷１４と電気的に接続されている。
すなわち、ＭＯＳＦＥＴ２ＨＱは、そのソースＨＳ・ドレインＨＤ経路が、入力電源１２の高電位供給用の端子ＥＴ１と出力ノード（出力端子）Ｎとの間に直列に接続されている。また、ＭＯＳＦＥＴ２ＬＱは、そのソースＬＳ・ドレインＬＤ経路が出力ノードＮと基準電位供給用の端子ＥＴ２との間に直列に接続されている。なお、図１ではＭＯＳＦＥＴ２ＨＱ、２ＬＱにはそれぞれ寄生ダイオード（内部ダイオード）を示している。
電源回路１０では、ＭＯＳＦＥＴ２ＨＱ、２ＬＱで同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のＭＯＳＦＥＴ２ＨＱがオンの時、端子ＥＴ１からＭＯＳＦＥＴ２ＨＱを通じて出力ノードＮに電流（第１電流）Ｉ１が流れる。一方、ハイサイド用のＭＯＳＦＥＴ２ＨＱがオフの時、コイル１５の逆起電圧により電流Ｉ２が流れる。この電流Ｉ２が流れている時にローサイド用のＭＯＳＦＥＴ２ＬＱをオンすることで、電圧降下を少なくすることができる。
ＭＯＳＦＥＴ（第１電界効果トランジスタ、パワートランジスタ）２ＨＱは、ハイサイドスイッチ（高電位側：第１動作電圧；以下、単にハイサイドという）用の電界効果トランジスタであり、上記コイル１５にエネルギーを蓄えるためのスイッチ機能を有している。このハイサイド用のＭＯＳＦＥＴ２ＨＱは、半導体チップ２Ｓとは別の半導体チップ２Ｈに形成されている。
一方、ＭＯＳＦＥＴ（第２電界効果トランジスタ、パワートランジスタ）２ＬＱは、ローサイドスイッチ（低電位側：第２動作電圧；以下、単にローサイドという）用の電界効果トランジスタであり、制御回路ＣＴからの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、ＭＯＳＦＥＴ２ＬＱは、電源回路１０の整流用のトランジスタである。
また、図２に示すように、ハイサイド用のＭＯＳＦＥＴ２ＨＱおよびローサイド用のＭＯＳＦＥＴ２ＬＱは、例えば、ｎチャネル型の電界効果トランジスタにより形成されている。図２は、図１に示す電界効果トランジスタの素子構造例を示す要部断面図である。
図２に示す例では、例えばｎ型単結晶シリコンから成る半導体基板ＷＨの主面Ｗａ上に、ｎ−型のエピタキシャル層ＥＰが形成されている。この半導体基板ＷＨおよびエピタキシャル層ＥＰは、ＭＯＳＦＥＴ２ＨＱ、２ＬＱのドレイン領域（図１に示すドレイン２ＨＤ、２ＬＤ）を構成する。このドレイン領域は、図１に示す半導体チップ２Ｈ、２Ｌの裏面側に形成されたドレイン電極２ＨＤＰ、２ＬＤＰと電気的に接続されている。
エピタキシャル層ＥＰ上には、ｐ−型の半導体領域であるチャネル形成領域ＣＨが形成され、このチャネル形成領域ＣＨ上には、ｎ＋型の半導体領域であるソース領域ＳＲが形成されている。そして、ソース領域ＳＲの上面からチャネル形成領域ＣＨを貫通し、エピタキシャル層ＥＰの内部に達するトレンチ（開口部、溝）ＴＲ１が形成されている。
また、トレンチＴＲ１の内壁にはゲート絶縁膜ＧＩが形成されている。また、ゲート絶縁膜ＧＩ上には、トレンチＴＲ１を埋め込むように積層されたゲート電極ＨＧ、ＬＧが形成されている。ゲート電極ＨＧ、ＬＧは、図示しない引出配線を介して、図１に示す半導体チップ２Ｈ、２Ｌのゲート電極パッド２ＨＧＰ、２ＬＧＰと電気的に接続されている。
また、ゲート電極ＨＧ、ＬＧが埋め込まれたトレンチＴＲ１の、ソース領域ＳＲを挟んだ隣には、ボディコンタクト用のトレンチ（開口部、溝）ＴＲ２が形成されている。図２に示す例では、トレンチＴＲ１の両隣にトレンチＴＲ２が形成されている。また、トレンチＴＲ２の底部には、ｐ＋型の半導体領域であるボディコンタクト領域ＢＣが形成されている。ボディコンタクト領域ＢＣを設けることで、ソース領域ＳＲをエミッタ領域、チャネル形成領域ＣＨをベース領域、エピタキシャル層ＥＰをコレクタ領域とする寄生バイポーラトランジスタのベース抵抗を低減することができる。
なお、図２に示す例では、ボディコンタクト用のトレンチＴＲ２を形成することで、ボディコンタクト領域ＢＣの上面の位置がソース領域ＳＲの下面よりも下方（チャネル形成領域ＣＨの下面側）に位置するように構成している。しかし、図示は省略するが、変形例として、ボディコンタクト用のトレンチＴＲ２を形成せず、ソース領域ＳＲとほぼ同じ高さにボディコンタクト領域ＢＣを形成しても良い。
また、ソース領域ＳＲおよびゲート電極ＨＧ、ＬＧ上には、絶縁膜ＩＬが形成されている。また絶縁膜ＩＬ上およびボディコンタクト用のトレンチＴＲ２の内壁を含む領域には、バリア導体膜ＢＭが形成されている。また、バリア導体膜ＢＭ上には配線ＣＬが形成されている。配線ＣＬは、図１に示す半導体チップ２Ｈ、２Ｌの表面に形成されるソース電極パッド２ＨＳＰ、２ＬＳＰと電気的に接続されている。
また、配線ＣＬはバリア導体膜ＢＭを介してソース領域ＳＲおよびボディコンタクト領域ＢＣの両方と電気的に接続されている。つまり、ソース領域ＳＲとボディコンタクト領域ＢＣは、導電位になっている。これにより、ソース領域ＳＲとボディコンタクト領域ＢＣの間の電位差に起因して上記した寄生バイポーラトランジスタがオンすることを抑制できる。
また、ＭＯＳＦＥＴ２ＨＱ、２ＬＱは、チャネル形成領域ＣＨを挟んで、厚さ方向にドレイン領域とソース領域ＳＲが配置されるので、厚さ方向にチャネルが形成される（以下、縦型チャネル構造と呼ぶ）。この場合、主面Ｗａに沿ってチャネルが形成される電界効果トランジスタと比較して、平面視における、素子の占有面積を低減できる。このため、ハイサイド用のＭＯＳＦＥＴ２ＨＱに上記した縦型チャネル構造を適用することにより、半導体チップ２Ｈ（図１参照）の平面サイズを低減できる。
また、上記した縦型チャネル構造の場合、平面視において、単位面積当たりのチャネル幅を増加できるので、オン抵抗を低減することができる。特に、ローサイド用のＭＯＳＦＥＴ２ＬＱは、動作時のオン時間（電圧を印加している間の時間）が、ハイサイド用のＭＯＳＦＥＴ２ＨＱのオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。そこで、ローサイド用のＭＯＳＦＥＴ２ＬＱに、上記した縦型チャネル構造を適用することで、ローサイド用の電界効果トランジスタのオン抵抗を小さくできる。この結果、図１に示す電源回路１０に流れる電流が増大しても電圧変換効率を向上させることができる点で好ましい。
なお、図２では、電界効果トランジスタの素子構造を示す図であって、図１に示す半導体チップ２Ｈ、２Ｌでは、例えば図２に示すような素子構造を有する複数の電界効果トランジスタが、並列接続されている。これにより、例えば１アンペアを越えるような大電流が流れるパワーＭＯＳＦＥＴを構成することができる。
＜半導体装置＞
次に、図１に示す半導体装置１のパッケージ構造について説明する。図３は、図１に示す半導体装置の上面図である。また、図４は、図３に示す半導体装置の下面図である。また、図５は、図３に示す封止体を取り除いた状態で、半導体装置の内部構造を示す平面図である。また、図６は、図５のＡ−Ａ線に沿った断面図である。また、図７は、図５に示すハイサイド用の半導体チップのゲート電極とリードの接続状態を示す拡大断面図である。また、図８は図５に示すローサイド用の半導体チップのゲート電極とリードの接続状態を示す拡大断面図である。なお、図５および図６では、金属リボン７Ｒを後述するボンディングツールで接合する際に形成される圧着痕ＰＢＤの位置を判り易くするため、点線で囲まれたハッチングを付して、模式的に示している。
図３〜図８に示すように、半導体装置１は、複数の半導体チップ２（図５、図６参照）、複数の半導体チップ２がそれぞれ搭載される複数のタブ（チップ搭載部、ダイパッド）３（図４〜図６参照）、および外部端子である複数のリード４（図４〜図６参照）を有している。また、複数の半導体チップ２は、一つの封止体（樹脂体）５により、一括して封止されている。このように複数の半導体チップ２を一つの封止体５内に搭載することで、隣り合う半導体チップ２の離間距離を小さくできるので、複数の半導体チップ２を別々に封止して配置するよりも実装面積を低減できる。
また、複数の半導体チップ２には、図１を用いて説明した電源回路１０のハイサイド用のスイッチング素子であるＭＯＳＦＥＴ２ＨＱが形成された、半導体チップ２Ｈが含まれる。図６に示すように、半導体チップ２Ｈは、表面２Ｈａと、表面２Ｈａの反対側に位置する裏面２Ｈｂを有している。また、図５に示すように半導体チップ２Ｈの表面２Ｈａには、図１に示すソースＨＳに対応するソース電極パッド（第１電極パッド）２ＨＳＰと、図１に示すゲート電極ＨＧに対応するゲート電極パッド（第３電極パッド）２ＨＧＰと、が形成されている。一方、図６に示すように、半導体チップ２Ｈの裏面２Ｈｂには、図１に示すソースＨＳに対応するドレイン電極２ＨＤＰが形成されている。図６に示す例では、半導体チップ２Ｈの裏面２Ｈｂ全体が、ドレイン電極２ＨＤＰになっている。
また、複数の半導体チップ２には、図１を用いて説明した電源回路１０のローサイド用のスイッチング素子であるＭＯＳＦＥＴ２ＬＱが形成された、半導体チップ２Ｌが含まれる。図６に示すように、半導体チップ２Ｌは、表面２Ｌａと、表面２Ｌａの反対側に位置する裏面２Ｌｂを有している。また、図５に示すように半導体チップ２Ｌの表面２Ｌａには、図１に示すソースＬＳに対応するソース電極パッド２ＬＳＰ（第２電極パッド）と、図１に示すゲート電極ＬＧに対応するゲート電極パッド２ＬＧＰ（第４電極パッド）と、が形成されている。一方、図６に示すように、半導体チップ２Ｌの裏面２Ｌｂには、図１に示すソースＬＳに対応するドレイン電極２ＬＤＰが形成されている。図６に示す例では、半導体チップ２Ｌの裏面２Ｌｂ全体が、ドレイン電極２ＬＤＰになっている。
また、図５に示す例では、半導体チップ２Ｌの平面サイズ（表面２Ｌａの面積）は、半導体チップ２Ｈの平面サイズ（表面２Ｈａの面積）よりも大きい。図１および図２を用いて説明したように、ローサイド用のＭＯＳＦＥＴ２ＬＱが形成された半導体チップ２Ｌの平面サイズを大きくすることにより、ローサイド用の電界効果トランジスタのオン抵抗を小さくできる。この結果、図１に示す電源回路１０に流れる電流が増大しても電圧変換効率を向上させることができる点で好ましい。
また、図５および図６に示すように、半導体装置１は、半導体チップ２Ｈが搭載されるタブ（チップ搭載部）３Ｈを有する。タブ３Ｈは、半導体チップ２Ｈが、導電性接着材（導電性部材）６Ｈを介して搭載されたチップ搭載面（上面）３ａと、チップ搭載面３ａとは反対側の下面（実装面）３ｂを有している。
図５に示すように、タブ３Ｈは、図１に示す端子ＥＴ１と電気的に接続される端子に対応するリード４ＨＤと一体に形成されている。また、図６に示すように半導体チップ２Ｈの裏面２Ｈｂに形成されたドレイン電極２ＨＤＰは、導電性接着材６Ｈを介してタブ３Ｈと電気的に接続されている。つまり、タブ３Ｈは半導体チップ２Ｈを搭載するチップ搭載部としての機能と、図１に示すハイサイド用のＭＯＳＦＥＴ２ＨＱのドレインＨＤの端子であるリード４ＨＤとしての機能を兼ねる。
また、図４および図６に示すように、タブ３Ｈの下面３ｂ（リード４ＨＤの下面４ｂ）は、封止体５の下面５ｂにおいて、封止体５から露出している。また、タブ３Ｈの露出面には、半導体装置１を図示しない実装基板に実装する際に、接合材となる半田材の濡れ性を向上させるための金属膜（外装めっき膜）ＳＤが形成されている。半導体チップ２Ｈを搭載するチップ搭載部としてのタブ３Ｈの下面３ｂを封止体５から露出させることにより、半導体チップ２Ｈで発生した熱の放熱効率を向上させることができる。また、外部端子であるリード４ＨＤとしてのタブ３Ｈの下面３ｂを封止体５から露出させることにより、電流が流れる導通経路の断面積を大きくすることができる。このため、導通経路中のインピーダンス成分を低減することができる。
また、図５および図６に示すように、半導体装置１は、半導体チップ２Ｌが搭載されるタブ（チップ搭載部）３Ｌを有する。タブ３Ｌは、以下の３つの部分から構成されている。まず、タブ３Ｌは、半導体チップ２Ｌが固定され、かつ、半導体チップ２Ｌと電気的に接続される部分である、チップ接続部３Ｃを備えている。図６に示すように、タブ３Ｌのチップ接続部３Ｃは、半導体チップ２Ｌが、導電性接着材（導電性部材）６Ｌを介して搭載されたチップ搭載面（上面）３Ｃａと、チップ搭載面３Ｃａとは反対側の下面（実装面）３Ｃｂを有している。
また、タブ３Ｌは、金属リボン（導電性部材、帯状金属部材）７ＨＳＲの一端が接合され、かつ、電気的に接続される部分である、リボン接続部３Ｂを備えている。図６に示すように、リボン接続部３Ｂは、金属リボン７ＨＳＲが接続されるリボン接続面（接続面、上面）３Ｂａと、リボン接続面３Ｂａとは反対側の下面３Ｂｂを有している。
また、タブ３Ｌは、リボン接続部３Ｂのリボン接続面３Ｂａの高さを、チップ接続部３Ｃのチップ搭載面３Ｃａの高さよりも高くしている部分である折り曲げ部（傾斜部）３Ｗを備えている。折り曲げ部３Ｗは、チップ接続部３Ｃとリボン接続部３Ｂとの間に配置されている。また、図６に示すように、折り曲げ部３Ｗは、リボン接続部３Ｂのリボン接続面３Ｂａ、およびチップ接続部３Ｃのチップ搭載面３Ｃａと、に連なる上面３Ｗａを有している。また、折り曲げ部３Ｗは、リボン接続部３Ｂの下面３Ｂｂ、およびチップ接続部３Ｃの下面３Ｃａと、に連なる下面３Ｗｂを有している。
折り曲げ部３Ｗは、金属板に曲げ加工を施すことにより形成され、折り曲げ部３Ｗの上面３Ｗａおよび下面３Ｗｂは、それぞれ傾斜面になっている。また、折り曲げ部３Ｗは、リボン接続部３Ｂのリボン接続面３Ｂａの高さが、チップ接続部３Ｃのチップ搭載面３Ｃａの高さよりも高くなるように傾斜している。このため、平面視において、チップ接続部３Ｃの下面３Ｃｂの面積は、チップ搭載面３Ｃａの面積よりも大きい。一方、リボン接続部３Ｂのリボン接続面３Ｂａの面積は、リボン接続部３Ｂの下面３Ｂｂの面積よりも大きい。
図６に示すように半導体チップ２Ｌの裏面２Ｌｂに形成されたドレイン電極２ＬＤＰは、導電性接着材６Ｌを介してタブ３Ｌと電気的に接続される。つまり、タブ３Ｌは半導体チップ２Ｌを搭載するチップ搭載部としての機能と、図１に示すローサイド用のＭＯＳＦＥＴ２ＬＱのドレインＬＤとハイサイド用のＭＯＳＦＥＴ２ＨＱのソースＨＳの間の出力ノードＮに対応する外部端子であるリード４ＬＤとしての機能を兼ねる。
また、図４および図６に示すように、タブ３Ｌの下面３Ｃｂ（リード４ＬＤの下面４ｂに相当する部分）は、封止体５の下面５ｂにおいて、封止体５から露出している。また、タブ３Ｌの露出面には、半導体装置１を図示しない実装基板に実装する際に、接合材となる半田材の濡れ性を向上させるための金属膜（外装めっき膜）ＳＤが形成されている。半導体チップ２Ｌを搭載するチップ搭載部としてのタブ３Ｌの下面３Ｃｂを封止体５から露出させることにより、半導体チップ２Ｌで発生した熱の放熱効率を向上させることができる。特に、上記したように、ローサイド用の半導体チップ２Ｌは、動作時のオン時間（電圧を印加している間の時間）が、ハイサイド用の半導体チップ２Ｈのオン時間よりも長い。つまり、半導体チップ２Ｌは半導体チップ２Ｈよりも発熱量が大きい。このため、図４に示すように、タブ３Ｌの露出面の面積は、タブ３Ｈの露出面の面積よりも広くすることが好ましい。
また、外部端子であるリード４ＬＤとしてのタブ３Ｌの下面３Ｃｂを封止体５から露出させることにより、電流が流れる導通経路の断面積を大きくすることができる。このため、導通経路中のインピーダンス成分を低減することができる。特に、リード４ＬＤは、図１を用いて説明した出力ノードＮに対応する外部端子である。このため、リード４ＬＤに接続される導通経路のインピーダンス成分を低減することにより、出力配線の電力損失を直接的に低減できる点で好ましい。
また、図５および図６に示す導電性接着材６Ｈ、６Ｌは、それぞれ半導体チップ２Ｈ、２Ｌをタブ３Ｈ、３Ｌ上に固定し、かつ半導体チップ２Ｈ、２Ｌとタブ３Ｈ、３Ｌを電気的に接続するための導電性部材（ダイボンド材）６である。導電性接着材６Ｈ、６Ｌとしては、例えば、熱硬化性樹脂中に、複数（多数）の銀（Ａｇ）粒子などの導電性粒子を含有させた、所謂、銀（Ａｇ）ペーストと呼ばれる導電性の樹脂材、あるいは半田材を用いることができる。
半導体装置１を図示しない実装基板（マザーボード）に実装する際には、半導体装置１の複数のリード４と実装基板側の図示しない端子を電気的に接続する接合材として、例えば半田材などを用いる。図５および図６に示す、例えば半田から成る外装めっき膜である金属膜ＳＤは、接合材としての半田材の濡れ性を向上させる観点から半導体装置１の端子の接合面にそれぞれ形成されている。
半導体装置１を実装する工程では、図示しない半田材を溶融させてリード４と図示しない実装基板側の端子にそれぞれ接合するため、リフロー処理と呼ばれる加熱処理が施される。導電性部材６として、樹脂中に導電性粒子を混合させた導電性接着材６Ｈ、６Ｌを用いる場合、上記リフロー処理の処理温度を任意に設定しても、導電性接着材６Ｈ、６Ｌは溶融しない。このため、半導体チップ２Ｈ、２Ｌとタブ３Ｈ、３Ｌの接合部の導電性部材６が、半導体装置１の実装時に再溶融することによる不具合を防止できる点で好ましい。
一方、半導体チップ２Ｈ、２Ｌとタブ３Ｈ、３Ｌを接合する導電性部材６として、半田材を用いる場合には、半導体装置１の実装時に再溶融することを抑制するため、実装時に用いる接合材の融点よりも融点が高い材料を用いることが好ましい。このように、ダイボンド材である導電性部材６に半田材を用いる場合材料選択に制約が生じるが、導電性接着材を用いた場合よりも電気的接続信頼性を向上させられる点では好ましい。
また、タブ図４および図５に示すように、３Ｈおよびタブ３Ｌは、それぞれ、吊りリードＴＬを含む複数のリード４により支持されている。この吊りリードＴＬは、半導体装置１の製造工程において、リードフレームの枠部にタブ３Ｈ、３Ｌを固定するための支持部材である。
また、図５および図６に示すように、半導体チップ２Ｈのソース電極パッド２ＨＳＰとリード４ＬＤは、金属リボン（導電性部材、帯状金属部材）７ＨＳＲを介して電気的に接続されている。金属リボン７ＨＳＲは、図１に示すハイサイド用のＭＯＳＦＥＴ２ＨＱのソースＨＳと出力ノードＮを接続する配線に相当する導電性部材であって、例えばアルミニウム（Ａｌ）から成る。
詳しくは、図６に示すように、金属リボン７ＨＳＲの一端は、半導体チップ２Ｈのソース電極パッド２ＨＳＰに接合される。一方、金属リボン７ＨＳＲの上記一端とは反対側の他端は、リード４ＬＤとして機能を兼ねるタブ３Ｌの一部に形成されたリボン接続部３Ｂのリボン接続面（接続面、上面）３Ｂａに接合される。
金属リボン７ＨＳＲとソース電極パッド２ＨＳＰの接合部では、ソース電極パッド２ＨＳＰの最表面に露出する金属部材（例えばアルミニウム）と、金属リボン７ＨＳＲを構成する例えばアルミニウムリボンが、金属結合を成し、接合されている。一方、金属リボン７ＨＳＲとリボン接続部３Ｂのリボン接続面３Ｂａの接合部では、例えば基材を構成する銅（Ｃｕ）が露出しており、銅（Ｃｕ）の露出面と金属リボン７ＨＳＲを構成する例えばアルミニウムリボンが、金属結合を成して接合されている。詳細は後述するが、金属リボン７ＨＳＲを接合する際に、ボンディングツールから超音波を印加することにより、上記のような接合部を形成することができる。
ここで、図５に示すように、平面視において、リボン接続部３Ｂのリボン接続面３Ｂａは、半導体チップ２Ｈと半導体チップ２Ｌとの間に位置する。また、図６に示すように、リボン接続部３Ｂのリボン接続面３Ｂａの高さは、タブ３Ｌのチップ接続部３Ｃのチップ搭載面３Ｃａよりも高い位置に配置されている。図５および図６に示す例では、リボン接続部３Ｂのリボン接続面３Ｂａとチップ接続部３Ｃのチップ搭載面３Ｃａとの間には、リボン接続面３Ｂａの高さがチップ搭載面３Ｃａの高さよりも高くなるように設けられた折り曲げ部（または傾斜部）３Ｗが設けられている。このため、リボン接続部３Ｂの下面（リボン接続面３Ｂａの直下の下面）３Ｂｂは、封止体５に覆われている。言い換えれば、タブ３Ｌのリボン接続部３Ｂは、封止体５によって封止されている。このようにタブ３Ｌの一部を封止体５で封止することにより、タブ３Ｌが封止体５から脱落し難くなる。
また、リボン接続部３Ｂの下面（リボン接続面３Ｂａの直下の下面）３Ｂｂが、封止体５に覆われるようにする形状には、タブ３Ｌに曲げ加工を施す方法やエッチング処理を施す方法など、種々の変形例がある。図５および図６に示す例では、タブ３Ｌの一部に曲げ加工を施す方法を採用している。このため、リボン接続部３Ｂの厚さは、タブ３Ｌのチップ接続部３Ｃの厚さと同じ厚さになっている。言い換えれば、タブ３Ｌの厚さ方向において、リボン接続面３Ｂａからリボン接続面３Ｂａの直下の下面までの厚さは、チップ接続部３Ｃのチップ搭載面３Ｃａからチップ搭載面３Ｃａの直下の下面３Ｃｂまでの厚さと等しい。図６に示す例では、リボン接続部３Ｂの厚さおよびタブ３Ｌのチップ接続部３Ｃの厚さは、それぞれ２００μｍ〜２５０μｍ程度である。このように、タブ３Ｌに曲げ加工を施す方法は、リードフレームを製造する段階で、容易に加工できる点で好ましい。
また、図５および図６に示すように、半導体装置１は、半導体チップ２Ｌと電気的に接続された外部端子であるリード（板状リード部材）４ＬＳを有している。リード４ＬＳは、金属リボン７ＬＳＲを接続するリボン接続部（接続部）４Ｂ、および半導体装置１を図示しない実装基板に実装する際の外部端子となる端子部４Ｔを有している。また、端子部４Ｔは、実装面である下面４ｂ、および下面４ｂの反対側に位置する上面４ａを有している。
また、図５および図６に示すように、半導体チップ２Ｌのソース電極パッド２ＬＳＰとリード４ＬＳとは、金属リボン（導電性部材、帯状金属部材）７ＬＳＲを介して電気的に接続されている。金属リボン７ＬＳＲは、図１に示すローサイド用のＭＯＳＦＥＴ２ＬＱのソースＬＳと端子ＥＴ２を接続する配線に相当する導電性部材であって、例えば上記した金属リボン７ＨＳＲと同様にアルミニウム（Ａｌ）から成る。
詳しくは、図６に示すように、金属リボン７ＬＳＲの一端は、半導体チップ２Ｌのソース電極パッド２ＬＳＰに接合される。一方、金属リボン７ＬＳＲの上記一端とは反対側の他端は、リード４ＬＳの一部に形成されたリボン接続部４Ｂのリボン接続面（接続面、上面）４Ｂａに接合される。なお、図６に示す例では、半導体チップ２Ｌのソース電極パッド２ＬＳＰは複数箇所（例えば２箇所）に分かれて形成されている。このため、複数のソース電極パッド２ＬＳＰのうち、半導体チップ２Ｈ側に配置されるソース電極パッド２ＬＳＰには、金属リボン７ＬＳＲの一端が接合され、他のソース電極パッド２ＬＳＰには、金属リボン７ＬＳＲの両端の間の一部分が接合されている。
金属リボン７ＬＳＲとソース電極パッド２ＬＳＰの接合部では、それぞれソース電極パッド２ＨＳＰの最表面に露出する金属部材（例えばアルミニウム）と、金属リボン７ＨＳＲを構成する例えばアルミニウムリボンが、金属結合を成し、接合されている。一方、金属リボン７ＬＳＲとリボン接続部３Ｂのリボン接続面３Ｂａの接合部では、例えば基材を構成する銅（Ｃｕ）が露出しており、銅（Ｃｕ）の露出面と金属リボン７ＬＳＲを構成する例えばアルミニウムリボンが、金属結合を成して接合されている。詳細は後述するが、金属リボン７ＬＳＲを接合する際に、ボンディングツールから超音波を印加することにより、上記のような接合部を形成することができる。
また、図５および図６に示す例では、半導体チップ２Ｌは、リード４ＬＳのリボン接続部４Ｂとタブ３Ｌのリボン接続部３Ｂの間に配置される。また、図６に示すように、リボン接続部４Ｂのリボン接続面４Ｂａの高さは、リード４ＬＳの実装面である下面４ｂの反対側に位置する上面４ａよりも高い位置に配置されている。詳しくは、リボン接続部４Ｂのリボン接続面４Ｂａと端子部４Ｔの上面４ａの間には、リボン接続面４Ｂａの高さが端子部４Ｔの上面４ａの高さよりも高くなるように設けられた折り曲げ部（または傾斜部）４Ｗが設けられている。このため、リボン接続部４Ｂの下面４Ｂｂは、封止体５に覆われている。言い換えれば、リード４ＬＳのリボン接続部４Ｂは、封止体５によって封止されている。このようにリード４ＬＳの一部を封止体５で封止することにより、リード４ＬＳが封止体５から脱落し難くなる。この結果、半導体装置１の電気的接続信頼性を向上させることができる。
また、図５および図７に示すように、タブ３Ｈの隣には、半導体チップ２Ｈのゲート電極パッド２ＨＧＰと電気的に接続される外部端子であるリード４ＨＧが配置される。リード４ＨＧは、タブ３Ｈと離間して設けられている。また、図５および図８に示すように、タブ３Ｌの隣には、半導体チップ２Ｌのゲート電極パッド２ＬＧＰと電気的に接続される外部端子であるリード４ＬＧが配置される。リード４ＬＧは、タブ３Ｌと離間して設けられている。
また図７および図８に示すように、リード４ＨＧ、４ＬＧは、ワイヤ７ＧＷが接合されるボンディング領域であるワイヤ接続部４Ｂｗ、および半導体装置１を図示しない実装基板に実装する際の外部端子となる端子部４Ｔを有している。また、図７または図８に示すように、ワイヤ接続部４Ｂｗのワイヤ接続面４Ｂｗａの高さは、リード４ＨＧ、４ＬＧの実装面である下面４ｂの反対側に位置する上面４ａよりも高い位置に配置されている。詳しくは、ワイヤ接続部４Ｂｗのワイヤ接続面４Ｂｗａと端子部４Ｔの上面４ａの間には、ワイヤ接続面４Ｂｗａの高さが端子部４Ｔの上面４ａの高さよりも高くなるように設けられた折り曲げ部（または傾斜部）４Ｗが設けられている。このため、上記したリード４ＬＳと同様に、リード４ＨＧ、４ＬＧのワイヤ接続部４Ｂｗは、封止体５によって封止されている。このようにリード４ＨＧ、４ＬＧの一部を封止体５で封止することにより、リード４ＨＧ、４ＬＧが封止体５から脱落し難くなる。この結果、半導体装置１の電気的接続信頼性を向上させることができる。
ところで、リード４ＨＧ、４ＬＧおよびゲート電極パッド２ＨＧＰ、２ＬＧＰには、それぞれ図１に示すドライバ回路ＤＲ１、ＤＲ２のそれぞれの出力端子と電気的に接続される。また、リード４ＨＧ、４ＬＧおよびゲート電極パッド２ＨＧＰ、２ＬＧＰには、図２に示すＭＯＳＦＥＴ２ＨＱ、２ＬＱのゲート電極ＨＧ、ＬＧの電位を制御する信号が供給される。このため、他のリード４（図５に示すリード４ＨＤ、４ＬＤ、４ＬＳ）と比較すると、流れる電流は相対的に小さい。このため、リード４ＨＧ、４ＬＧと、ゲート電極パッド２ＨＧＰ、２ＬＧＰは、金属細線であるワイヤ（導電性部材）７ＧＷを介して電気的に接続される。
例えば、図７および図８に示す例では、ゲート電極パッド２ＨＧＰ、２ＬＧＰの最表面に形成された金属膜（例えばアルミニウム膜、あるいは金膜）に、例えば金（Ａｕ）から成るワイヤ７ＧＷの一端（例えば第１ボンド部）が接合されている。また、リード４ＨＧ、４ＬＧのワイヤ接続部４Ｂｗのワイヤ接続面４Ｂｗａには、ワイヤ７ＧＷとリード４ＨＧ、４ＬＧの基材の接続強度を向上させることができる金属膜４ＢｗＭが形成される。そして、ワイヤ７ＧＷの上記一端とは反対側の他端（例えば第２ボンド部）が金属膜４ＢｗＭを介してリード４ＨＧ、４ＬＧの基材と電気的に接続されている。リード４ＨＧ、４ＬＧの基材は例えば銅（Ｃｕ）から成り、金属膜４ＢｗＭは例えば銀（Ａｇ）から成る。
また、図６に示すように、半導体チップ２Ｈ、２Ｌ、タブ３Ｈ、３Ｌの一部（チップ接続部３Ｃのチップ搭載面側とリボン接続部３Ｂ）、リード４ＬＳのリボン接続部４Ｂおよび金属リボン７ＨＳＲ、７ＬＳＲは、封止体５により封止される。また、図７および図８に示すように、リード４ＨＧ、４ＬＧの一部（上面４ａ側およびワイヤ接続部４Ｂｗ）、および複数のワイヤ７ＧＷは、封止体５により封止される。
封止体５は、複数の半導体チップ２、および複数の半導体チップ２、複数の金属リボン７ＨＳＲ、７ＬＳＲ、および複数のワイヤ７ＧＷを封止する樹脂体であって、上面５ａ（図３、図６参照）および上面５ａの反対側に位置する下面（実装面）５ｂ（図４、図６参照）を有する。また図３、図４および図５に示すように、封止体５は平面視において四角形を成し、４つの側面５ｃを有している。
封止体５は、例えば、主としてエポキシ系樹脂などの熱硬化性樹脂により構成されている。また、封止体５の特性（例えば熱影響による膨張特性）を向上させるため、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子が樹脂材料中に混合されている場合もある。
＜タブと封止体との密着性について＞
ところで、本実施のように半導体チップ２の裏面に形成された電極と、タブ３を電気的に接続する半導体装置の場合、信頼性向上の観点から、封止体５とタブ３の密着性を向上させて、剥離の発生を防止または抑制することが好ましい。以下、図９〜図１２を用いて、剥離発生のメカニズムについて、本願発明者が検討した結果について説明する。
図９は、図５に示すローサイド側のタブと同様に、リボン接続面の高さがチップ搭載面よりも高くなるように構成した半導体装置の要部平面図、図１０は、図９に対する検討例である半導体装置の要部平面図である。また、図１１は、図９のＡ−Ａ線に沿った断面において、半導体装置の温度が低下することに伴って発生する応力を模式的に示す説明図である。また、図１２は、図１０のＡ−Ａ線に沿った断面において、半導体装置の温度が低下することに伴って発生する応力を模式的に示す説明図である。なお図９および図１０では、余白領域ＹＲＣ、ＹＲＢの境界を見易くするため、余白領域ＹＲＣ、ＹＲＢにハッチングを付して示している。
図９に示す半導体装置６０は、金属リボン７Ｒを接続するリボン接続部３Ｂとチップ接続部３Ｃとの間に折り曲げ部３Ｗが設けられ、リボン接続面３Ｂａの高さがチップ搭載面３Ｃａの高さよりも高くなっている点で、図１０に示す半導体装置６１と相違する。言い換えれば、図１０に示す半導体装置６１は、タブ３のチップ搭載面３Ｃａと、リボン接続面が同じ高さに配置されている点で図９に示す半導体装置１と相違する。
ここで、導電性部材６を介して半導体チップ２をチップ接続部３Ｃに搭載する時に、半導体チップ２の裏面２ｂ（図１１参照）全体を導電性部材６と確実に密着させるためには、チップ搭載面３Ｃａの平面サイズ（平面積）は、半導体チップ２の裏面２ｂの平面サイズ（平面積）よりも大きくすることが好ましい。チップ搭載面３Ｃａの平面サイズ（平面積）が、半導体チップ２の裏面２ｂの平面サイズ（平面積）よりも大きければ、搭載時の僅かな位置ズレを考慮しても、チップ搭載面３Ｃａ上に半導体チップ２の裏面２ｂ全体を収めることができる。
このように、チップ搭載面３Ｃａの平面サイズ（平面積）が、半導体チップ２の裏面２ｂの平面サイズ（平面積）よりも大きい場合、図９や図１０に示すように、半導体チップ２が実際に固定されている領域の周囲に余白領域ＹＲＣが存在することになる。
タブ３の余白領域ＹＲＣとは、半導体チップ２が搭載されるタブ３のチップ搭載面３Ｃａと同じ高さで連なる平面において、半導体チップ２を固定する導電性部材６や金属リボン７Ｒと接触していない領域である。言い換えれば、タブ３の余白領域ＹＲＣは、タブ３のチップ搭載面３Ｃａと同じ高さで連なる平面において、半導体チップ２を固定する導電性部材６や金属リボン７Ｒに覆われず、タブ３の上面（例えば、基材の銅面）が露出した領域である。
したがって、図９に示す半導体装置６０の場合には、リボン接続面３Ｂａや折り曲げ部３Ｗの上面３Ｗａは、余白領域ＹＲＣには含まれない。図９に示す、リボン接続面３Ｂａのうち、金属リボン７Ｒと接触していない余白領域ＹＲＢは、チップ搭載面３Ｃａとは異なる高さに配置されるので、余白領域ＹＲＣとは区別される。
一方、図１０に示す半導体装置６１ではリボン接続部３Ｂの上面（リボン接続面）とチップ搭載面３Ｃａが同じ高さで連なっているので、タブ３の上面において、半導体チップ２を固定する導電性部材６や金属リボン７Ｒに覆われていない領域全体が余白領域ＹＲＣになっている。
また、図９と図１０を比較して判るように、半導体装置６０に設けられたチップ搭載面３Ｃａの余白領域ＹＲＣの面積は、半導体装置６１に設けられたチップ搭載面３Ｃａの余白領域ＹＲＣの面積よりも小さい。詳しくは、図９に示す半導体装置６０において、導電性部材６よりも金属リボン７Ｒ側に設けられた余白領域ＹＲＣの長さＬ１は、図１０に示す半導体装置６１において、導電性部材６よりも金属リボン７Ｒ側に設けられた余白領域ＹＲＣの長さＬ２よりも短い。このため、半導体装置６０において、金属リボン７Ｒ側に設けられた余白領域ＹＲＣの面積は、半導体装置６１において、金属リボン７Ｒ側に設けられた余白領域ＹＲＣの面積よりも小さくなっている。
ここで、半導体装置６０や半導体装置６１に温度変化が生じた場合に、構成部材の線膨張係数の違いに起因して発生する応力について説明する。以下では、トランスファモールド方式により、封止体５を形成する工程において、樹脂が硬化させる温度（例えば１８０℃）から常温（例えば２５℃）に低下させた場合の例を挙げて説明する。
まず、図１１および図１２のそれぞれ上段に示すように、封止体５を硬化させた温度（例えば１８０℃）の状態では、半導体装置６０、６１のいずれの場合も剥離の原因になるような応力は発生していない。
次に、封止体５を硬化させた温度から徐々に温度を下げると、図１１および図１２のそれぞれ中段に示すように半導体装置６０、６１を構成する部材の線膨張係数の違い（収縮率の違い）に起因する応力が発生する。半導体装置６０の場合も、半導体装置６１の場合も、半導体チップ２、封止体５、タブ３、の順で、線膨張係数が大きくなる。このため、封止体５の収縮率よりもタブ３の収縮率の方が相対的に大きいので、図１１および図１２の中段の図に矢印を付して示すように、封止体５の周縁部側から内側に向かって応力ＳＴｆが発生する。この時、線膨張係数が小さい半導体チップ２とタブ３は導電性部材６で固定されているので、半導体チップ２の直下の領域では、タブ３が変形し難い。このため、タブ３のチップ搭載面３Ｃａのうち、半導体チップ２の裏面２ｂと対向する領域（半導体チップ２の直下の領域）の中央に向かって応力ＳＴｆが発生する。
一方、タブ３の収縮率よりも封止体５の収縮率の方が相対的に小さいので、図１１および図１２の中段の図に矢印を付して示すように、タブ３の周縁部側から外側（封止体５の周縁部側）に向かって応力ＳＴｒが発生する。この時、半導体チップ２は、封止体５よりもさらに収縮し難いので、半導体チップ２を基点として、封止体５の周縁部に向かう方向に応力（引張応力）ＳＴｒが発生する。
ここで、図１２に示すように、チップ搭載面３Ｃａが同じ高さでリボン接続部３Ｂまで延びている場合、導電性部材６よりもリボン接続部３Ｂ側に設けられた余白領域ＹＲＣの長さＬ２は、半導体チップ２を介してリボン接続部３Ｂの反対側に設けられた余白領域ＹＲＣの長さＬ３よりも長い。このため、半導体チップ２よりもリボン接続部３Ｂ側で発生する応力ＳＴｆ１は、半導体チップ２を介してリボン接続部３Ｂの反対側で発生する応力ＳＴｆ２よりも大きい。また、半導体チップ２よりもリボン接続部３Ｂ側で発生する応力ＳＴｒ１は、半導体チップ２を介してリボン接続部３Ｂの反対側で発生する応力ＳＴｒ２よりも大きい。
一方、図１１に示すように、チップ搭載面３Ｃａとリボン接続面３Ｂａの間に折り曲げ部３Ｗを設けた場合、折り曲げ部３Ｗが弾性変形することにより応力が分散される。言い換えれば、折り曲げ部３Ｗが応力緩和部として機能する。このため、図１１の中段の図に示すように、半導体チップ２よりもリボン接続部３Ｂ側の領域では、チップ接続部３Ｃに応力ＳＴｆ１が、リボン接続部３Ｂに応力ＳＴ３が、それぞれ発生する。しかし、応力ＳＴｆ１、ＳＴｆ３の相互の影響は、折り曲げ部３Ｗを設けることで小さくなる。また、半導体チップ２とリボン接続部３Ｂの間には、応力ＳＴｒ１が、リボン接続部３Ｂよりも封止体５の周縁部側の領域では応力ＳＴｒ３が、それぞれ発生する。しかし、応力ＳＴｒ１、ＳＴｆ３の相互の影響は、折り曲げ部３Ｗを設けることで小さくなる。
つまり、図１１に示す半導体装置６０の場合、リボン接続面３Ｂａをチップ搭載面３Ｃａよりも高い位置に配置するための折り曲げ部３Ｗを設けることで、リボン接続部３Ｂの周辺に発生する応力ＳＴｆ、ＳＴｒを分散させている。このため、タブ３のチップ接続部３Ｃに加わる応力ＳＴｆ１およびＳＴｒ１を、図１２に示す半導体装置６１と比較して低減することができる。
応力ＳＴｆ１の値は、導電性部材６よりもリボン接続部３Ｂ側に設けられた余白領域ＹＲＣの長さＬ１を短くすることにより低減することができる。例えば、図１１に示す例では、導電性部材６よりもリボン接続部３Ｂ側に設けられた余白領域ＹＲＣの長さＬ１は、半導体チップ２を介してリボン接続部３Ｂの反対側に設けられた余白領域ＹＲＣの長さＬ３と同じ長さになっている。このため、半導体チップ２よりもリボン接続部３Ｂ側で発生する応力ＳＴｆ１は、半導体チップ２を介してリボン接続部３Ｂの反対側で発生する応力ＳＴｆ２と同程度の値になっている。
また、図１１および図１２の下段の図にそれぞれ示すように、半導体装置６０、６１の構成部材の温度が低下すると、各構成部材を変形させる方向に力Ｆｒ、Ｆｆが発生する。この力Ｆｒ、Ｆｆの係る方向を、封止体５、タブ３のそれぞれの立場から見ると以下のようになる。
まず、封止体５の立場から見ると、半導体チップ２の線膨張係数は、封止体５の線膨張係数よりも小さいので、半導体チップ２の周辺では、封止体５の収縮方向に対して阻害する力が作用する。この結果、封止体５と半導体チップ２の密着界面を基点として下方向（実装面方向）に凸形状となるように、力Ｆｒが作用する。
一方、タブ３の立場から見ると、半導体チップ２の線膨張係数は、タブ３の線膨張係数よりも小さいので、半導体チップ２の直下の領域周辺では、タブ３の収縮方向に対して阻害する力が作用する。この結果、タブ３の半導体チップ２の直下の領域を基点として上方向に凸形状となるように、力Ｆｆが作用する。
ここで、図１２に示すように、チップ搭載面３Ｃａが同じ高さでリボン接続部３Ｂまで延びている場合、導電性部材６よりもリボン接続部３Ｂ側に設けられた余白領域ＹＲＣの長さＬ２は、半導体チップ２を介してリボン接続部３Ｂの反対側に設けられた余白領域ＹＲＣの長さＬ３よりも長い。このため、半導体チップ２よりもリボン接続部３Ｂ側で発生する力Ｆｆ１は、半導体チップ２を介してリボン接続部３Ｂの反対側で発生する力Ｆｆ２よりも大きい。また、半導体チップ２よりもリボン接続部３Ｂ側で発生する力Ｆｒ１は、半導体チップ２を介してリボン接続部３Ｂの反対側で発生する応力Ｆｒ２よりも大きい。
この結果、リボン接続部３Ｂの周縁部（図１２の下段の図に示すエッジ部３Ｅ）には、封止体５とタブ３の密着界面を剥離させる方向に最も大きな力が作用する。言い換えれば、封止体５とタブ３の密着界面の剥離は、リボン接続部３Ｂの周縁部（図１２の下段の図に示すエッジ部３Ｅ）を起点として発生し易い。
一方、図１１に示すように、チップ搭載面３Ｃａとリボン接続面３Ｂａの間に折り曲げ部３Ｗを設けた場合、上記したように折り曲げ部３Ｗが弾性変形することにより応力が分散される。このため、チップ接続部３Ｃと折り曲げ部３Ｗとの境界付近で発生する力Ｆｆ１、Ｆｒ１は、図１２に示す力Ｆｆ１、Ｆｒ２と比較すると、小さくなる。
また、力Ｆｆ１、Ｆｒ１の値は、導電性部材６よりもリボン接続部３Ｂ側に設けられた余白領域ＹＲＣの長さＬ１を短くすることにより低減することができる。例えば、図１１に示す例では、導電性部材６よりもリボン接続部３Ｂ側に設けられた余白領域ＹＲＣの長さＬ１は、半導体チップ２を介してリボン接続部３Ｂの反対側に設けられた余白領域ＹＲＣの長さＬ３と同じ長さになっている。このため、半導体チップ２よりもリボン接続部３Ｂ側で発生する応力Ｆｆ１、Ｆｒ１は、半導体チップ２を介してリボン接続部３Ｂの反対側で発生する応力Ｆｆ２、Ｆｒ２と同程度の値になっている。
ただし、厳密には、チップ接続部３Ｃと折り曲げ部３Ｗとの境界（図１１の下段の図に示すエッジ部３Ｅ）では、リボン接続部３Ｂや折り曲げ部３Ｗで生じる力Ｆｆ、Ｆｒの影響が全くなくなる（０になる）訳ではない。
したがって、チップ接続部３Ｃと折り曲げ部３Ｗの境界部分（図１１の下段の図に示すエッジ部３Ｅ）には、封止体５とタブ３の密着界面を剥離させる方向に最も大きな力が作用する。言い換えれば、封止体５とタブ３の密着界面の剥離は、チップ接続部３Ｃと折り曲げ部３Ｗの境界部分（図１１の下段の図に示すエッジ部３Ｅ）を起点として発生し易い。しかし、図１１に示す半導体装置６０と図１２に示す半導体装置６１を比較すれば、半導体装置６０の方が、剥離（剥離起点）の発生を抑制することができる。
ところで、封止体５とタブ３との接着界面において剥離が発生することにより、直ちに半導体装置の電気的特性が低下するケースは少ない。封止体５とタブ３との接着界面に生じたわずかな剥離（剥離起点）は、この後の製造プロセスで拡大・進展していくことが多い。つまり、完成した半導体装置（パッケージ）は、最終製品に組み込まれる際、その最終製品の実装基板上に半田付けされるのが一般的であるが、この時に使用される半田が錫（Ｓｎ）−銀（Ａｇ）をベースとするような鉛フリー半田である場合、半田付けのリフロー温度は２６０℃程度までに達する。当然、この時の半導体装置も２６０℃程度まで温度が上昇することになる。そして、リフローが完了すると、半導体装置は常温（２５℃）まで戻る。つまり、この常温（２５℃）−高温（２６０℃）−常温（２５℃）という温度サイクルにより、封止体５とタブ３との接着界面にはストレスが掛かり、そのストレスによって、封止体５とタブ３との接着界面に生じていた剥離起点は拡大・進展する。さらに、その最終製品が例えば摂氏０℃を下回るような低温環境下で使用される場合には、タブ３が封止体５に比べて大きく収縮し、タブ３と封止体５とが離れる方向のストレスが掛かるので、ここでも剥離は進展するようになる。このように剥離が進展し、導電性接着材６Ｌにまで到達すると、導電性接着材６Ｌが剥離する場合がある。導電性接着材６Ｌは、半導体チップ２の裏面電極とタブ３を電気的に接続するための導電性部材６なので、導電性接着材６Ｌが剥離すると、半導体チップ２とタブ３の間の電気的特性が低下する原因となる。特に、図６に示す例では、導電性接着材６Ｌは、半導体チップ２Ｌのドレイン電極２ＬＤＰとタブ３Ｌを電気的に接続する導電性部材６なので、導電性接着材６Ｌの一部が剥離すると、ドレイン抵抗が増加し、電気的特性が低下する原因になる。
上記のように、半導体チップ２と電気的に接続されるタブ３においては、封止体５とタブ３の密着界面の剥離を防止または抑制することが、電気的特性の低下を抑制する観点から特に重要になる。また、仮に、封止体５とタブ３の密着界面の剥離が発生した場合には、剥離の進展を抑制し、導電性接着材６Ｌにまで到達し難くすることが重要である。
剥離の進展のし易さは、剥離が発生した地点の近傍に加わる応力の大きさにより変化する。剥離が発生した地点における応力が大きければ、剥離面に沿った剥離の進展速度は速い。一方、剥離が発生した地点に加わる応力が小さければ、剥離の進展速度を遅くすることができる。
図１１および図１２の中段の図にそれぞれ示すように、剥離が発生する地点（剥離起点）となるエッジ部３Ｅに加わる応力ＳＴｒ１、ＳＴＦ１は、リボン接続部３Ｂとチップ接続部３Ｃの間に折り曲げ部３Ｗを設けた半導体装置６０の方が、半導体装置６１よりも小さくなる。つまり、リボン接続部３Ｂとチップ接続部３Ｃの間に折り曲げ部３Ｗを設けることにより、仮に剥離が発生した場合でも、剥離の進展を抑制することができる。
次に、図９〜図１２を用いて説明した、封止体５とタブ３の剥離の関係、およびタブ３と導電性接着材６Ｌの剥離の関係を、図５および図６に示す半導体装置１に当てはめて説明する。図５に示すように、タブ３Ｌのチップ接続部３Ｃのチップ搭載面３Ｃａの平面サイズ（平面積）は半導体チップ２Ｌの平面サイズ（平面積）よりも大きい。このため、半導体チップ２Ｌの周囲には、導電性接着材６Ｌで覆われない余白領域ＹＲＣが存在する。また、図５に示すように、金属リボン７ＨＳＲは、リボン接続部３Ｂのリボン接続面３Ｂａの一部に接合されるが、接合領域の周囲には、金属リボン７ＨＳＲとは接合されない余白領域ＹＲＢが存在する。
ここで、リボン接続部３Ｂとチップ接続部３Ｃの間に折り曲げ部３Ｗを設けない状態で、半導体装置１に温度サイクルが印加されると、タブ３Ｌと封止体５の線膨張係数の違いに起因して、封止体５とタブ３Ｌの密着界面で剥離が発生する場合がある。しかし、本実施の形態によれば、リボン接続面３Ｂａとチップ搭載面３Ｃａを異なる高さに配置することで、余白領域ＹＲＣの面積を小さくしている。このため、チップ接続部３Ｃと折り曲げ部３Ｗの境界における剥離の発生を抑制することができる。
また、半導体装置１では、リボン接続部３Ｂとチップ接続部３Ｃの間に折り曲げ部３Ｗを設けることで、チップ接続部３Ｃと折り曲げ部３Ｗの境界に印加される応力を低減することができる。このため、チップ接続部３Ｃと折り曲げ部３Ｗの境界で仮に剥離が発生した場合であっても、その剥離が導電性接着材６Ｌに向かって進展することを、妨げることができる。
この結果、半導体チップ２Ｌのドレイン電極２ＬＤＰとタブ３Ｌを電気的に接続する導電性部材６が剥離することによるドレイン抵抗の増加を抑制することができる。つまり、本実施の形態によれば、剥離の発生または進展を抑制できるので、導電性接着材６Ｌの剥離に起因する電気的特性の低下を抑制できる。言い換えれば、半導体装置１の信頼性を向上させることができる。
なお、タブ３Ｈが封止体５から脱落するのを抑制する観点からは、タブ３Ｈあるいはリード４ＨＤの一部に折り曲げ部３Ｗまたは折り曲げ部４Ｗを形成する方が好ましい。しかし、折り曲げ部３Ｗ、４Ｗを形成するためには、スペースが必要になるので、図５および図６に示す例では、平面サイズの小型化を優先する観点から、タブ３Ｈおよびリード４ＨＤには、折り曲げ部３Ｗ、４Ｗを形成していない。また、タブ３Ｈについては、金属リボン７Ｒを接続するリボン接続部を設けないので、半導体チップ２Ｈおよび導電性接着材６Ｈの周囲の余白領域の面積を小さくすることができる。したがって、折り曲げ部３Ｗを形成しなくても、剥離の発生や進展は抑制し易い。
ただし、図５および図６に対する変形例としては、タブ３Ｈあるいはリード４ＨＤの一部に折り曲げ部３Ｗまたは折り曲げ部４Ｗを形成することができる。また、金属リボン７ＨＳＲが接続されるリボン接続面３Ｂａの高さを半導体チップ２Ｌが搭載されるチップ搭載面３ａよりも高くすることによる上記以外の効果、および好ましい高さについては、後で詳細に説明する。
＜金属リボンについて＞
次に、図５および図６に示す金属リボンについて説明する。なお以下の説明では金属リボン７ＨＳＲ、７ＬＳＲを一括して表わす符号として７Ｒを用いる。以下の説明において、金属リボン７Ｒと記載した時には、金属リボン７ＨＳＲおよび金属リボン７ＬＳＲの意味である。
図１３および図１４は、図５および図６に示す金属リボンの形成方法の概要を模式的に示す説明図である。また、図４４は、図１４に対する検討例を示す説明図である。
図５および図６に示す金属リボン７Ｒは、帯状に形成された金属部材（金属帯）であって、導通経路の断面積がワイヤ７ＧＷよりも大きい点でワイヤ７ＧＷとは区別される。例えば図６に示す例では、金属リボン７ＨＳＲの厚さは５０μｍ〜１００μｍ程度で、幅は７５０μｍ程度である。また、金属リボン７ＬＳＲの厚さは５０μｍ〜１００μｍ程度で、幅は２０００μｍ程度である。一方、ワイヤ７ＧＷの線径は、例えば、２０μｍ〜５０μｍ程度である。このように、金属リボン７Ｒを介して半導体チップ２とリード４（またはタブ３）を電気的に接続する場合、導通経路の断面積が大幅に大きくなるので、インピーダンス成分を低下させることができる点で好ましい。
また、図５に示す例では、電力損失低減の観点から、半導体チップ２Ｌの平面サイズ（面積）は半導体チップ２Ｈの平面サイズ（面積）よりも大きい。これにより、半導体チップ２Ｌのソース電極パッド２ＬＳＰの平面サイズ（面積）も半導体チップ２Ｈのソース電極パッド２ＨＳＰの平面サイズ（面積）よりも大きくなっている。このため、半導体チップ２Ｌのソース電極パッド２ＬＳＰに接続される金属リボン７ＬＳＲの幅は、半導体チップ２Ｈのソース電極パッド２ＨＳＰに接続される金属リボン７ＨＳＲの幅よりも広くなっている。なお、金属リボン７ＬＳＲの幅は、半導体チップ２Ｌのソース電極パッド２ＬＳＰからリード４ＬＳのリボン接続部（接続部）４Ｂに向かうＹ方向とは直交するＸ方向における金属リボン７ＬＳＲの対向する側面間距離として規定される。また、金属リボン７ＨＳＲの幅は、半導体チップ２Ｈのソース電極パッド２ＨＳＰからタブ３Ｌのリボン接続部（接続部）３Ｂに向かう方向とは直交する方向における金属リボン７ＨＳＲの対向する側面間距離として規定される。
また、半導体チップ２とリード４の間の導通経路の断面積をワイヤ７ＧＷよりも大きくできる接続方式としては、図５および図６に示す金属リボン７Ｒによるリボンボンディング方式の他、予め成形した金属板を、半田などの導電性接合材を介して接合する方法（金属クリップ方式）も本実施の形態に対する変形例として適用できる。図５および図６に示す金属リボン７Ｒは、予め成形される金属板（金属クリップ）とは相違する点がいくつか存在する。それらについて、以下に説明する。
図１３に示すように、金属リボン７Ｒの形成方法（リボンボンディング方式）では、金属帯２０を保持するリール（保持部）２１から金属帯２０を順次繰り出し、成形しながら被接合部（半導体チップ２の電極パッドＰＤやタブ３のリボン接続部３Ｂの接続面３Ｂａ）２２に金属帯２０を接合する。つまり、成形しながら被接合部２２に接合する点で予め成形された金属クリップとは相違する。
このため、ボンディング時の成形性を向上させる観点から、金属リボン７Ｒの厚さは薄くすることが好ましく、例えば上記したように、図５および図６に示す例では、５０μｍ〜１００μｍ程度である。逆に、予め成形しておき、その成形したものを被接合部に搭載する金属クリップは、成形後に剛性を有する必要がある。そのため、銅（Ｃｕ）材の場合でその厚さは１００〜２５０μｍ程度である。言い換えれば、金属リボン７Ｒは、成形しながら被接合部２２に接合するので、金属クリップと比較して板厚を薄くすることができる。
また、幅と長さが同じであれば、金属リボンは金属クリップに比べて厚さが薄い分、導体抵抗は高くなる。そのため、半導体装置（パッケージ）の薄型化を重視する場合は金属リボンを採用し、半導体装置の電気的特性を重視する場合は金属クリップを採用するとよい。
また、金属リボン７Ｒを被接合部２２に接合する際には、ボンディングツール（接合治具）２３に超音波を印加することにより、金属リボン７Ｒと被接合部の金属部材の接合界面に、金属結合を形成して接合する。そのため、図５に示すように、金属リボン７Ｒのボンディングツールが接触した部分には、超音波を印加した際の圧着痕ＰＢＤが残る。これは、金属リボンを採用した時の主な特徴の内の１つである。このように、金属リボンは、超音波を印加することにより被接合部２２と電気的な接続を成すため、金属リボンと被接合部との間に導電性接合材を必要としない。そのため、半導体装置を構成する材料が少なくなること、導電性接合材を供給する工程等が少なくなること等の理由により、半導体装置の組立コストを低減することができる。しかしながら、導電性接合材を使用する金属クリップにも、大きなメリットは有る。金属クリップと被接合部とを電気的に接続する導電性接合材に例えば半田材を用いた場合、その接続部の強度は金属リボンの超音波を印加して形成された接合部の接続強度に比べて高い。このことは、半導体装置の信頼性を向上する上で有効である。纏めると、コスト低減を重視する場合には金属リボン、信頼性確保を重視する場合には金属クリップを採用するとよいと言える。
また、金属リボン７Ｒのように成形しながら被接合部２２に接合する場合、離間した被接合部２２間を直線的に繋ぐように接続する場合には好適であるが、被接合部２２の平面的なレイアウトが複雑になっている場合には、成形が難しい。したがって、この場合には、予め所定形状に成形した金属板を接合する金属クリップ方式を適用した方が好ましい。
以上のように、金属リボンと金属クリップは、それぞれ長所と短所とが存在することが分かる。そのため、その時々の目的に応じて使い分けることが、重要である。
次に、リボンボンディング方式では、金属リボン７Ｒを成形し、複数の被接合部２２と接合した後、金属帯２０を切断する工程が必要になる。金属帯２０を切断する工程では、例えば図１４に示すように、切断刃２４を金属帯２０に向かって押し付けることで、切断することができる。この時、切断時の押し付け力が半導体チップ２に印加されることを抑制する（切断時の押し付け力で半導体チップ２の表面がダメージを受けることを防止する）観点からは、先に半導体チップ２の電極パッドＰＤと接合し、次にタブ３のリボン接続部３Ｂ（またはリード４のリボン接続部４Ｂ）に接続することが好ましい。言い換えれば、半導体チップ２の電極パッドＰＤを第１ボンド側、タブ３のリボン接続部３Ｂ（またはリード４のリボン接続部４Ｂ）を第２ボンド側とすることで、リボンボンディング時に半導体チップ２に印加される負荷を低減できる。
また、半導体チップ２が搭載されたタブ３に金属リボン７Ｒの被接合部２２を設ける場合には、半導体チップ２とボンディングツール２３が接触することを防止する必要がある。例えば、図４４に示すように、リボン接続部３Ｂのリボン接続面３Ｂａと半導体チップ２が搭載されるチップ接続部３Ｃのチップ搭載面３Ｃａとが同じ高さになっている場合、リボンボンディング時にボンディングツール２３と半導体チップ２が接触し易くなる。
ボンディングツール２３と半導体チップ２が接触することを防止する方法として、半導体チップ２とリボン接続部３Ｂの距離を広くとる方法が考えられる。この場合、実際の接合領域よりも広いスペースが必要となるため、半導体装置の小型化が困難になる。また、他の方法としては、リボンボンディング方式で、金属リボン７Ｒを接合した後で、タブ３上に半導体チップ２を搭載する方法が考えられる。しかしこの場合、複数の半導体チップ２を一括して搭載することができないので、製造工程が煩雑になる。
一方、図１４に示す例では、タブ３Ｌのリボン接続部３Ｂのリボン接続面３Ｂａの高さは、タブ３Ｌのチップ接続部３Ｃのチップ搭載面３Ｃａの高さよりも高い位置に配置されている。このため、リボンボンディング時に、半導体チップ２とリボン接続部３Ｂの距離が近い場合でも、ボンディングツール２３と半導体チップ２の接触を回避し易くなっている。つまり、図４４に示す比較例よりも、半導体チップ２とリボン接続部３Ｂの距離を近づけることができる。この結果、半導体装置の平面サイズを小型化することができる。
ここで、タブ３Ｌのリボン接続部３Ｂのリボン接続面３Ｂａの高さを、チップ接続部３Ｃのチップ搭載面３Ｃａの高さよりも高い位置に配置することにより、小型化が可能となることを、本願発明者が検討した実施例を例に挙げて説明する。
図１５は、図６に示すローサイド側のタブのリボン接続面の高さをチップ搭載面よりも高くした場合のタブの寸法例を示す要部断面図である。また、図１６は、図１５に対する変形例として、ローサイド側のタブに平面サイズの大きい半導体チップを搭載した場合の寸法例を示す要部断面図である。また、図４５は、図１５に対する検討例を示す要部断面図である。なお、図１５、図１６、および図４５では、ローサイド側のタブ３Ｌの断面視における寸法（長さ）をミリメートル（ｍｍ）単位で示している。なお、以下の説明で登場する寸法の具体的な数値は説明上の一例であって、これに限定されるものではない。
図１５、図１６および図４５に示す例では、ボンディングツール２３と切断刃２４の占有幅（金属リボン７Ｒをボンディングし、かつ切断するために最低限必要な幅）を１．２ｍｍとした。図４５に示すように、タブ３Ｌのリボン接続部３Ｂのリボン接続面３Ｂａの高さがチップ接続部３Ｃのチップ搭載面３Ｃａの高さと同じになっているため、ボンディングツール２３と切断刃２４の占有幅である１．２ｍｍ分のスペースを空けて半導体チップ２Ｌを搭載する必要がある。このため、タブ３Ｌ全体のスペースは２．５ｍｍとなる。
一方、図１５に示すように、タブ３Ｌのリボン接続部３Ｂのリボン接続面３Ｂａの高さを、チップ接続部３Ｃのチップ搭載面３Ｃａの高さよりも高い位置に配置した場合、ボンディングツール２３を半導体チップ２Ｌ上に重ねても、半導体チップ２Ｌが、ボンディングツール２３や金属帯２０と接触することを防止または抑制できる。このため、チップ搭載面３Ｃａの寸法を、０．９４ｍｍとすることができる。また、リボン接続部３Ｂおよび折り曲げ部３Ｗ（図６参照）の寸法を考慮しても、タブ３Ｌ全体の上面の平面視における寸法は、１．５９ｍｍとすることができる。つまり、図４５に示す場合と比較して、平面サイズを、０．９１ｍｍ分小型化できることが判った。
また、タブ３Ｌとタブ３Ｈの離間距離については、図１５に示す場合の方が僅かに（０．０２５ｍｍ分）大きくなる。これは折り曲げ部３Ｗ（図６参照）を形成するための加工代が必要になるからである。しかし、この加工代を考慮した場合であっても、図１５に示す実施例の場合、図４５に示す実施例と比較して、平面サイズを、０．８８５ｍｍ分小型化できることが判った。
また、変形例として、図１６に示すように、半導体チップ２Ｌの平面寸法を大きくすることができる。例えば図１６に示す例では、タブ３Ｈのタブ３Ｌ側の端部からタブ３Ｌのタブ３Ｈとは反対側の端部までの距離は、２．７ｍｍである。この距離は、図４５に示す実施例と同じである。しかし、図１６に示す実施例では、半導体チップ２Ｌの一辺の長さを１．５３５ｍｍにすることができる。
上記したように半導体チップ２Ｌの平面サイズを大きくすることにより、ローサイド用の電界効果トランジスタのオン抵抗を小さくできる。したがって、図１６に示す実施例は、半導体チップ２Ｌの平面サイズを大きくして、オン抵抗の低減を図った場合でも、半導体装置の平面サイズの増大を抑制できる点で好ましい。
さらに、半導体装置の製造面においても効果を奏する。つまり、半導体装置の製造工程において、複数の半導体チップ２を一括して搭載することができるようになるので、製造工程を簡略化することができる。この結果、製造効率を向上させることができる。その詳細については、後述する。
半導体装置を小型化し、かつ、リボンボンディング時にボンディングツール２３と半導体チップ２の接触を回避し易くする観点からは、図１４に示すように、リボンボンディング時に、ボンディングツール２３の下面２３ｂが半導体チップ２の表面２ａと対向するように配置されることが好ましい。リボンボンディング時にボンディングツール２３の下面２３ｂが半導体チップ２の表面２ａよりも高い位置に配置されていればボンディングツール２３と半導体チップ２の接触を回避できる。したがって、金属リボン７Ｒの厚さを考慮すれば、図１４に示すリボン接続面３Ｂａの高さが、チップ搭載面３Ｃａと半導体チップ２の表面２ａとの間の高さにある場合でも、下面２３ｂが表面２ａと接触させないようにすることはできる。
ただし、金属リボン７Ｒの厚さは上記したように、５０μｍ〜１００μｍ程度なので、ボンディングツール２３と半導体チップ２の接触を回避する観点からは、リボン接続面３Ｂａの高さは、半導体チップ２の表面２ａの高さ以上にすることが好ましい。また、ボンディングツール２３と半導体チップ２の接触を確実に回避する観点からは、リボン接続面３Ｂａの高さは、半導体チップ２の表面２ａの高さよりも高い位置に配置することが特に好ましい。
また、図６に示す例では、タブ３Ｈの厚さと、タブ３Ｌの厚さ（例えばチップ搭載面３Ｃａからその下面３Ｃｂまでの距離）は、例えばそれぞれ２００μｍ〜２５０μｍ程度で、同じ厚さになっている。また、図６に示す例では、半導体チップ２Ｈの厚さと半導体チップ２Ｌの厚さはそれぞれ５０μｍ程度から１６０μｍ程度で同じ厚さになっている。また、図６に示す例では、導電性接着材６Ｈ、６Ｌの厚さは、２０μｍ〜５０μｍ程度で同じ厚さになっている。このため、リボン接続面３Ｂａの高さをローサイド用の半導体チップ２Ｌの表面２Ｌａの高さよりも高くした場合には、リボン接続面３Ｂａの高さは、ハイサイド用の半導体チップ２Ｈの表面２Ｈａの高さよりも高い状態になっている。
また、リボン接続面３Ｂａの高さが、ハイサイド用の半導体チップ２Ｈの表面２Ｈａの高さよりも高くなっている場合には、ハイサイド用のソース電極パッド２ＨＳＰの高さよりもリボン接続面３Ｂａの高さが高い状態になっている。つまり、金属リボン７ＨＳＲを、ソース電極パッド２ＨＳＰ、リボン接続面３Ｂａの順に接続する場合、第１ボンド側となる接続点よりも、第２ボンド側となる接続点の位置の方が高い、所謂、打ち上げ型の構造になっている。
リボンボンディングを行う場合、例えば図４５に示す実施例のように第１ボンド側の接続点の位置よりも第２ボンド側の接続点の位置の方が低い、所謂、打ち下げ型の構造の場合、第１ボンド側に配置される半導体チップ２と金属リボン７Ｒの接触を避けるため、金属リボン７Ｒのループ形状を大きく（ループ距離を長く）することが好ましい。しかし、金属リボン７Ｒのループ形状が大きくなれば、金属リボン７Ｒの抵抗成分が増大することになる。
一方、図６に示すように、第１ボンド側の接続点の位置よりも第２ボンド側の接続点の位置の方が高い、所謂、打ち下げ型の構造でリボンボンディングを行う場合、金属リボン７ＨＳＲのループ形状を小さく（ループ距離を短く）しても、半導体チップ２Ｈと金属リボン７ＨＳＲの接触は防止できる。この結果、金属リボン７ＨＳＲのループ距離を短くして、抵抗成分を低減することができる。また、金属リボン７ＨＳＲのループ距離を短くすれば、タブ３Ｈとタブ３Ｌの距離を近づけやすくなるので、半導体装置１の更なる小型化を図ることができる。
また、図６に示す例では、タブ３Ｌのリボン接続面３Ｂａの高さとリード４ＬＳのリボン接続面４Ｂａの高さが同じ高さになっている。また、図６に示すタブ３Ｌのリボン接続面３Ｂａの高さと、図７および図８に示すリード４ＨＧ、４ＬＧのワイヤ接続部４Ｂｗのワイヤ接続面４Ｂｗａの高さ（厳密には金属膜４ＢｗＭとリード４ＨＧ、４ＬＧの基材との接合面の高さ）が同じ高さになっている。
このようにリボン接続面４Ｂａの高さを、リボン接続面４Ｂａおよびワイヤ接続面４Ｂｗａの高さと揃えることにより、タブ３Ｌおよびリード４ＬＳ、４ＨＧ、４ＬＧに曲げ加工を施す際に、曲げ角度の管理を容易に行うことができる。このため、図５に示すタブ３Ｌの折り曲げ部３Ｗ、リード４ＬＳ、４ＨＧ、４ＬＧの折り曲げ部４Ｗを一括して形成することができる。
＜半導体装置の製造方法＞
次に、図１〜図１４を用いて説明した半導体装置１の製造工程について説明する。半導体装置１は、図１７に示すフローに沿って製造される。図１７は、図１〜図１４を用いて説明した半導体装置の製造工程の概要を示す説明図である。各工程の詳細については、図１８〜図３６を用いて、以下に説明する。
＜リードフレーム準備工程＞
まず、図１７に示すリードフレーム準備工程では、図１８〜図２０に示すリードフレーム３０を準備する。図１８は、図１７に示すリードフレーム準備工程で準備するリードフレームの全体構造を示す平面図である。また、図１９は図１８に示すデバイス領域１個分の拡大平面図である。また、図２０は図１９のＡ−Ａ線に沿った拡大断面図である。
図１８に示すように、本工程で準備するリードフレーム３０は、外枠３０ｂの内側に複数（図１８では３２個）のデバイス領域３０ａを備えている。複数のデバイス領域３０ａは、それぞれ、図５に示す半導体装置１の１個分に相当する。リードフレーム３０は、複数のデバイス領域３０ａが行列状に配置された、所謂、多数個取り基材である。このように、複数のデバイス領域３０ａを備えるリードフレーム３０を用いることで、複数の半導体装置１を一括して製造することができるので、製造効率を向上させることができる。
また、図１９に示すように各デバイス領域３０ａの周囲は枠部３０ｃに囲まれている。枠部３０ｃは、図１７に示す個片化工程までの間、デバイス領域３０ａ内に形成された各部材を支持する支持部である。
また、図１９および図２０に示すように各デバイス領域３０ａには、図５および図６を用いて説明した複数のタブ３（タブ３Ｈ、タブ３Ｌ）および複数のリード４が既に形成されている。複数のタブ３は吊りリードＴＬを介してデバイス領域３０ａの周囲に配置された枠部３０ｃと連結され、枠部３０ｃに支持されている。また、複数のリード４は、それぞれ枠部３０ｃに連結され、枠部３０ｃに支持されている。
図１９に示す例では、平面視において四角形を成すデバイス領域３０ａの一辺側から対向辺に向かって、タブ３Ｈ、タブ３Ｌ、リード４ＬＳの順に並んでいる。また、タブ３Ｈと一体に形成されたリード４ＨＤの隣にはリード４ＨＧが配置されている。また、リード４ＬＳの隣にはリード４ＬＧが配置されている。
また、タブ３Ｌ、およびリード４ＨＧ、４ＬＳ、４ＬＧには、予め曲げ加工が施され、折り曲げ部３Ｗ、４Ｗが形成されている。言い換えれば、タブ３Ｌのリボン接続部３Ｂのリボン接続面３Ｂａは、タブ３Ｌのチップ接続部３Ｃのチップ搭載面３Ｃａよりも高い位置に配置されている。折り曲げ部３Ｗ、４Ｗは、例えばプレス加工により形成することができる。
折り曲げ部３Ｗを曲げ加工（プレス加工）により形成する場合、図２０に示すようにリボン接続部３Ｂの厚さは、タブ３Ｌのチップ搭載領域の厚さと同じ厚さになっている。言い換えれば、タブ３Ｌの厚さ方向において、リボン接続面３Ｂａからリボン接続面３Ｂａの直下の下面までの厚さは、チップ搭載面であるチップ搭載面３Ｃａからチップ搭載面３Ｃａの直下の下面３Ｃｂまでの厚さと等しい。
同様に、折り曲げ部４Ｗを曲げ加工（プレス加工）により形成する場合、図２０に示すようにリボン接続部４Ｂの厚さは、リード４ＬＳの端子部４Ｔの厚さと同じ厚さになっている。言い換えれば、リード４ＬＳの厚さ方向において、リボン接続面４Ｂａからリボン接続面４Ｂａの直下の下面までの厚さは、チップ搭載面である上面４ａから六出面である下面４ｂまでの厚さと等しい。このように、タブ３Ｌやリード４ＬＳに曲げ加工を施す方法は、容易に加工できる点で好ましい。
リードフレーム３０は、例えば銅（Ｃｕ）を主体とする金属部材から成る。なお、図示は省略したが、図１９に示すリードＨＧおよびリードＬＧのワイヤ接続部４Ｂｗのワイヤ接続面４Ｂｗａには、図７または図８を用いて説明した金属膜４ＢｗＭが予め形成されている。一方、図２０に示すタブ３Ｌのチップ接続部３Ｃのチップ搭載面３Ｃａには、金属膜４ＢｗＭ（図７、図８参照）は形成されず、基材（例えば銅）が露出している。リボンボンディングの場合、図１３および図１４に示すようなボンディングツール２３に超音波を印加することで、金属結合を形成させるので、金属膜４ＢＭよりも基材の金属材料を露出させた方が、接合強度を向上させることができる。
また、後述する半導体チップ搭載工程でダイボンド材として、半田材を用いる場合には、半田材の濡れ性を向上させる観点から、チップ搭載面３Ｃａ上にニッケル（Ｎｉ）や銀（Ａｇ）などの金属膜（図示は省略）する方が好ましい。ただし、本実施の形態では、上記したように、樹脂材料中に複数の導電性粒子（例えば銀粒子）を混合させた、導電性接着材を用いるので、導電性接着材とタブ３Ｌの濡れ性および接着性を向上させる観点から、上記金属膜は形成されず、基材（例えば銅）が露出している。
本工程で準備するリードフレーム３０の上記以外の特徴は、図５〜図１４を用いて説明した通りなので、重複する説明は省略する。
＜半導体チップ搭載工程＞
次に、図１７に示す半導体チップ搭載工程では、図２１および図２２に示すように、リードフレーム３０のタブ３Ｈ、３Ｌに半導体チップ２Ｈ、２Ｌを搭載する。図２１は、図１９に示す複数のチップ搭載部上にそれぞれ半導体チップを搭載した状態を示す拡大平面図である。また、図２２は図２１のＡ−Ａ線に沿った拡大断面図である。
本工程では、ハイサイド用のドレイン端子であるリード４ＨＤを兼ねるタブ３Ｈ上に、ハイサイド用のＭＯＳＦＥＴを備える半導体チップ２Ｈを搭載する。図２２に示すように、半導体チップ２Ｈはドレイン電極２ＨＤＰが形成された裏面２Ｈｂが、タブ３Ｈのチップ搭載面３Ｃａと対向するように、導電性接着材６Ｈを介して接着固定される。
また、本工程では、ハイサイド用のソース端子およびローサイド用のドレイン端子であるリード４ＬＤを兼ねるタブ３Ｌ上に、ローサイド用のＭＯＳＦＥＴを備える半導体チップ２Ｌを搭載する。図２２に示すように、半導体チップ２Ｌはドレイン電極２ＬＤＰが形成された裏面２Ｌｂが、タブ３Ｌのチップ搭載面３Ｃａと対向するように、導電性接着材６Ｌを介して接着固定される。
導電性接着材６Ｈ、６Ｌは、例えばエポキシ樹脂などの熱硬化性樹脂を含む樹脂材料中に複数の導電性粒子（例えば銀粒子）を混合させた導電性部材６である。このような導電性の接着材は、硬化させる前の性状は、ペースト状を成す。このため予めタブ３Ｈ、３Ｌのチップ搭載面にペースト状の導電性接着材６Ｈ、６Ｌを塗布した後、半導体チップ２Ｈ、２Ｌをチップ搭載面に向かって押し付ける。これにより、半導体チップ２Ｈ、２Ｌとタブ３Ｈ、３Ｌのチップ搭載面３Ｃａの間に導電性接着材６Ｈ、６Ｌを広げることができる。
この時、図１７に示すリボンボンディング工程において、金属リボン７ＨＳＲ（図６参照）の一端を接合する予定領域である、図２２に示すリボン接続部３Ｂのリボン接続面３Ｂａは、タブ３Ｌのチップ接続部３Ｃのチップ搭載面３Ｃａよりも高い位置に配置されている。このため、例えば導電性接着材６Ｌを押し広げる際に、導電性接着材６Ｌがリボン接続部３Ｂのリボン接続面３Ｂａに到達することを防止または抑制できる。
したがって、半導体チップ２Ｌをリボン接続部３Ｂのリボン接続面３Ｂａの近傍に搭載した場合であっても、リボン接続面３Ｂａが、導電性接着材６Ｌにより汚染されることを抑制できる。この結果、図１７に示すリボンボンディング工程において、金属リボン７ＨＳＲ（図６参照）の一端を安定的に接合することができる。言い換えれば、本実施の形態によれば、リボン接続面３Ｂａの高さをチップ接続部３Ｃのチップ搭載面３Ｃａよりも高くすることで、導電性接着材６Ｌの広がりを規制することができるので、半導体チップ２Ｌとリボン接続部３Ｂの位置を近づけることができる。この結果、タブ３Ｌ全体の平面サイズを小さくすることができるので、半導体装置１（図５参照）の小型化が図れる。
次に、本工程では、半導体チップ２Ｈ、２Ｌをタブ３Ｈ、３Ｌ上にそれぞれ搭載した後、導電性接着材６Ｈ、６Ｌを一括して硬化させる（キュア工程）。導電性接着材６Ｈ、６Ｌには、上記したように熱硬化性樹脂が含まれているので、加熱処理（ベーク処理）を施すことにより、導電性接着材６Ｈ、６Ｌに含まれる熱硬化性樹脂成分を硬化させる。ベーク条件の一例としては、１８０〜２５０℃の温度域で６０〜１２０分程度が挙げられる。本工程により、半導体チップ２Ｈのドレイン電極２ＨＤＰは、導電性接着材６Ｈ（詳しくは、導電性接着材６Ｈ中の複数の導電性粒子）を介してタブ３Ｈ（リード４ＨＤ）と電気的に接続される。また、半導体チップ２Ｌのドレイン電極２ＬＤＰは、導電性接着材６Ｌ（詳しくは、導電性接着材６Ｌ中の複数の導電性粒子）を介してタブ３Ｌ（リード４ＬＤ）と電気的に接続される。
このキュア工程では、導電性接着材６Ｈ、６Ｌに含まれるバインダ樹脂などの有機成分が、ガス（アウトガス）または液体（ブリード）として、導電性接着材６Ｈ、６Ｌから発生しやすい。この有機成分がリボン接続面３Ｂａに付着すると、図１７に示すリボンボンディング工程で、金属リボン７ＨＳＲ（図６参照）の一端を接合する際の阻害要因になる。しかし、本実施の形態によれば、リボン接続面３Ｂａの高さをチップ搭載面３Ｃａよりも高くする（リボン接続面３Ｂａをチップ搭載面３Ｃａから離して配置する）ことで、アウトガスやブリードがリボン接続面３Ｂａに付着し難くなる。この結果、図１７に示すリボンボンディング工程において、金属リボン７ＨＳＲ（図６参照）の一端を安定的に接合することができる。言い換えれば、本実施の形態によれば、リボン接続面３Ｂａの高さをチップ搭載面３Ｃａよりも高くすることで、アウトガスやブリードによるリボン接続面３Ｂａの汚染を抑制することができるので、半導体チップ２Ｌとリボン接続部３Ｂの位置を近づけることができる。この結果、タブ３Ｌ全体の平面サイズを小さくすることができるので、半導体装置１（図５参照）の小型化が図れる。
また、本実施の形態によれば、導電性接着材６Ｈ、６Ｌを一括して硬化させることができる。言い換えれば、導電性接着材６Ｈを硬化させる工程と、導電性接着材６Ｌを硬化させる工程を別々に設ける必要がない。このため、パッケージの組立工程全体として、製造工程を簡略化することができる。
なお、本工程で、導電性接着材６Ｈ、６Ｌを一括して硬化させるためには、キュア工程は、半導体チップ２Ｈ、２Ｌがそれぞれ搭載された後で行う必要があるが、半導体チップ２Ｈ、２Ｌの搭載順序は問わない。つまり、半導体チップ２Ｈ、２Ｌのうち、いずれか一方を先に搭載し、他方を後で搭載すれば良い。
また、半導体チップ２Ｈ、２Ｌの構造は、図１および図２を用いて既に説明したので、重複する説明は省略する。
＜リボンボンディング工程＞
また、図１７に示すリボンボンディング工程では、図２３および図２４に示すように、半導体チップ２Ｈのソース電極パッド２ＨＳＰとタブ３Ｌのリボン接続部３Ｂのリボン接続面３Ｂａを、金属リボン７ＨＳＲを介して電気的に接続する。また、本工程では、半導体チップ２Ｌのソース電極パッド２ＬＳＰとリード４ＬＳのリボン接続部４Ｂのリボン接続面４Ｂａを、金属リボン７ＬＳＲを介して電気的に接続する。
図２３は、図２１に示す複数の半導体チップと、複数のリードを、それぞれ金属リボンを介して電気的に接続した状態を示す拡大平面図である。また、図２４は図２３のＡ−Ａ線に沿った拡大断面図である。また、図２５〜図２９は、図２４に示す金属リボンを接合する工程を順に示す拡大断面図である。
本工程では、図１３および図１４を用いて説明したリボンボンディング方式により、金属リボン７ＨＳＲ、７ＬＳＲを順に形成する。金属リボン７ＨＳＲ、７ＬＳＲのうち、どちらを先に形成するかは、リボン接続部のレイアウトにより決定することができるが、図２４に示すタブ３Ｌのリボン接続部３Ｂを金属リボン７ＨＳＲの第２ボンド側とする場合には、金属リボン７ＨＳＲを先に形成（ボンディング）することが好ましい。この場合、半導体チップ２Ｌの表面２Ｌａ上に、金属リボン７ＬＳＲが形成されていない状態でリボン接続部３Ｂに金属リボン７ＨＳＲを接合することになるので、ボンディングツール２３を容易に移動させる事が出来る。
本工程では、まず、図２５に示すように、ハイサイド用の半導体チップ２Ｈのソース電極パッド２ＨＳＰに金属帯２０の一端（図２４に示す金属リボン７ＨＳＲの一端）を接合する。この時、金属帯２０をソース電極パッド２ＨＳＰに押し付けることで、ボンディングツール２３に倣って金属帯２０の形状が変形する。また、ボンディングツール２３に超音波を印加することで、金属帯２０とソース電極パッド２ＨＳＰとの接触界面に金属結合を形成し、金属帯２０とソース電極パッド２ＨＳＰを電気的に接続することができる。
また、タブ３Ｈのチップ搭載面の反対側に位置する下面３ｂは、支持台２５のタブ保持面２５ａと密着し、支持台２５に保持されている。このように被接合部であるソース電極パッド２ＨＳＰが、支持台２５により支持された状態でボンディングを行うことにより、ボンディングツール２３に印加した超音波が、金属帯２０の接合面に効率的に伝達される。この結果、金属帯２０とソース電極パッド２ＨＳＰの接合強度を向上させることができる。支持台２５は、ボンディングツール２３に印加された超音波が、接合界面に集中的に伝達されるように、例えば金属製のテーブル（金属テーブル）を用いることが好ましい。
次に、金属帯２０を保持するリール２１から金属帯２０を順次繰り出しながらボンディングツール２３を移動させて、図２６に示すように、タブ３Ｌのリボン接続部３Ｂのチップ搭載面３Ｃａに金属帯２０の他端を接合する。この時、金属帯２０をタブ３Ｌのリボン接続面３Ｂａに押し付けることで、ボンディングツール２３に倣って金属帯２０がタブ３Ｌのリボン接続面３Ｂａと密着するように変形する。また、ボンディングツール２３に超音波を印加することで、金属帯２０とリボン接続部３Ｂのリボン接続面３Ｂａとの接触界面に金属結合を形成し、金属帯２０とリボン接続部３Ｂのリボン接続面３Ｂａを電気的に接続することができる。
また、リボン接続部３Ｂのリボン接続面３Ｂａの反対側（直下）に位置する下面は、支持台２５のリボン接続部保持面２５ｂと密着し、支持台２５に保持されている。図２６に示す例では、タブ３Ｌには上記の通り曲げ加工が施されているので、リボン接続部保持面２５ｂはタブ保持面２５ａよりも高い位置に配置されている。このように被接合部であるリボン接続部３Ｂのリボン接続面３Ｂａが、支持台２５のリボン接続部保持面２５ｂにより支持された状態でボンディングを行うことにより、ボンディングツール２３に印加した超音波が、金属帯２０の接合面に効率的に伝達される。この結果、金属帯２０とリボン接続部３Ｂの接合強度を向上させることができる。
また、図２６に示す例では、半導体チップ２Ｌがリボン接続部３Ｂの近傍に配置されるので、ボンディングツール２３の一部と半導体チップ２Ｌが厚さ方向に重なっている。言い換えればボンディングツール２３の下面２３ｂの一部と半導体チップ２Ｌの表面２Ｌａが対向している。しかし、本実施の形態によれば、リボンボンディング時に、ボンディングツール２３の下面２３ｂが半導体チップ２Ｌの表面２Ｌａよりも高い位置に配置されるように、リボン接続部３Ｂのリボン接続面３Ｂａの位置をタブ３Ｌのチップ搭載面であるチップ搭載面３Ｃａよりも高く配置している。
このため、図２６に示すように、金属帯２０をリボン接続部３Ｂに接合する際に、ボンディングツール２３の一部と半導体チップ２Ｌが厚さ方向に重なる程、半導体チップ２Ｌをリボン接続部３Ｂ側に近づけて配置した場合でも、ボンディングツール２３と半導体チップ２Ｌが接触することを防止または抑制できる。
次に、図２７に示すように、ボンディングツール２３をリボン接続面３Ｂａに沿って半導体チップ２Ｌ側にさらに移動させる。そして、切断刃２４を金属帯２０に向かって押し付けることで、金属帯２０を切断する。これにより、半導体チップ２Ｈのソース電極パッド２ＨＳＰとタブ３Ｌと一体に形成されたリボン接続部３Ｂを電気的に接続する、金属リボン７ＨＳＲが金属帯２０から分離されて形成される。この時、切断刃２４による切断位置は、リボン接続部３Ｂのリボン接続面３Ｂａ上にすることが好ましい。金属帯２０を切断刃２４とリボン接続面３Ｂａの間に挟んだ状態で切断する方が、安定的に金属帯２０を切断することができる。
また、本実施の形態によれば、リボンボンディング時に、ボンディングツール２３の下面２３ｂが半導体チップ２Ｌの表面２Ｌａよりも高い位置に配置されるように、リボン接続部３Ｂのリボン接続面３Ｂａの位置をタブ３Ｌのチップ搭載面であるチップ搭載面３Ｃａよりも高く配置している。したがって図２７に示すように、金属帯２０を切断する際に、ボンディングツール２３の一部と半導体チップ２Ｌが厚さ方向に重なる程、半導体チップ２Ｌをリボン接続部３Ｂ側に近づけて配置した場合でも、ボンディングツール２３と半導体チップ２Ｌが接触することを防止または抑制できる。
次に、図２８に示すように、ローサイド用の半導体チップ２Ｌのソース電極パッド２ＬＳＰに金属帯２０の一端（図２４に示す金属リボン７ＬＳＲの一端）を接合する。図２３に示す金属リボン７ＨＳＲと金属リボン７ＬＳＲは、幅が異なる。このため、金属リボン７ＨＳＲを接合する際に使用したボンディングツール２３とは、供給する金属帯２０幅が異なるボンディングツール２３を用いて金属リボン７ＬＳＲ（図２４参照）を接合する。ただし、供給する金属帯２０の幅が異なる点を除き、図２５〜図２７に示すボンディングツール２３と同様な構造なので、ボンディングツール２３として示し、重複する説明は省略する。
本工程では、ボンディングツール２３に超音波を印加することで、金属帯２０とソース電極パッド２ＬＳＰとの接触界面に金属結合を形成し、金属帯２０とソース電極パッド２ＨＳＰを電気的に接続することができる。また、タブ３Ｌのチップ搭載面３Ｃａの反対側に位置する下面３Ｃｂは、支持台２５のタブ保持面２５ａと密着し、支持台２５に保持されている。このため、ボンディングツール２３に印加した超音波が、金属帯２０の接合面に効率的に伝達される。この結果、金属帯２０とソース電極パッド２ＬＳＰの接合強度を向上させることができる。
また、図２４に示す例では、ローサイド用のソース電極パッド２ＬＳＰを２箇所に分割して形成しているので、本工程では、ボンディングツール２３を２箇所のソース電極パッド２ＬＳＰ上に順次移動させて、金属帯２０を順次接合する。なお接合方法は、同様なので、図示は省略する。
次に、金属帯２０を保持するリール２１から金属帯２０を順次繰り出しながらボンディングツール２３を移動させて、図２９に示すように、リード４ＬＳのリボン接続部４Ｂの上面４ａに金属帯２０の他端を接合する。この時、金属帯２０をリード４ＬＳのリボン接続面４Ｂａに押し付けることで、ボンディングツール２３に倣って金属帯２０がリボン接続面４Ｂａと密着するように変形する。また、ボンディングツール２３に超音波を印加することで、金属帯２０とリボン接続部４Ｂのリボン接続面４Ｂａとの接触界面に金属結合を形成し、金属帯２０とリボン接続部４Ｂのリボン接続面４Ｂａを電気的に接続することができる。
リード４ＬＳには半導体チップは搭載されないので、リボンボンディング時のボンディングツール２３と半導体チップが接触する課題は生じない。しかし、図６を用いて説明したように、封止体５からリード４ＬＳが脱落し難くする観点から、リード４ＬＳのリボン接続部４Ｂのリボン接続面４Ｂａは端子部４Ｔの上面４ａよりも高い位置に配置することが好ましい。
このため、本工程では、リボン接続部４Ｂの上面４ａの反対側（直下）に位置する下面は、支持台２５のリボン接続部保持面２５ｂと密着し、支持台２５に保持されている。図２９に示す例では、支持台２５の一部に突出部２５ｃが設けられ、突出部の上面がリボン接続部保持面２５ｂとなっている。このように被接合部であるリボン接続部４Ｂのリボン接続面４Ｂａが、支持台２５のリボン接続部保持面２５ｂにより支持された状態でボンディングを行うことにより、ボンディングツール２３に印加した超音波が、金属帯２０の接合面に効率的に伝達される。この結果、金属帯２０とリボン接続部４Ｂの接合強度を向上させることができる。
次に、ボンディングツール２３をリボン接続面４Ｂａに沿って半導体チップ２Ｌ側にさらに移動させる。そして、切断刃２４を金属帯２０に向かって押し付けることで、金属帯２０を切断する。金属帯２０の切断方法は、図２７を用いて説明した方法と同様なので図示および重複する説明は省略する。
以上の工程により、図２３および図２４に示すように、半導体チップ２Ｈのソース電極パッド２ＨＳＰとタブ３Ｌのリボン接続部３Ｂのリボン接続面３Ｂａとは、金属リボン７ＨＳＲを介して電気的に接続される。また、半導体チップ２Ｌのソース電極パッド２ＬＳＰとリード４ＬＳのリボン接続部４Ｂのリボン接続面４Ｂａとは、金属リボン７ＬＳＲを介して電気的に接続される。
＜ワイヤボンディング工程＞
また、図１７に示すワイヤボンディング工程では、図３０〜図３２に示すように、半導体チップ２Ｈのゲート電極パッド２ＨＧＰとリード４ＨＧのリボン接続部４Ｂのリボン接続面４Ｂａを、ワイヤ（金属ワイヤ）７ＧＷを介して電気的に接続する。また、本工程では、半導体チップ２Ｌのゲート電極パッド２ＬＧＰとリード４ＬＧのリボン接続部４Ｂのリボン接続面４Ｂａを、ワイヤ（金属ワイヤ）７ＧＷを介して電気的に接続する。
図３０は、図２３に示す複数の半導体チップと、複数のリードを、それぞれワイヤを介して電気的に接続した状態を示す拡大平面図である。また、図３１は図３０のＡ−Ａ線に沿った拡大断面図である。また、図３２は図３０のＢ−Ｂ線に沿った拡大断面図である。
図３１または図３２に示すように、本工程では、ボンディングツール２６に超音波を印加することにより、ワイヤ７ＧＷの一部を被接合部と金属結合させることにより接合する。例えば、図３１および図３２に示す例では、まず、ゲート電極パッド２ＨＧＰ、２ＬＧＰの最表面に形成された金属膜（例えばアルミニウム膜、あるいは金膜）に、例えば金（Ａｕ）から成るワイヤ７ＧＷの一端を接合する。この時、ボンディングツール２６に超音波を印加して接合界面に金属結合を形成する。
次に、ボンディングツール２６からワイヤ２７を繰り出しながらボンディングツール２６をリボン接続部４Ｂ上に移動させる。リード４ＨＧ、４ＬＧのリボン接続部４Ｂのリボン接続面４Ｂａには、ワイヤ７ＧＷとリード４ＨＧ、４ＬＧの基材（例えば銅）の接続強度を向上させることができる金属膜４ＢＭが形成されている。リード４ＨＧ、４ＬＧの基材は例えば銅（Ｃｕ）から成り、金属膜４ＢＭは例えば銀（Ａｇ）から成る。そして、ボンディングツール２６に超音波を印加することにより、ワイヤ２７の一部（第２ボンド部）と金属膜４Ｂの接合界面に金属結合を形成し、これらを電気的に接続する。次に、ワイヤ２７を切断すれば、図３１および図３２に示すワイヤ７ＧＷが形成される。
本工程では、被接合部に超音波を効率的に伝達させ、接合強度を向上させる観点から、支持台２８により被接合部を支持した状態でボンディングツール２６に超音波を印加することが好ましい。
また、図１７では、ワイヤボンディング工程をリボンボンディング工程の後で行うことを示しているが、変形例としては、リボンボンディング工程を行った後で、ワイヤボンディング工程を行うこともできる。ただし、リボンボンディング工程で使用するボンディングツール２３（図２５〜図２９参照）は、ワイヤボンディング工程で使用するボンディングツール２６（図３１、図３２参照）と比較して大きい。このため、リボンボンディング時にボンディングツール２３がワイヤ７ＧＷに接触することを防止する観点からは、図１７に示すようにリボンボンディング工程の後で、ワイヤボンディング工程を行うことが好ましい。さらに、リボンボンディング工程で印加する超音波のパワー（エネルギー）は、ワイヤボンディングで印加する超音波のパワー（エネルギー）よりも大きい場合が多い。これは、上述したボンディングツールのサイズの違いにも関係するが、リボンボンディング工程でボンディングツール２３が超音波を印加する面積の方が、ワイヤボンディング工程でボンディングツール２６が超音波を印加する面積よりも大きいためである。そのため、先にワイヤ７ＧＷを形成した後にリボンボンディングを行うと、超音波のパワーの影響により、ワイヤ７ＧＷが電極パッドから剥がれてしまう危険性が高くなる。そのような危険性を回避するためにも、リボンボンディング工程の後で、ワイヤボンディング工程を行う方が好ましい。
＜封止工程＞
次に、図１７に示す封止工程では、図３４に示すように、半導体チップ２Ｈ、２Ｌ、タブ３Ｈ、３Ｌの一部、リードＬＳ４のリボン接続部４Ｂ、および金属リボン７ＨＳＲ、７ＬＳＲを絶縁樹脂で封止し、封止体５を形成する。図３３は、図３０に示す複数の半導体チップおよび複数の金属リボンを封止する封止体を形成した時の実装面側の状態を示す拡大平面図である。また、図３４は図３３のＡ−Ａ線に沿った拡大断面において、成形金型内にリードフレームが配置された状態を示す拡大断面図である。
本工程では、例えば、図３４に示すように上型（第１金型）３２と、下型（第２金型）３３を備える成形金型３１を用いて、所謂トランスファモールド方式により封止体５を形成する。
図３３に示す例では、デバイス領域３０ａの複数のタブ３およびタブ３の周囲に配置された複数のリード４が上型３２に形成されたキャビティ３４内に位置するようにリードフレーム３０を配置し、上型３２と下型３３でクランプする（挟み込む）。この状態で、軟化（可塑化）させた熱硬化性樹脂（絶縁樹脂）を、成形金型３１のキャビティ３４に圧入すると、絶縁樹脂はキャビティ３４と下型３３で形成された空間内に供給され、キャビティ３４の形状に倣って成形される。
この時、タブ３Ｈ、３Ｌの下面３ｂ、３Ｃｂおよびリード４ＬＳの端子部４Ｔの下面４ｂを下型３３と密着させれば、下面３ｂ、３Ｃｂ、４ｂは、封止体５の下面５ｂにおいて封止体５から露出する。一方、タブ３Ｌのリボン接続部３Ｂの下面およびリード４ＬＳのリボン接続部４Ｂの下面は下型３３と密着させない。このためリボン接続部３Ｂ、４Ｂは絶縁樹脂に覆われ、封止体５により封止される。また、図示は省略するが、図３１および図３２を用いて説明したリード４ＨＧ、４ＬＧについても、端子部４Ｔの下面４ｂはそれぞれ図３３に示す封止体５から露出し、リボン接続部４Ｂはそれぞれ封止体５に封止される。このように、タブ３およびリード４のそれぞれ一部を封止体５に封止されることで、封止体５から脱落し難くなる。
なお、図３３では、一つのキャビティ３４内に一つのデバイス領域３０ａを収容する、所謂、個片モールド方式の実施態様について説明した。しかし変形例として、例えば図１８に示すような複数のデバイス領域３０ａを一括して覆うキャビティ３４を有する成形金型を用いて、複数のデバイス領域３０ａを一括して封止する方式を適用することもできる。このような封止方式は、一括封止（Block Molding）方式またはＭＡＰ（Mold Array Process）方式と呼ばれ、１枚のリードフレーム３０における有効面積が大きくなる。
また、封止体５は、絶縁性の樹脂を主体として構成されるが、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子を熱硬化性樹脂に混合することで、封止体５の機能（例えば、反り変形に対する耐性）を向上させることができる。
＜めっき工程＞
次に、図１７に示すめっき工程では、図３５に示すように、リードフレーム３０を図示しないめっき溶液に浸し、封止体５から露出した金属部分の表面に金属膜ＳＤを形成する。図３５は、図３４に示すタブおよびリードの封止体からの露出面に金属膜を形成した状態を示す拡大断面図である。
図３５に示す例では、例えば、半田溶液にリードフレーム３０を浸し、電気めっき方式により半田膜である金属膜ＳＤを形成する。金属膜ＳＤは、完成した半導体装置１（図６参照）を図示しない実装基板に実装する際に、接合材の濡れ性を向上させる機能を有している。半田膜の種類としては、例えば、錫−鉛めっき、Ｐｂフリーめっきである純錫めっき、錫−ビスマスめっき等が挙げられる。
なお、予めリードフレームに導体膜が形成された先付けめっきのリードフレームを用いてもよい。このときの導体膜は、例えば、ニッケル膜と、ニッケル膜上に形成されたパラジウム膜と、パラジウム膜上に形成された金膜により形成される場合が多い。先付けめっきのリードフレームを用いる場合は、本めっき工程は省略される。
ただし、上記したように、金属リボン７Ｒの接合領域は、基材である銅（Ｃｕ）が露出している方が、接合強度を向上させることが好ましい。また、ダイボンド材として導電性接着材を用いる場合には、チップ搭載領域は、基材である銅（Ｃｕ）が露出している方が、接合強度を向上させることが好ましい。したがって、先付けめっきのリードフレームを用いる場合であっても、金属リボン７Ｒの接合領域およびチップ搭載領域には導体膜を形成しない方が好ましい。
＜個片化工程＞
次に、図１７に示す個片化工程では、図３６に示すように、リードフレーム３０をデバイス領域３０ａ毎に分割する。図３６は、図３３に示すリードフレームを個片化した状態を示す拡大平面図である。
本工程では、図３６に示すように、リード４ＬＳの一部を切断し、リード４ＬＳを枠部３０ｃから切り離す。また、本工程では、タブ３Ｌを支持する複数の吊りリードＴＬの一部を切断し、タブ３Ｌを枠部３０ｃから切り離す。また、タブ３Ｈを支持する複数の吊りリードＴＬおよびリード４ＨＤの一部を切断し、タブ３Ｈを枠部３０ｃから切り離す。また、リード４ＨＧ、４ＬＧの一部をそれぞれ切断し、リード４ＨＧ、４ＬＧのそれぞれを枠部３０ｃから切り離す。切断方法は特に限定されず、プレス加工、あるいは回転刃を用いた切削加工により切断することができる。
以上の各工程により、図１〜図１４を用いて説明した半導体装置１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
＜変形例＞
次に、上記実施の形態で説明した実施態様に対する種々の変形例について説明する。
まず、上記実施の形態では、半導体チップ２Ｈ、２Ｌを接着固定し、かつタブ３Ｈ、３Ｌと電気的に接続するための導電性部材６として、導電性接着材６Ｈ、６Ｌを使用する実施態様について説明した。しかし、図３７に示す変形例の半導体装置１ａのように、導電性部材６として、半田材６Ｓを用いることができる。図３７は、図６に対する変形例である半導体装置の断面図である。
図３７に示す半導体装置１ａは、半導体チップ２Ｈ、２Ｌをタブ３Ｈ、３Ｌに接着固定し、かつ電気的に接続する導電性部材６として、半田材６Ｓを用いている点で、図６に示す半導体装置１とは相違する。半導体装置１の実装時に再溶融することを抑制するため、半田材６Ｓは、金属膜ＳＤや実装時に用いる接合材よりも融点が高い材料にすることが好ましい。高融点化の方法は特に限定されないが、例えば、錫（Ｓｎ）に混合される鉛（Ｐｂ）等の含有率を増加させることにより、融点を上昇させることができる。一例として、鉛の含有率が９０重量％以上の半田が用いられる。
また、図６に示す導電性接着材６Ｈ、６Ｌは、樹脂中に含まれる導電性粒子が接触することにより導通経路を形成するのに対し、半田材６Ｓは、全体が導体により構成される。したがって、導電性部材６に半田材６Ｓを用いた場合には、導電性接着材を用いた場合よりも電気的接続信頼性を向上させられる点では好ましい。
また、半田材６Ｓを用いる場合には、タブ３Ｈ、３Ｌのチップ搭載面との接続強度を向上させる観点から、タブ３Ｈ、３Ｌの基材が例えば銅（Ｃｕ）から成る場合、チップ搭載面であるチップ搭載面３ａ、３Ｃａを半田材６Ｓとの接続強度を向上させることができる金属膜３ＢＭで覆うことが好ましい。金属膜３ＢＭはチップ搭載面３ａ、３Ｃａに対する半田材６Ｓの濡れ性を向上させる機能を有するめっき導体膜であって、例えば、ニッケル（Ｎｉ）膜、あるいは銀（Ａｇ）膜などを例示することができる。
なお、図３７に対する更なる変形例として、タブ３およびリード４の露出面全体に金属膜３ＢＭを形成する方法もある。ただし、上記したように、金属リボン７Ｒを接合する領域は、基材である銅（Ｃｕ）を露出させた方が接続強度を向上させることができる。したがって、金属リボン７Ｒの接続強度向上の観点から、図３７に示すように、半導体チップ２Ｈ、２Ｌを搭載するチップ搭載領域に、部分的に金属膜３ＢＭを形成することが好ましい。
また、半田材６Ｓをダイボンド材として用いる場合には、半田材を溶融させるための加熱処理工程（リフロー工程）が必要になる。このリフロー工程では、上記したキュア工程よりも高温で加熱する必要があるので、半導体チップ２Ｈ、２Ｌに負荷がかかる。したがって、半導体チップに与えられる付加を低減する観点から、半田材６Ｓを加熱する工程は１回にすることが好ましい。つまり、半導体チップ２Ｈを接合する半田材６Ｓと半導体チップ２Ｌを接合する半田材６Ｓを１回のリフロー工程で一括して溶融、硬化させることが好ましい。
また、半田材６Ｓを用いる場合であっても、半田材６Ｓがリボン接続部３Ｂのリボン接続面３Ｂａに漏れ出せば、リボン接続面が汚染される。したがって、リボン接続面３Ｂａの高さがチップ搭載面であるチップ搭載面３Ｃａと同じ高さまたはそれより低い高さに位置する場合、上記した導電性接着材６Ｈ、６Ｌを用いた場合と同様に、リボン接続面とチップ搭載面の距離を引き離す必要がある。この結果、半田材６Ｓを用いた場合であっても、小型化が困難になるという課題が生じる。そのため、これまでいくつか説明してきた特徴の主なものは、その課題を解決することができる。
図３７に示す半導体装置１ａは、上記した相違点以外の点では、上記実施の形態で説明した半導体装置１と同様なので、重複する説明は省略する。
次に、上記実施の形態では、タブ３Ｌのリボン接続部３Ｂのリボン接続面３Ｂａの高さをチップ搭載面であるチップ搭載面３Ｃａの高さよりも高くする方法として、タブ３Ｌに曲げ加工を施して折り曲げ部３Ｗを形成する方法について説明した。しかし、図３８に示す変形例の半導体装置１ｂのように、リボン接続部３Ｂの板厚を、チップ搭載領域の厚さよりも厚くすることにより、リボン接続面３Ｂａの高さをチップ搭載面３Ｃａよりも高くすることができる。図３７は、図６に対する別の変形例である半導体装置の断面図である。
図３８に示す半導体装置１ｂは、タブ３Ｌと一体に形成されたリボン接続部３Ｂの厚さが、半導体チップ２Ｌの搭載領域の厚さよりも厚い点で図６に示す半導体装置１とは相違する。言い換えればタブ３Ｌの厚さ方向において、リボン接続面３Ｂａから、その直下の下面３Ｂｂまでの厚さ（距離）は、チップ搭載面であるチップ搭載面３Ｃａから、その直下の下面３Ｂｂまでの厚さ（距離）よりも厚い（大きい）。
また、半導体装置１ｂは、タブ３Ｌのリボン接続部３Ｂの下面３Ｂｂが、チップ搭載領域の下面３Ｃｂと連なり、封止体５から露出している点で図６に示す半導体装置１と相違する。
このようにすることにより、リボン接続面３Ｂａの高さをリボン接続部３Ｂの厚さにより制御できるので、半導体装置１のように、例えばプレス加工により折り曲げ部３Ｗを形成する場合よりもリボン接続面３Ｂａの高さを高精度で制御することができる。図３８に示すような段差部３ＤＳを備えるリボン接続部３Ｂは、例えばエッチング加工を施すことにより形成できる。あるいは、リードフレーム３０（図１９参照）を形成する段階で、リボン接続部３Ｂの金属板に、曲げ加工および塑性変形加工を施すことで形成することができる。上記いずれの場合であっても、リボン接続面３Ｂａの位置（高さ）を高精度で加工することができる。
リボン接続面３Ｂａの高さは、上記したように、リボンボンディング工程におけるボンディングツール２３と半導体チップ２Ｌの接触を回避可能な程度に高くすることが好ましい。一方、リボン接続面３Ｂａの高さが高くなりすぎると、金属リボン７ＨＳＲの高さが高くなるので、パッケージ高さが高くなる。したがって、リボン接続面３Ｂａの高さを高精度で制御すれば、パッケージ高さが高くなることを抑制できる点で好ましい。
また、半導体装置１ｂは、タブ３Ｌのリボン接続部３Ｂのリボン接続面３Ｂａとチップ搭載面であるチップ搭載面３Ｃａの間に折り曲げ部３Ｗ（図６参照）は形成されず、リボン接続面３Ｂａとチップ搭載面であるチップ搭載面３Ｃａの間には、段差部（傾斜面）３ＤＳが配置されている点で、図６に示す半導体装置１と相違する。
上記実施の形態では、折り曲げ部３Ｗを形成することにより、封止体５とリボン接続部３Ｂの余白領域で発生した剥離の進展を抑制できることを説明した。図３８に示す半導体装置１ｂのようにリボン接続面３Ｂａとチップ搭載面３Ｃａの間に段差部３ＤＳを有する場合には、段差部３ＤＳによって剥離の進展を抑制することができる。特に、リボン接続面３Ｂａと段差部３ＤＳの境界、およびチップ搭載面３Ｃａと段差部３ＤＳの境界において、剥離の進展が妨げられ易くなる。つまり、図３８に示す変形例によれば、段差部３ＤＳにより剥離の進展を抑制できるので、導電性接着材６Ｌの剥離に起因する電気的特性の低下を抑制できる。言い換えれば、半導体装置１ｂの信頼性を向上させることができる。また、図３８に示す変形例は、製造工程において以下の点で優れている。すなわち、半導体装置１ｂはタブ３に折り曲げ部を有しないので、上記したリボンボンディング工程において、図２５に示す支持台２５に代えて、突出部２５ｃが設けられていない平坦な支持台（図示は省略）を用いることができる。これによりリボンボンディング工程で使用する支持台の構造を簡素化することができる。また、リボン接続面３Ｂａの直下の下面３Ｂｂを、平坦な保持面でしっかりと保持することができるので、安定的にリボンボンディングを行うことができる。
図３８に示す半導体装置１ｂは、上記した相違点以外の点では、上記実施の形態で説明した半導体装置１と同様なので、重複する説明は省略する。
次に、上記実施の形態では、判りやすさのために、２個の半導体チップ２が内蔵された半導体装置１について説明した。しかし一つのパッケージに内蔵される半導体チップ２の数は２個以上であれば良く、例えば図３９に示すように３個の半導体チップ２が内蔵された半導体装置１ｃに適用することができる。図３９は、図５に対する変形例である半導体装置の内部構造を示す平面図である。また、図４０は、図１に対する変形例であって、図３９に示す半導体装置が組み込まれた電源回路の構成例を示す説明図である。また、図４１は、図３９のＡ−Ａ線に沿った拡大断面図である。また、図４２は、図３９のＢ−Ｂ線に沿った拡大断面図である。
図３９に示すに示す半導体装置１ｃは、半導体チップ２Ｈ、２Ｌに加えて、第３の半導体チップである半導体チップ２Ｓを有している点で図５に示す半導体装置１と相違する。図４０に示すように、半導体チップ２Ｓは、半導体チップ２Ｈが有するハイサイド用のＭＯＳＦＥＴ２ＨＱ、および半導体チップ２Ｌが有するローサイド用のＭＯＳＦＥＴ２ＬＱ駆動する、ドライバ回路ＤＲ１、ＤＲ２を有している。また、半導体チップ２Ｓは、ドライバ回路ＤＲ１、ＤＲ２を介して、ＭＯＳＦＥＴ２ＨＱ、２ＬＱの駆動を制御する、制御回路ＣＴを有している。つまり、図４０に示す半導体装置１ｃは、図１に示す半導体装置１および半導体装置１１を一つのパッケージ内に内蔵する半導体パッケージである。半導体装置１ｃは、ハイサイド用のＭＯＳＦＥＴ２ＨＱ、ローサイド用のＭＯＳＦＥＴ２ＬＱ、ドライバ回路ＤＲ１、ＤＲ２、および制御回路ＣＴを一つのパッケージ内に有するので、電力変換回路全体の実装面積を低減することができる。
また、図４１に示すように、半導体チップ２Ｓは、表面２Ｓａと、表面２Ｓａの反対側に位置する裏面２Ｓｂを有している。また、図３９に示すように半導体チップ２Ｓの表面２Ｓａには、複数の電極パッド（第５電極パッド、第６電極パッド）ＰＤが形成されている。複数の電極パッドＰＤのうちの一部は、ワイヤ７ＧＷを介して、半導体チップ２Ｈの表面２Ｈａに形成されたゲート電極パッド２ＨＧＰと電気的に接続されている。また、複数の電極パッドＰＤのうちの他の一部は、ワイヤ７ＧＷを介して、半導体チップ２Ｌの表面２Ｌａに形成されたゲート電極パッド２ＬＧＰと電気的に接続されている。また、半導体チップ２Ｓの周囲には、複数のリード４が配置され、複数の電極パッドＰＤのうちの他の一部は、複数のワイヤ７Ｗを介して複数のリード４と電気的に接続されている。
また、図４１に示すように、半導体チップ２Ｓは、タブ３Ｈ、３Ｌとは別に（分離して）形成されているタブ３Ｓ上に搭載されている。タブ３Ｓは、チップ搭載面であるチップ搭載面３ａおよびチップ搭載面３ａの反対側に位置する下面３ｂを有し、下面３ｂは、封止体５から露出している。半導体チップ２Ｓは裏面２Ｓｂがタブ３Ｓのチップ搭載面３ａと対向するように、ダイボンド材６Ｄを介してタブ３Ｓ上に搭載されている。
また、半導体チップ２Ｓの裏面２Ｓｂには、電極は形成されていない。このため、ダイボンド材６Ｄは、必ずしも導電性部材とする必要はないが、３３に示す導電性接着材６Ｈ、６Ｌと同様に導電性接着材を用いれば、製造工程が簡単になる点で好ましい。
また、図３９から図４２に示す半導体装置１ｃの製造工程において、半導体チップ２Ｓをタブ３Ｓ上に搭載するタイミングは、図１７を用いて説明した半導体チップ搭載工程で行うことが好ましい。また、ダイボンド材６Ｄは、導電性接着材６Ｈ、６Ｌと一括して硬化させることが好ましい。また、ワイヤ７ＧＷ、７Ｗを接合する工程は、図１７を用いて説明したワイヤボンディング工程において行うことができる。また、半導体装置１ｃの製造工程では、図１７に示す封止工程では、半導体チップ２Ｓも絶縁樹脂により封止される。
また、図３９に示す半導体装置１ｃは、金属リボン７ＨＳＲが伸びる方向と、金属リボン７ＬＳＲが伸びる方向が異なっている点で、図５に示す半導体装置１と相違する。図３９に示す例では、金属リボン７ＨＳＲは、半導体チップ２Ｈのソース電極パッド２ＨＳＰからタブ３Ｌのリボン接続部３Ｂのリボン接続面３Ｂａに向かうＹ方向に沿って伸びている。一方、金属リボン７ＬＳＲは、半導体チップ２Ｌのソース電極パッド２ＬＳＰからリード４ＬＳのリボン接続部４Ｂのリボン接続面４Ｂａに向かうＸ方向に沿って伸びている。Ｙ方向とＸ方向は直交する。
平面視において、半導体装置１ｃは四辺形を成し、タブ３Ｈとリード４ＬＳは同じ辺（Ｙ方向に沿って伸びる一辺）に配置される。このため、上記のように金属リボン７ＨＳＲが伸びる方向と、金属リボン７ＬＳＲが伸びる方向が実質的に直交するレイアウトとなる。
図４０に示すように、入力コンデンサ１３を接続した場合、ハイサイド用のＭＯＳＦＥＴ２ＨＱのドレインＨＤとローサイド用のＭＯＳＦＥＴ２ＬＱのソースＬＳの距離を短くすることで、入力コンデンサ１３に接続される回路のループ距離を小さくすることができる。これによりリンギングなどが発生し難くなる。また、図３９に示す例では、リード４ＬＳをＹ方向に伸びる一辺に沿って配置することで、ローサイド用の半導体チップ２Ｌの平面サイズを大きくすることができる。
ただし、金属リボン７ＨＳＲが伸びる方向と、金属リボン７ＬＳＲが伸びる方向の最適な関係は、半導体チップ２Ｓの平面サイズやレイアウトによっても異なる。例えば図示は省略するが、図３９に対する更なる変形例として、半導体チップ２Ｓおよびタブ３Ｓの平面サイズを小さくして、金属リボン７ＨＳＲおよび金属リボン７ＬＳＲをそれぞれＹ方向に沿って伸びるように配置することもできる。
また、図４２に示す半導体装置１ｃは、リード４ＬＳに曲げ加工が施されず、リボン接続部４Ｂのリボン接続面４Ｂａと端子部４Ｔの上面４ａは、同じ高さになっている点で、図６に示す半導体装置１と相違する。半導体装置１ｃでは、リボン接続部４Ｂの直下の下面にはハーフエッチング加工が施され、これによりリボン接続部４Ｂは封止体５に封止されている。リード４ＬＳには、半導体チップが搭載されないので、リボン接続部４Ｂのリボン接続面４Ｂａと端子部４Ｔの上面４ａの高さが同じであっても、リボンボンディング時の課題は生じない。また、ハーフエッチング加工により、リボン接続部４Ｂを封止する方式の場合、図６に示す折り曲げ部４Ｗを設けるスペースが必要ないので、小型化の点では有利である。
図３９〜図４２に示す半導体装置１ｃは、上記した相違点以外の点では、上記実施の形態で説明した半導体装置１と同様なので、重複する説明は省略する。
次に、上記実施の形態では、半導体チップ２Ｈのソース電極パッド２ＨＳＰとタブ３Ｌ、および半導体チップ２Ｌのソース電極パッド２ＬＳＰとリード４ＬＳ、をそれぞれ金属リボン７ＨＳＲ、７ＬＳＲを介して電気的に接続する実施態様について説明した。しかし、図４３に示す変形例の半導体装置１ｄのように、予め整形された金属板である、金属クリップ７ＨＳＣ、７ＬＳＣを介して電気的に接続する実施態様に適用することができる。図４３は、図６に対する他の変形例である半導体装置の断面図である。
図４３に示す半導体装置１ｄは、半導体チップ２Ｈのソース電極パッド２ＨＳＰとタブ３Ｌ、および半導体チップ２Ｌのソース電極パッド２ＬＳＰとリード４ＬＳが、それぞれ金属クリップ（金属板）７ＨＳＣ、７ＬＳＣを介して電気的に接続されている点で図６に示す半導体装置１と相違する。
金属クリップ７ＨＳＣの一端は、半田材（導電性部材）８を介して半導体チップ２Ｈのソース電極パッド２ＨＳＰと電気的に接続されている。また、金属クリップ７ＨＳＣの上記一端の反対側に位置する他端は、タブ３Ｌのクリップ接続面であるリボン接続部３Ｂのリボン接続面３Ｂａに、半田材８を介して電気的に接続されている。また、リボン接続面３Ｂａには、半田材８の濡れ性を向上させるため、金属膜３ＢＭが形成されている。
また、金属クリップ７ＬＳＣの一端は、半田材（導電性部材）８を介して半導体チップ２Ｌのソース電極パッド２ＬＳＰと電気的に接続されている。また、金属クリップ７ＬＳＣの上記一端の反対側に位置する他端は、リード４ＬＳのクリップ接続面であるリボン接続部４Ｂのリボン接続面４Ｂａに、半田材８を介して電気的に接続されている。また、リボン接続面４Ｂａには、半田材８の濡れ性を向上させるため、金属膜４ＢＭが形成されている。
半導体装置１ｄのように、上記実施の形態で説明した金属リボンＨＳＲ、７ＨＬＲに変えて、金属クリップ７ＨＳＣ、７ＬＳＣを用いる場合、接合部に半田材８などの導電性の接合材を設ける。このため、ボンディング時には、例えばリフロー処理を施すことで、接合することができるので、図２５〜図２９に示す超音波が印加されるボンディングツール２３を使用しない。したがって、上記実施の形態で説明したような、ボンディングツール２３と半導体チップ２Ｌが接触する課題は発生しない。
しかし、図４３に示すように半導体装置１ｄの製造工程では、図１７に示すリボンボンディング工程に対応するクリップボンディング工程において、半田材８の濡れ性を向上させる金属膜３ＢＭを形成する。そして、図１７に示す半導体チップ搭載工程において、導電性接着材６Ｌにより、金属膜３ＢＭの露出面が汚染されると、半田材８の濡れ性が低下してしまう。つまり、半導体チップ搭載工程において、金属膜３ＢＭの露出面を汚染から保護する技術が必要となる。
この半導体チップ搭載工程において、金属膜３ＢＭの露出面を汚染から保護する技術として、上記実施の形態で説明した技術を応用して適用することができる。つまり、リボン接続部３Ｂのリボン接続面３Ｂａの高さをタブ３Ｌのチップ搭載面であるチップ搭載面３Ｃａの高さよりも高くすることにより、チップ搭載工程における金属膜３ＢＭの汚染を防止または抑制できる。また、上記実施の形態で説明したようにこの対策方法の場合、半導体チップ２Ｌとリボン接続部３Ｂの距離を近づけることができるので、半導体装置１ｄの平面サイズを小型化することができる。
図４３に示す半導体装置１ｄは、上記した相違点以外の点では、上記実施の形態で説明した半導体装置１と同様なので、重複する説明は省略する。また、図４３を用いて説明した技術的思想を抽出すると、下記のように表現することができる。
〔付記１〕
ａ）第１半導体チップが搭載された第１チップ搭載部と、第２半導体チップが搭載された第２チップ搭載部と、を有するリードフレームを準備する工程と、
ｂ）上記第１半導体チップの表面上に形成された第１電極パッドに第１金属リボンの一端を、第１半田材を介して電気的に接続する工程と、
ｃ）上記第２チップ搭載部のリボン接続部のリボン接続面に上記第１金属リボンの上記一端とは反対側の他端を、第２半田材を介して電気的に接続する工程と、を有し、
上記リボン接続面には、上記第２チップ搭載部の基材を覆う第１金属膜が形成され、
平面視において、上記第２チップ搭載部の上記リボン接続面は、上記第１半導体チップと上記第２半導体チップとの間に位置し、
上記リボン接続面の高さは、上記第２チップ搭載部の上記第２半導体チップの搭載面の高さよりも高い位置に配置されている半導体装置の製造方法。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲において、変形例同士を組み合わせて適用することができる。
１、１ａ、１ｂ、１ｃ、１ｄ 半導体装置
２、２Ｈ、２Ｌ 半導体チップ
２ａ、２Ｈａ、２Ｌａ 表面
２ｂ、２Ｈｂ、２Ｌｂ 裏面
２ＨＤ、２ＬＤ ドレイン
２ＨＤＰ、２ＬＤＰ ドレイン電極
２ＨＧ ゲート電極
２ＨＧＰ、２ＬＧＰ ゲート電極パッド
２ＨＱ、２ＬＱ ＭＯＳＦＥＴ（電界効果トランジスタ、パワートランジスタ）
２ＨＳＰ、２ＬＳＰ ソース電極パッド
２Ｓ 半導体チップ
２Ｓａ 表面
２Ｓｂ 裏面
３、３Ｈ、３Ｌ タブ（チップ搭載部、ダイパッド）
３ａ、３Ｃａ チップ搭載面（上面）
３ｂ 下面（実装面）
３Ｂ リボン接続部（接続部）
３ｂ、３Ｃｂ 下面
３ｂ、３Ｃｂ、４ｂ 下面
３Ｂａ リボン接続面（接続面、上面）
３Ｂｂ 下面（リボン接続面３Ｂａの直下の下面）
３ＢＭ 金属膜
３Ｃ チップ接続部
３Ｃａ チップ搭載面（上面）
３Ｃｂ 下面（実装面）
３ＤＳ 段差部（傾斜面）
３Ｅ エッジ部
３Ｓ タブ
３Ｗ、４Ｗ 折り曲げ部（傾斜部）
３Ｗａ 上面
３Ｗｂ 下面
４、４ＨＤ、４ＨＧ、４ＨＳ、４ＬＤ、４ＬＧ、４ＬＳ リード
４ａ 上面
４ｂ 下面
４Ｂ リボン接続部（接続部）
４Ｂ 金属膜
４Ｂａ リボン接続面（接続面、上面）
４Ｂｂ 下面
４ＢＭ 金属膜
４Ｂｗ ワイヤ接続部
４Ｂｗａ ワイヤ接続面
４ＢｗＭ 金属膜
４ＨＤ リード
４ＨＤ、４ＬＤ、４ＬＳ リード
４ＨＧ リード
４ＨＧ、４ＬＧ リード
４ＨＧ、４ＬＳ、４ＬＧ リード
４ＬＤ リード
４ＬＧ リード
４ＬＳ リード（板状リード部材）
４ＬＳ リード
４ＬＳ、４ＨＧ、４ＬＧ リード
４Ｔ 端子部
４Ｗ 部（または傾斜部）
４Ｗ 部
５ 封止体（樹脂体）
５ａ 上面
５ｂ 下面（実装面）
５ｃ 側面
６ 導電性部材（ダイボンド材）
６Ｄ ダイボンド材
６Ｈ、６Ｌ 導電性接着材（導電性部材）
６Ｓ 半田材
７ＧＷ、７Ｗ ワイヤ（導電性部材、金属ワイヤ）
７ＨＳＣ、７ＬＳＣ 金属クリップ（金属板）
７ＨＳＲ、７ＬＳＲ、７Ｒ 金属リボン（導電性部材、帯状金属部材）
８ 半田材（導電性部材）
１０ 電源回路
１１ 半導体装置
１２ 入力電源
１３ 入力コンデンサ
１４ 負荷
１５ コイル
１６ 出力コンデンサ
２０ 金属帯
２１ リール（保持部）
２２ 被接合部（半導体チップ２の電極パッドＰＤやタブ３のリボン接続部３Ｂの接続面３Ｂａ）
２２ 被接合部
２３ ボンディングツール（接合治具）
２３ｂ 下面
２４ 切断刃
２５ 支持台
２５ａ タブ保持面
２５ｂ リボン接続部保持面
２５ｃ 突出部
２６ ボンディングツール
２７ ワイヤ
２８ 支持台
３０ リードフレーム
３０ａ デバイス領域
３０ｂ 外枠
３０ｃ 枠部
３１ 成形金型
３２ 上型（第１金型）
３２ 上型
３３ 下型（第２金型）
３３ 下型
３４ キャビティ
６０、６１ 半導体装置

Claims (20)

  1. ａ）第１半導体チップが搭載された第１チップ搭載部と、第２半導体チップが搭載された第２チップ搭載部と、を有するリードフレームを準備する工程と、
    ｂ）前記第１半導体チップの表面上に形成された第１電極パッドに第１金属リボンの一端を第１ボンディングツールに超音波を印加することにより電気的に接続する工程と、
    ｃ）前記第２チップ搭載部のリボン接続部のリボン接続面に前記第１金属リボンの前記一端とは反対側の他端を前記第１ボンディングツールに超音波を印加することにより電気的に接続する工程と、を有し、
    平面視において、前記第２チップ搭載部の前記リボン接続面は、前記第１半導体チップと前記第２半導体チップとの間に位置し、
    前記リボン接続面の高さは、前記第２半導体チップが搭載された前記第２チップ搭載部のチップ接続部のチップ接続面の高さよりも高い位置に配置されている半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記リボン接続面の高さは、前記第２半導体チップの表面の高さ以上である半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記ｃ）工程は、前記第２チップ搭載部の前記リボン接続面とは反対側の直下の下面を支持台で支持した状態で行う半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記リードフレームは、リボン接続部を有する第１リードを有し、
    ｄ）前記ｃ）工程の後、前記第２半導体チップの表面上に形成された第２電極パッドに第２金属リボンの一端を第２ボンディングツールに超音波を印加することにより電気的に接続する工程と、
    ｅ）前記ｄ）工程の後、前記第１リードの前記リボン接続部のリボン接続面に前記第２金属リボンの前記一端とは反対側の他端を前記第２ボンディングツールに超音波を印加することにより電気的に接続する工程と、を有する半導体装置の製造方法。
  5. 請求項４に記載の半導体装置の製造方法において、
    前記第１半導体チップは、その表面上に形成された第３電極パッドを有し、
    前記第２半導体チップは、その表面上に形成された第４電極パッドを有し、
    ｆ）前記ｅ）工程の後、前記第３および第４電極パッドのそれぞれに第１金属ワイヤおよび第２金属ワイヤの一端を第３ボンディングツールに超音波を印加することにより電気的に接続する工程を有する半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    ｇ）前記ｆ）工程の後、前記第１および第２半導体チップ、前記第１および第２チップ搭載部の一部、前記第１および第２金属リボン、前記第１および第２金属ワイヤ、および前記第１リードの前記リボン接続部を絶縁樹脂により封止し、封止体を形成する工程を有する半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記リードフレームは、第３半導体チップが搭載された第３チップ搭載部を有し、
    前記第３半導体チップの表面には第５電極パッドと第６電極パッドとが形成され、
    前記ｆ）工程は、前記第５および第６電極パッドのそれぞれに前記第１および第２金属ワイヤの前記一端とは反対側の他端を前記第３ボンディングツールに超音波を印加することにより電気的に接続する工程を含み、
    前記ｇ）工程は、前記第３半導体チップも前記絶縁樹脂により封止し、前記封止体を形成することを含む半導体装置の製造方法。
  8. 請求項６に記載の半導体装置の製造方法において、
    前記第２チップ搭載部はチップ搭載面と前記リボン接続面とが形成された上面と、前記上面とは反対側の下面と、を有し、
    前記チップ搭載面には前記第２半導体チップが搭載されており、
    前記第２チップ搭載部の厚さ方向において、前記リボン接続面から前記リボン接続面の直下の前記下面までの厚さは、前記チップ搭載面から前記チップ搭載面の直下の前記下面までの厚さよりも厚く、
    前記ｇ）工程は、前記第２チップ搭載部の前記下面が、前記封止体から露出するように前記封止体を形成する半導体装置の製造方法。
  9. 請求項６に記載の半導体装置の製造方法において、
    前記第２チップ搭載部はチップ搭載面と前記リボン接続面とが形成された上面と、前記上面とは反対側の下面と、を有し、
    前記チップ搭載面には前記第２半導体チップが搭載されており、
    前記第２チップ搭載部の厚さ方向において、前記リボン接続面から前記リボン接続面の直下の前記下面までの厚さは、前記チップ搭載面から前記チップ搭載面の直下の前記下面までの厚さと等しく、
    前記ｇ）工程は、前記リボン接続面の直下に位置する前記下面の一部が前記封止体に覆われ、前記チップ搭載面の直下に位置する前記下面の一部が前記封止体から露出するように前記封止体を形成する半導体装置の製造方法。
  10. 請求項４に記載の半導体装置の製造方法において、
    前記第２半導体チップの前記第２電極パッドから前記第１リードの前記リボン接続部に向かう方向とは直交する方向における前記第２金属リボンの幅は、
    前記第１半導体チップの前記第１電極パッドから前記第２チップ搭載部の前記リボン接続面に向かう方向とは直交する方向における前記第１金属リボンの幅よりも広い半導体装置の製造方法。
  11. 請求項４に記載の半導体装置の製造方法において、
    前記第２チップ搭載部が、平面視において、前記第１チップ搭載部と前記第１リードとの間に位置するように、前記第１リードは配置されている半導体装置の製造方法。
  12. 請求項４に記載の半導体装置の製造方法において、
    前記第１半導体チップの前記第１電極パッドから前記第２チップ搭載部の前記リボン接続面に向かう第１方向に沿って前記第１金属リボンは伸びており、
    前記第２半導体チップの前記第２電極パッドから前記第１リードの前記リボン接続部に向かう第２方向に沿って前記第２金属リボンは伸びており、
    前記第１方向は前記第２方向と直交する半導体装置の製造方法。
  13. 請求項４に記載の半導体装置の製造方法において、
    前記第１リードの前記リボン接続面の高さは、前記第２半導体チップの表面の高さよりも高い半導体装置の製造方法。
  14. ａ）第１チップ搭載部、第２チップ搭載部、および第１リード、を有するリードフレームを準備する工程と、
    ｂ）第１電極パッドが形成された第１表面と、前記第１表面とは反対側の第１裏面と、を有する第１半導体チップを、前記第１裏面と前記第１チップ搭載部とが対向するように前記第１チップ搭載部に第１導電性接着材を介して搭載する工程と、
    ｃ）第２電極パッドが形成された第２表面と、前記第２表面とは反対側の第２裏面と、を有する第２半導体チップを、前記第２裏面と前記第２チップ搭載部とが対向するように前記第２チップ搭載部のチップ搭載面に第２導電性接着材を介して搭載する工程と、
    ｄ）前記ｂ）およびｃ）工程の後、前記第１および第２導電性接着材を硬化させる工程と、
    ｅ）前記第１半導体チップの前記第１電極パッドに第１金属リボンの一端を第１ボンディングツールに超音波を印加することにより電気的に接続する工程と、
    ｆ）前記第２チップ搭載部のリボン接続面に前記第１金属リボンの前記一端とは反対側の他端を前記第１ボンディングツールに超音波を印加することにより電気的に接続する工程と、
    ｇ）前記第２半導体チップの前記第２電極パッドに第２金属リボンの一端を第２ボンディングツールに超音波を印加することにより電気的に接続する工程と、
    ｈ）前記第１リードのリボン接続部に前記第２金属リボンの前記一端とは反対側の他端を前記第２ボンディングツールに超音波を印加することにより電気的に接続する工程と、
    ｉ）前記第１および第２半導体チップ、前記第１および第２チップ搭載部の一部、前記第１リードの前記リボン接続部、および前記第１および第２金属リボンを絶縁樹脂により封止し、封止体を形成する工程と、
    ｊ）前記第１リードの一部を切断し、前記第１リードの残りの部分と前記リードフレームとを切り離す工程と、を有し、
    平面視において、前記第２チップ搭載部の前記リボン接続面は、前記第１半導体チップと前記第２半導体チップとの間に位置し、
    前記リボン接続面の高さは、前記第２チップ搭載部の前記第２半導体チップの搭載面の高さよりも高い位置に配置されている半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記リボン接続面の高さは、前記第２半導体チップの表面の高さ以上である半導体装置の製造方法。
  16. 第１電極パッドが形成された第１表面を有する第１半導体チップと、
    第２表面を有する第２半導体チップと、
    前記第１半導体チップが第１導電性接着材を介して搭載された上面と、前記上面とは反対側の下面と、を有する第１チップ搭載部と、
    前記第２半導体チップが第２導電性接着材を介して搭載されたチップ接続部とリボン接続部とを備え、上面と前記上面とは反対側の下面とを有する第２チップ搭載部と、
    一端が前記第１半導体チップの前記第１電極パッドに電気的に接続され、前記一端とは反対側の他端が前記第２チップ搭載部の前記リボン接続部に電気的に接続された第１金属リボンと、
    前記第１および第２半導体チップ、前記第１および第２チップ搭載部の一部、および前記第１金属リボンを封止する封止体と、を有し、
    前記第２半導体チップは、前記第２チップ搭載部の前記チップ接続部のチップ接続面に搭載され、
    前記第１金属リボンの前記他端は、前記第２チップ搭載部の前記リボン接続部のリボン接続面に電気的に接続され、
    平面視において、前記リボン接続面は、前記第１半導体チップと前記第２半導体チップとの間に位置し、前記リボン接続面の高さは、前記チップ接続面の高さよりも高い位置に配置されている半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記リボン接続面の高さは、前記第２半導体チップの前記第２表面の高さ以上である半導体装置。
  18. 請求項１７に記載の半導体装置において、
    前記第２チップ搭載部は、前記リボン接続部と前記チップ接続部との間には、前記リボン接続面の高さが、チップ搭載面の高さよりも高くなるような折り曲げ部が設けられている半導体装置。
  19. 請求項１８に記載の半導体装置において、
    前記第２チップ搭載部の前記リボン接続面の直下の前記下面は前記封止体で覆われており、
    前記第２チップ搭載部の前記チップ搭載面の直下の前記下面は前記封止体から露出している半導体装置。
  20. 請求項１９に記載の半導体装置において、
    前記第２チップ搭載部の厚さ方向において、前記リボン接続面から前記リボン接続面の直下の前記下面までの厚さは、前記チップ搭載面から前記チップ搭載面の直下の前記下面までの厚さと等しい半導体装置。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160277017A1 (en) * 2011-09-13 2016-09-22 Fsp Technology Inc. Snubber circuit
JP6147588B2 (ja) * 2013-07-01 2017-06-14 ルネサスエレクトロニクス株式会社 半導体装置
JP6316708B2 (ja) * 2014-08-26 2018-04-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9171788B1 (en) * 2014-09-30 2015-10-27 Alpha And Omega Semiconductor Incorporated Semiconductor package with small gate clip and assembly method
JP6325975B2 (ja) * 2014-12-19 2018-05-16 新光電気工業株式会社 リードフレーム、半導体装置
JP6507779B2 (ja) * 2015-03-26 2019-05-08 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法、および電子機器
EP3316294A4 (en) * 2015-06-24 2019-02-20 Renesas Electronics Corporation SEMICONDUCTOR COMPONENT MANUFACTURING METHOD
CN105552075B (zh) * 2016-01-22 2018-06-22 成都芯源系统有限公司 一种减少系统环路寄生电感的半导体器件
JP6591302B2 (ja) * 2016-01-29 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2017162866A (ja) * 2016-03-07 2017-09-14 株式会社東芝 半導体装置
CN106229307B (zh) * 2016-08-01 2019-05-17 长电科技（宿迁）有限公司 铝线焊点表面二次装片的焊接结构及其工艺方法
US10825757B2 (en) * 2016-12-19 2020-11-03 Nexperia B.V. Semiconductor device and method with clip arrangement in IC package
JP6901902B2 (ja) * 2017-04-27 2021-07-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6777815B2 (ja) * 2017-05-10 2020-10-28 三井化学株式会社 半導体装置の製造方法および半導体装置の中間体
US10804186B2 (en) * 2017-05-12 2020-10-13 Mitsubishi Electric Corporation Semiconductor module and power converter
DE112017008277T5 (de) * 2017-12-13 2020-08-20 Mitsubishi Electric Corporation Halbleitervorrichtung und leistungsumwandlungsvorrichtung
EP3633715A1 (en) * 2018-10-02 2020-04-08 Infineon Technologies Austria AG Multi-clip structure for die bonding
JP7199214B2 (ja) * 2018-12-17 2023-01-05 ローム株式会社 半導体装置および電力変換装置
JP7364168B2 (ja) * 2019-02-12 2023-10-18 住友電工デバイス・イノベーション株式会社 半導体モジュール及び半導体デバイス収容体
JP7222822B2 (ja) * 2019-06-18 2023-02-15 株式会社東芝 半導体装置
US11538768B2 (en) * 2019-10-04 2022-12-27 Texas Instruments Incorporated Leadframe with ground pad cantilever
JP7510764B2 (ja) 2020-01-30 2024-07-04 ローム株式会社 半導体装置及び半導体装置の製造方法
JP7264143B2 (ja) * 2020-11-12 2023-04-25 株式会社デンソー 半導体モジュール、および、それを含むパワーモジュール
FR3118390A1 (fr) * 2020-12-22 2022-06-24 Valeo Equipements Electriques Moteur Module de puissance avec surmoulage et systemes comprenant un tel module de puissance
FR3118391B1 (fr) * 2020-12-22 2025-01-17 Valeo Equip Electr Moteur Module de puissance avec surmoulage et systemes comprenant un tel module de puissance
KR102341396B1 (ko) * 2021-05-04 2021-12-21 제엠제코(주) 반도체 패키지 및 이에 적용되는 금속 브릿지
US12021019B2 (en) * 2021-10-29 2024-06-25 Texas Instruments Incorporated Semiconductor device package with thermal pad

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4964780B2 (ja) * 2004-11-12 2012-07-04 スタッツ・チップパック・インコーポレイテッド ワイヤボンド相互接続、半導体パッケージ、および、ワイヤボンド相互接続の形成方法
JP2009259981A (ja) * 2008-04-15 2009-11-05 Toshiba Corp 半導体装置およびその製造方法
JP2010258366A (ja) * 2009-04-28 2010-11-11 Renesas Electronics Corp 半導体装置
JP2011003631A (ja) * 2009-06-17 2011-01-06 Mitsubishi Electric Corp 電力半導体装置
US20130015567A1 (en) * 2010-10-21 2013-01-17 Panasonic Corporation Semiconductor device and production method for same

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