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JP6147588B2 - 半導体装置 - Google Patents

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JP6147588B2
JP6147588B2 JP2013138155A JP2013138155A JP6147588B2 JP 6147588 B2 JP6147588 B2 JP 6147588B2 JP 2013138155 A JP2013138155 A JP 2013138155A JP 2013138155 A JP2013138155 A JP 2013138155A JP 6147588 B2 JP6147588 B2 JP 6147588B2
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勝彦 舩津
勝彦 舩津
佐藤　幸弘
幸弘 佐藤
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雄一 谷藤
宇野　友彰
友彰 宇野
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Renesas Electronics Corp
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Description

本発明は、半導体装置に関し、例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含む半導体装置に適用して有効な技術に関する。
特開２００７−２６６２１８号公報（特許文献１）には、吊り部によって金属板が支持された領域が行列状に複数配置された金属板フレームを使用する半導体装置の製造技術が記載されている。
特開２０１０−６７７５５号公報（特許文献２）には、個々の金属板を半導体チップ上に搭載するは半導体装置の製造技術が記載されている。
特開２００２−８３９１８号公報（特許文献３）には、半導体チップ搭載部をマトリックス状に複数個集合して単位フレーム集合体を構成し、単位フレーム集合体をリードフレームベースに設ける技術が記載されている。このとき、少なくとも切断される部位が各単位フレームの裏面側を除去して薄肉に形成して成るサポートバーと、リードフレームベースの厚さより薄肉に形成して成るタイバーと、リードフレームベースの厚さより薄肉に形成して成る境界部がリードフレームに形成されているとしている。
特開２００７−２６６２１８号公報 特開２０１０−６７７５５号公報 特開２００２−８３９１８号公報
例えば、半導体装置は、ＭＯＳＦＥＴなどの半導体素子を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。例えば、大電流を流す用途に使用されるパワーＭＯＳＦＥＴを含む半導体装置のパッケージ構造の中には、オン抵抗を低減するため、半導体チップとリードとを、金属ワイヤではなく板状形状の金属板（以下、クリップと呼ぶ）で接続する構造をしたものがある。
このようなクリップを使用した半導体装置の製造技術には、例えば、リードフレームに形成された複数のチップ搭載部のそれぞれ上に半導体チップを搭載した後、個片のクリップを個々の半導体チップ上に搭載する技術がある。ところが、この技術は、複数の半導体チップ毎に個片のクリップを搭載しなければならず組立作業性が低い。
そこで、クリップを吊りリードで支持した領域を行列状に複数配置したクリップフレームを使用することにより、複数の半導体チップ上に一括してクリップを搭載する技術がある。この技術によれば、複数の半導体チップ上に一括でクリップを搭載できるので、組立作業性を向上することができる。
しかし、その後の工程において、半導体チップは封止された後、封止体を切断することにより半導体装置が個片化される。このとき、封止体を切断する工程において、クリップを支持している吊りリードも切断されるので、個片化された封止体の側面からは吊りリードの端部が露出することになる。これは、封止体の側面に水分の浸入経路が形成されることを意味し、半導体装置の信頼性低下に繋がる。そのため、半導体装置の信頼性を向上するために、何らかの改善が必要となる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、半導体チップ上からリード上にわたって搭載される第１導電性部材を有し、この第１導電性部材は、第１板状部、第１板状部と一体的に形成された第１支持部を含む。このとき、第１支持部の端部は封止体から露出し、第１支持部には、第１屈曲部が形成されている。
一実施の形態によれば、半導体装置の信頼性を向上することができる。
実施の形態１における半導体装置の実装構成を示す図である。 図１のＡ−Ａ線で切断した断面図である。 実施の形態１の変形例１における半導体装置の実装構成を示す図である。 実施の形態１の変形例２における半導体装置の実装構成を示す図である。 実施の形態１の変形例３における半導体装置の実装構成を示す図である。 実施の形態１の変形例４における半導体装置の実装構成を示す図である。 実施の形態１の変形例５における半導体装置の実装構成を示す図である。 実施の形態２における半導体装置の実装構成を示す図である。 実施の形態２の変形例１における半導体装置の実装構成を示す図である。 実施の形態２の変形例２における半導体装置の実装構成を示す図である。 図１０のＡ−Ａ線で切断した断面図である。 実施の形態３における半導体装置の実装構成を示す図である。 図１２のＡ−Ａ線で切断した構成例を示す一断面図である。 図１２のＡ−Ａ線で切断した構成例を示す一断面図である。 図１２のＡ−Ａ線で切断した構成例を示す一断面図である。 実施の形態３の変形例１における半導体装置の実装構成を示す図である。 実施の形態３の変形例２における半導体装置の実装構成を示す図である。 図１７のＡ−Ａ線で切断した断面図である。 降圧型ＤＣ／ＤＣコンバータの回路構成を示す図である。 実施の形態４における半導体装置の実装構成を示す図である。 実施の形態４における半導体装置を下面から見た平面図である。 実施の形態４における半導体装置の内部構成を示す図である。 （Ａ）は、リードフレームの模式的な全体構成を示す図であり、（Ｂ）は、（Ａ）に示すリードフレームの一部分を拡大して示す図であり、（Ｃ）は、（Ｂ）に示すリードフレームの一部分をさらに拡大して示す図である。 （Ａ）は、クリップフレームの模式的な全体構成を示す図であり、（Ｂ）は、クリップフレームの一部分を拡大して示す図である。 実施の形態４における半導体装置の製造工程を示す平面図である。 図２５に続く半導体装置の製造工程を示す平面図である。 図２６に続く半導体装置の製造工程を示す平面図である。 図２７に続く半導体装置の製造工程を示す平面図である。 図２８に続く半導体装置の製造工程であって、（Ａ）は、その工程を示す平面図であり、（Ｂ）は、（Ａ）の一部領域を拡大して示す平面図である。 図２９に続く半導体装置の製造工程を示す図である。 図３０に続く半導体装置の製造工程であって、（Ａ）は、その工程を示す平面図であり、（Ｂ）は、その工程を示す側面図である。 図３１に続く半導体装置の製造工程であって、（Ａ）は、その工程を示す平面図であり、（Ｂ）は、その工程を示す側面図であり、（Ｃ）は、その工程により個片化された半導体装置を示す平面図である。 ダイシング工程を実施する直前の関連技術の構成を示す図である。 図３３のＡ−Ａ線で切断した断面図である。 実施の形態４における半導体装置の製造工程において、ダイシング工程を実施する直前の構成を示す図である。 図３５のＡ−Ａ線で切断した構成例を示す一断面図である。 図３５のＡ−Ａ線で切断した構成例を示す一断面図である。 図３５のＡ−Ａ線で切断した構成例を示す一断面図である。 封止体の側面から露出するリードと支持部の配置例を示す側面図であって、（Ａ）は、ダイシング工程におけるダレが発生しない理想的なリードと支持部の側面形状を示す図であり、（Ｂ）は、ダイシング工程におけるダレが発生する場合の現実的なリードと支持部の側面形状を示す図である。 封止体の側面から露出するリードと支持部の配置例を示す側面図であって、（Ａ）は、ダイシング工程におけるダレが発生しない理想的なリードと支持部の側面形状を示す図であり、（Ｂ）は、ダイシング工程におけるダレが発生する場合の現実的なリードと支持部の側面形状を示す図である。 支持部の厚さを薄くする構成例を示す図である。 支持部の厚さを薄くする構成例を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜実施の形態１における半導体装置の実装構成＞
図１は、本実施の形態１における半導体装置ＰＫ１の実装構成を示す図である。図１において、本実施の形態１における半導体装置ＰＫ１は、まず、封止体ＭＲを有している。
この封止体ＭＲは、例えば、上面、上面とは反対側の下面、その厚さ方向において上面と下面との間に位置する第１側面、第１側面と対向する第２側面、第１側面および第２側面と交差する第３側面、第１側面および第２側面と交差し、第３側面と対向する第４側面を有している。
図１では、中央領域に封止体ＭＲの上面から内部を透視した図が示されている。また、図１では、中央領域の上側領域に封止体ＭＲの側面ＳＤ１から見た側面図が示されており、中央領域の下側領域に封止体ＭＲの側面ＳＤ２から見た側面図が示されている。さらに、図１では、中央領域の左側領域に封止体ＭＲの側面ＳＤ３から見た側面図が示され、中央領域の右側領域に封止体ＭＲの側面ＳＤ４から見た側面図が示されている。
図１に示すように、本実施の形態１における半導体装置ＰＫ１は、チップ搭載部ＴＡＢを有し、このチップ搭載部ＴＡＢと一体的に外部接続端子となるリードＬＤ３が形成されている。そして、チップ搭載部ＴＡＢ上には、半導体チップＣＨＰが配置されている。この半導体チップＣＨＰには、例えば、パワーＭＯＳＦＥＴが形成されており、半導体チップＣＨＰの表面には、ソースパッドＳＰおよびゲートパッドＧＰが形成されている。
ここで、半導体チップＣＨＰに形成されているパワーＭＯＳＦＥＴのソース領域がソースパッドＳＰと電気的に接続され、パワーＭＯＳＦＥＴのゲート電極がゲートパッドＧＰと接続されている。なお、図１では示されないが、例えば、本実施の形態１における半導体装置ＰＫ１においては、半導体チップＣＨＰの裏面がドレイン電極として機能し、パワーＭＯＳＦＥＴのドレイン領域がドレイン電極と電気的に接続されている。したがって、半導体チップＣＨＰの裏面が配置されるチップ搭載部ＴＡＢもドレイン電極として機能することになる。
続いて、本実施の形態１における半導体装置ＰＫ１においては、チップ搭載部ＴＡＢと離間して外部接続端子として機能するリードＬＤ１とリードＬＤ２が配置されており、半導体チップＣＨＰの表面に形成されているゲートパッドＧＰとリードＬＤ２が金属ワイヤＷで接続されている。この金属ワイヤＷは、例えば、金線、銅線、あるいは、アルミニウム線から構成されている。
そして、半導体チップＣＨＰの表面に形成されているソースパッドＳＰと、リードＬＤ１とは、例えば、導電性部材から構成されるクリップＣＬＰで接続されている。この平面積の大きなクリップＣＬＰは、半導体チップＣＨＰのソースパッドＳＰとリードＬＤ１との間に大きな電流が流れることを考慮して、オン抵抗を低減するために採用されている。このクリップＣＬＰは、本体部である板状部ＰＬＴと、支持部ＳＵ１および支持部ＳＵ２から構成されている。このとき、支持部ＳＵ１は、屈曲部ＢＤ１を有し、板状部ＰＬＴとの連結部分からｘ方向に延在し、その後、屈曲部ＢＤ１でｙ方向に方向を変えながら延在して、封止体ＭＲの側面ＳＤ１に達している。また、支持部ＳＵ２は、屈曲部ＢＤ２を有し、板状部ＰＬＴとの連結部分からｘ方向に延在し、その後、屈曲部ＢＤ２でｙ方向に方向を変えながら延在して、封止体ＭＲの側面ＳＤ１に達している。
なお、本実施の形態１における半導体装置ＰＫ１において、クリップＣＬＰの一部を構成する支持部ＳＵ１および支持部ＳＵ２は、平面視において、半導体チップＣＨＰと重なるように配置されている。さらに言えば、本実施の形態１における半導体装置ＰＫ１では、特に、平面視において、支持部ＳＵ１に含まれる屈曲部ＢＤ１が半導体チップＣＨＰと重なるように形成されている。同様に、平面視において、支持部ＳＵ２に含まれる屈曲部ＢＤ２が半導体チップＣＨＰと重なるように形成されている。
次に、図１では、中央領域の上側領域に封止体ＭＲの側面ＳＤ１から見た側面図が示されている。この側面図において、封止体ＭＲの側面ＳＤ１からは、リードＬＤ１、クリップＣＬＰの構成要素である支持部ＳＵ１の端部、および、クリップＣＬＰの構成要素である支持部ＳＵ２の端部が露出していることがわかる。
一方、図１では、中央領域の下側領域に封止体ＭＲの側面ＳＤ１と対向する側面ＳＤ２から見た側面図が示されている。この側面図において、封止体ＭＲの側面ＳＤ２からは、リードＬＤ２およびリードＬＤ３が露出していることがわかる。
さらに、図１では、中央領域の左側領域に封止体ＭＲの側面ＳＤ３から見た側面図が示され、中央領域の右側領域に封止体ＭＲの側面ＳＤ４から見た側面図が示されている。これらの側面図において、封止体ＭＲの側面ＳＤ３および側面ＳＤ４は、すべて封止体ＭＲで覆われていることがわかる。
続いて、図２は、図１のＡ−Ａ線で切断した断面図である。図２に示すように、本実施の形態１における半導体装置ＰＫ１は、チップ搭載部ＴＡＢ上に、高融点半田ＨＳ１を介して、半導体チップＣＨＰが搭載され、この半導体チップＣＨＰ上に、高融点半田ＨＳ２を介してクリップＣＬＰが搭載されている。そして、これらの構成要素上を覆うように封止体ＭＲが形成されているが、チップ搭載部ＴＡＢの裏面は、封止体ＭＲから露出していることがわかる。すなわち、本実施の形態１において、封止体ＭＲは、チップ搭載部ＴＡＢの一部、半導体チップＣＨＰ、リードＬＤ１〜ＬＤ３のそれぞれの一部、および、導電性部材からなるクリップＣＬＰを封止している。
本実施の形態１では、オン抵抗を低減する観点から、チップ搭載部ＴＡＢと半導体チップＣＨＰとの接続や、半導体チップＣＨＰとクリップＣＬＰとの接続に、銀ペーストではなく半田を使用している。つまり、銀ペーストは、熱硬化性樹脂の内部に銀フィラーを分散させた構成をしており、電気伝導率や熱伝導率は、金属材料である半田に比べて小さくなる。このことから、例えば、オン抵抗の低減が必要とされるパワー半導体分野に使用される半導体装置ＰＫ１においては、銀ペーストよりも電気伝導率の大きな半田が使用され、これによって、半導体装置ＰＫ１のオン抵抗を低減している。
ただし、本実施の形態１における半導体装置ＰＫ１が製品として完成した後は、回路基板（実装基板）に実装される。この場合、半導体装置ＰＫ１と実装基板の接続には、半田が使用される。半田による接続の場合、半田を溶融させて接続させるため、加熱処理（リフロー）が必要とされる。
ここで、半導体装置ＰＫ１と実装基板との接続に使用される半田と、上述した半導体装置ＰＫ１の内部で使用される半田が同じ材料である場合、半導体装置ＰＫ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＫ１の内部に使用されている半田も溶融することになる。この場合、半田の溶融による体積膨張で半導体装置ＰＫ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合が発生するおそれがある。
このことから、本実施の形態１では、チップ搭載部と半導体チップの接続や、半導体チップＣＨＰとクリップＣＬＰの接続に、高融点半田ＨＳ１や高融点半田ＨＳ２を使用している。この場合、半導体装置ＰＫ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＫ１の内部に使用されている高融点半田ＨＳ１や高融点半田ＨＳ２は溶融することはない。したがって、高融点半田ＨＳ１や高融点半田ＨＳ２の溶融による体積膨張で半導体装置ＰＫ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合を防止することができる。
ここで、半導体装置ＰＫ１と実装基板との接続に使用される半田は、Ｓｎ（すず）−銀（Ａｇ）−銅（Ｃｕ）に代表される融点が２２０℃程度の半田が使用され、リフローの際に、半導体装置ＰＫ１は、２６０℃程度まで加熱される。したがって、例えば、本明細書でいう高融点半田とは、２６０℃程度に加熱しても溶融しない半田を意図している。代表的なものを挙げると、例えば、融点が３００℃以上でリフロー温度が３５０℃程度であり、Ｐｂ（鉛）を９０重量％以上含んだ半田である。
なお、本実施の形態１においては、例えば、チップ搭載部ＴＡＢと半導体チップＣＨＰを接続する高融点半田ＨＳ１が存在するとともに、半導体チップＣＨＰとクリップＣＬＰの接続に使用される高融点半田ＨＳ２が存在する。基本的に、本実施の形態１では、上述した高融点半田ＨＳ１と高融点半田ＨＳ２とは同じ材料成分であることを想定しているが、例えば、高融点半田ＨＳ１と高融点半田ＨＳ２とを異なる材料成分から構成することもできる。
さらに、本実施の形態１では、例えば、高融点半田ＨＳ１や高融点半田ＨＳ２を使用しているが、これに限らず、高融点半田ＨＳ１や高融点半田ＨＳ２に代えて、銀ペーストを使用することもできる。ただし、オン抵抗を低減する観点からは、銀ペーストよりも、高融点半田ＨＳ１や高融点半田ＨＳ２を使用することが望ましい。
＜実施の形態１における特徴＞
本実施の形態１における半導体装置ＰＫ１は上記のように構成されており、以下に、その特徴点について説明する。図１において、本実施の形態１における特徴点は、支持部ＳＵ１に屈曲部ＢＤ１を設け、支持部ＳＵ２に屈曲部ＢＤ２を設けている点にある。
例えば、図１に示すように、本実施の形態１における半導体装置ＰＫ１では、支持部ＳＵ１の端部が封止体ＭＲの側面ＳＤ１から露出している。このため、この露出領域が水分の浸入経路の入口になることが懸念される。この点に関し、本実施の形態１では、支持部ＳＵ１が屈曲部ＢＤ１を有しているため、半導体チップＣＨＰのソースパッドＳＰに至る経路の長さを長くすることができる。つまり、本実施の形態１によれば、たとえ、封止体ＭＲの側面ＳＤ１から露出している支持部ＳＵ１の端部から水分が浸入する場合であっても、支持部ＳＵ１に屈曲部ＢＤ１が形成されていることによって、半導体チップＣＨＰのソースパッドＳＰへ到達する浸入経路の長さを長くすることができる。このことは、封止体ＭＲの側面ＳＤ１から露出している支持部ＳＵ１の端部から浸入した水分がソースパッドＳＰ上に到達しにくくできることを意味している。この結果、本実施の形態１によれば、半導体装置ＰＫ１の内部に水分が浸入することによる信頼性の低下を抑制することができる。言い換えれば、本実施の形態１によれば、半導体装置ＰＫ１の信頼性を向上することができる。
例えば、パワー半導体分野では、パワーＭＯＳＦＥＴを含む半導体装置のオン抵抗を低減して性能向上を図るため、半導体チップとリードとを板状の導電性部材であるクリップで電気的に接続することが行なわれている。そして、クリップを使用した半導体装置の製造技術としては、例えば、リードフレームに形成された複数のチップ搭載部のそれぞれ上に半導体チップを搭載した後、個片のクリップを個々の半導体チップ上に搭載することが考えられる。ところが、この技術では、複数の半導体チップ毎に個片のクリップを搭載しなければならず組立作業性が低く、組立作業性を改善する必要がある。
そこで、クリップを吊りリードで支持した領域を行列状に複数配置したクリップフレームを使用することにより、複数の半導体チップ上に一括してクリップを搭載する技術が検討されている。なぜなら、この技術によれば、複数の半導体チップ上に一括でクリップを搭載できるため、組立作業性を向上させることができるからである。
しかし、本発明者が検討したところ、その後の工程において、半導体チップは封止された後、封止体を切断することにより半導体装置が個片化される。このとき、封止体を切断する工程において、クリップを支持している吊リードも切断されるため、個片化された封止体の側面からは吊りリードの端部が露出することになる。
この結果、封止体の側面に水分の浸入経路が形成されることになるので、半導体装置の信頼性を確保するためには、クリップフレームを使用する技術においても、改善の余地があることになる。つまり、クリップフレームの使用は、組立作業性を向上する点では好適であるが、半導体装置の信頼性を確保する点では、改善の余地があると言える。
例えば、吊りリードの端部が露出している露出領域から水分が浸入すると、吊りリードに沿って水分が半導体装置の内部に入り込み、最終的に、半導体チップの表面に形成されているソースパッド上に水分が到達することになる。この場合、例えば、ソースパッドから、半導体チップを搭載しているチップ搭載部にわたって水分が付着することになる。このとき、チップ搭載部はドレイン電極として機能しているため、チップ搭載部はソースパッドとは異なる電位になっている。したがって、ソースパッドとチップ搭載部（ドレイン電極）との間に水分を介在してリーク電流が流れ、さらには、短絡電流が流れることも懸念される。すなわち、半導体装置の内部に水分が浸入することを抑制することが、半導体装置の信頼性を向上させる観点から必要であることがわかる。
そこで、図１に示す本実施の形態１における半導体装置ＰＫ１では、クリップＣＬＰが、本体部である板状部ＰＬＴと、支持部ＳＵ１および支持部ＳＵ２から構成されており、この支持部ＳＵ１や支持部ＳＵ２は、クリップフレームの吊りリードを構成していた部材である。つまり、本実施の形態１では、クリップを吊りリードで支持した領域を行列状に複数配置したクリップフレームを使用する製造技術が採用されている。
そして、この製造技術を採用することを前提として、本実施の形態１では、支持部ＳＵ１に屈曲部ＢＤ１を形成し、かつ、支持部ＳＵ２に屈曲部ＢＤ２を形成している。このため、例えば、支持部ＳＵ１に着目すると、支持部ＳＵ１が直線形状をしている場合よりも、支持部ＳＵ１の長さを長くすることができる。
このことは、本実施の形態１によれば、封止体ＭＲから露出している支持部ＳＵ１の端部から浸入した水分が半導体チップＣＨＰの表面に形成されているソースパッドＳＰにまで達する距離を長くできることを意味している。
すなわち、本実施の形態１における技術的思想は、支持部ＳＵ１の端部が封止体ＭＲの側面から露出することを前提として、なるべく支持部ＳＵ１自体の長さを長くして、半導体チップＣＨＰの表面に形成されているソースパッドＳＰへの水分の到達を抑制しようとするものである。この結果、本実施の形態１によれば、たとえ、封止体ＭＲの側面から支持部ＳＵ１の端部が露出していても、支持部ＳＵ１に屈曲部ＢＤ１が形成されていることに基づく支持部ＳＵ１の長さの増大によって、半導体チップＣＨＰの表面に形成されているソースパッドＳＰへの水分の到達確率を低減することができるのである。
このことから、本実施の形態１によれば、ソースパッドＳＰとチップ搭載部ＴＡＢにわたって水分が付着することによるリーク電流の増大を抑制することができ、これによって、半導体装置ＰＫ１の信頼性の低下を抑制することができる。すなわち、本実施の形態１によれば、クリップフレームを使用することによる組立作業性の向上を図りながら、クリップフレームを使用する場合に発生しやすくなる半導体装置ＰＫ１の内部への水分の浸入を抑制することができる。つまり、本実施の形態１によれば、組立作業性の向上を図りながら、半導体装置ＰＫ１の信頼性も向上することができるのである。
＜変形例１＞
次に、本変形例１について説明する。図３は、本変形例１における半導体装置ＰＫ１の実装構成を示す図である。図３に示す本変形例１における半導体装置ＰＫ１は、図１に示す実施の形態１における半導体装置ＰＫ１と、ほぼ同様の構成をしているため、相違点を中心に説明する。
図３において、本変形例１でも、クリップＣＬＰが板状部ＰＬＴと支持部ＳＵ１と支持部ＳＵ２から構成され、支持部ＳＵ１が屈曲部ＢＤ１を有するとともに、支持部ＳＵ２が屈曲部ＢＤ２を有している。このとき、本変形例１の特徴は、例えば、支持部ＳＵ１に着目すると、図３に示すように、平面視において、支持部ＳＵ１に形成されている屈曲部ＢＤ１が半導体チップＣＨＰと重ならないように配置されている点である。同様に、支持部ＳＵ２に着目した場合には、平面視において、支持部ＳＵ２に形成されている屈曲部ＢＤ２が半導体チップＣＨＰと重ならないように配置されている。
これにより、本変形例１によれば、支持部ＳＵ１に形成されている屈曲部ＢＤ１と、支持部ＳＵ２に形成されている屈曲部ＢＤ２を半導体チップＣＨＰから遠ざけることができる。この結果、本変形例１によれば、特に、ソースパッドＳＰ上に代表される半導体チップＣＨＰ上に水分が付着することを防止できる。
以下に、この理由について説明する。本変形例１でも、実施の形態１と同様に、基本的な技術的思想は、支持部ＳＵ１に屈曲部ＢＤ１を設け、かつ、支持部ＳＵ２に屈曲部ＢＤ２を設けることにより、支持部ＳＵ１および支持部ＳＵ２の長さを長くする点にある。このため、本変形例１においても、水分の伝達経路（浸入経路）を長くすることにより、半導体チップＣＨＰ上に水分が溜まることを抑制できる。つまり、支持部ＳＵ１に屈曲部ＢＤ１を設ける有用性は、実施の形態１で説明したように、支持部ＳＵ１の長さを長くすることにより、支持部ＳＵ１を浸入経路として半導体チップＣＨＰのソースパッドＳＰにまで水分が到達することを抑制できることにある。
この点に関し、本発明者は、支持部ＳＵ１に屈曲部ＢＤ１を設ける別の有用性についても見出している。例えば、封止体ＭＲから露出している支持部ＳＵ１の端部から水分が浸入すると、半導体装置ＰＫ１の内部に浸入してきた水分は、まず、支持部ＳＵ１に沿ってｙ方向に浸入すると考えられる。その後、屈曲部ＢＤ１に達した水分は、ｘ方向に方向を変えて、さらに、支持部ＳＵ１に沿って浸入すると考えられる。このとき、屈曲部ＢＤ１においては、水分の浸入方向が９０度変化するため、屈曲部ＢＤ１自体に水分が溜まりやすくなると考えられる。つまり、支持部ＳＵ１に屈曲部ＢＤ１を設ける場合、屈曲部ＢＤ１自体に水分が溜まるため、支持部ＳＵ１を通過して半導体チップＣＨＰの表面に形成されているソースパッドＳＰにまで到達する水分の量が低減されると考えられるのである。すなわち、本変形例１では、屈曲部ＢＤ１を形成することによって水分の浸入経路が長くなる点の他に、屈曲部ＢＤ１自体に水分が溜まりやすいという点に着目している。そして、本変形例１では、例えば、図３に示すように、平面視において、水分の溜まりやすい屈曲部ＢＤ１が半導体チップＣＨＰと重ならない位置に配置されている点に特徴がある。この場合、屈曲部ＢＤ１に水分が溜まったとしても、平面視において、屈曲部ＢＤ１が半導体チップＣＨＰから離れているため、屈曲部ＢＤ１に溜まった水分が半導体チップＣＨＰ上に付着することを抑制することができる。特に、半導体チップＣＨＰの表面に形成されているソースパッドＳＰと屈曲部ＢＤ１が離れているため、ソースパッドＳＰに水分が付着することを効果的に抑制することができるのである。
このように本変形例１では、支持部ＳＵ１に屈曲部ＢＤ１を設けることにより得られる２つのメカニズムを利用して、半導体装置ＰＫ１の内部に浸入してきた水分の半導体チップＣＨＰへの付着を効果的に抑制している。すなわち、本変形例１では、屈曲部ＢＤ１を設けることにより、半導体チップの表面に形成されているソースパッドＳＰにまで達する水分の浸入経路を長くできるという第１メカニズムと、屈曲部ＢＤ１自体に水分が溜まりやすいことに着目して、平面視において、屈曲部ＢＤ１自体を半導体チップＣＨＰと重ならないように配置する第２メカニズムを利用している。この結果、本変形例１によれば、上述した第１メカニズムと第２メカニズムの相乗効果によって、たとえ、封止体ＭＲの側面から支持部ＳＵ１の端部が露出して、この露出領域が半導体装置ＰＫ１の内部への水分の浸入口となる場合であっても、特に、半導体チップＣＨＰの表面に形成されているソースパッドＳＰに水分が付着する可能性を大幅に低減することができる。したがって、本変形例１においても、支持部ＳＵ１および支持部ＳＵ２を有するクリップＣＬＰを利用した製造技術による組立作業性の向上を図ることができるとともに、この製造技術を採用することによって懸念される半導体装置ＰＫ１の内部への水分の浸入に基づく半導体装置ＰＫ１の信頼性の低下も抑制することができる。つまり、本変形例１においても、組立作業性の向上と、半導体装置ＰＫ１の信頼性向上とを両立させることができる。
なお、本変形例１の構成の場合、例えば、図３に示すように、屈曲部ＢＤ１および屈曲部ＢＤ２が半導体チップＣＨＰから離れるように配置される結果、平面視において、リードＬＤ１と支持部ＳＵ１や、リードＬＤ１と支持部ＳＵ２が重ならないように配置されることになる場合がある。
＜変形例２＞
続いて、本変形例２について説明する。図４は、本変形例２における半導体装置ＰＫ１の実装構成を示す図である。図４に示す本変形例２における半導体装置ＰＫ１は、図１に示す実施の形態１における半導体装置ＰＫ１と、ほぼ同様の構成をしているため、相違点を中心に説明する。
図４において、本変形例２でも、クリップＣＬＰが板状部ＰＬＴと支持部ＳＵ１と支持部ＳＵ２から構成され、支持部ＳＵ１が屈曲部ＢＤ１を有するとともに、支持部ＳＵ２が屈曲部ＢＤ２を有している。このとき、本変形例２の特徴は、屈曲部ＢＤ１や屈曲部ＢＤ２だけでなく、支持部ＳＵ１や支持部ＳＵ２の全体が、平面視において、チップ搭載部ＴＡＢと重ならないように配置されている点にある。これにより、本変形例２によれば、特に、ソースパッドＳＰ上に代表される半導体チップＣＨＰ上に水分が付着することを効果的に防止できる。
以下に、この理由について説明する。本変形例２でも、実施の形態１と同様に、基本的な技術的思想は、支持部ＳＵ１に屈曲部ＢＤ１を設け、かつ、支持部ＳＵ２に屈曲部ＢＤ２を設けることにより、支持部ＳＵ１および支持部ＳＵ２の長さを長くする点にある。このため、本変形例２においても、水分の伝達経路（浸入経路）を長くすることにより、半導体チップＣＨＰ上に水分が溜まることを抑制できる。
また、本変形例２でも、図４に示すように、平面視において、水分の溜まりやすい屈曲部ＢＤ１を半導体チップＣＨＰと重ならない位置に配置している。この場合、屈曲部ＢＤ１に水分が溜まったとしても、平面視において、屈曲部ＢＤ１が半導体チップＣＨＰから離れているため、屈曲部ＢＤ１に溜まった水分が半導体チップＣＨＰ上に付着することを抑制することができる。
そして、本変形例２では、さらに、屈曲部ＢＤ１を含む支持部ＳＵ１の全体、および、屈曲部ＢＤ２を含む支持部ＳＵ２の全体が、平面視において、チップ搭載部ＴＡＢと重ならないように配置されている点に特徴点がある。例えば、封止体ＭＲの側面から露出する支持部ＳＵ１の端部が水分の浸入口となる場合、浸入した水分は支持部ＳＵ１に沿って、半導体装置ＰＫ１の内部を進行すると考えられる。このことは、支持部ＳＵ１自体が水分の主要な浸入経路となることを意味している。したがって、水分の主要な浸入経路となる支持部ＳＵ１から半導体チップＣＨＰを離すことにより、半導体チップＣＨＰ上に水分が付着する可能性を低減できると考えられる。
本変形例２では、この観点に着目して、さらに、図４に示すように、屈曲部ＢＤ１を含む支持部ＳＵ１の全体、および、屈曲部ＢＤ２を含む支持部ＳＵ２の全体が、平面視において、チップ搭載部ＴＡＢと重ならないように配置されている。この場合、平面視において、半導体チップＣＨＰがチップ搭載部ＴＡＢに内包されることを考慮すれば、本変形例２の特徴は、屈曲部ＢＤ１を含む支持部ＳＵ１の全体、および、屈曲部ＢＤ２を含む支持部ＳＵ２の全体が、平面視において、半導体チップＣＨＰと重ならないように配置されているということもできる。これにより、本変形例２によれば、水分が溜まりやすい屈曲部ＢＤ１および屈曲部ＢＤ２だけでなく、水分の主要な浸入経路となる支持部ＳＵ１および支持部ＳＵ２の全体としても、半導体チップＣＨＰから離すことができるため、半導体チップＣＨＰ上への水分の付着を効果的に抑制することができる。
すなわち、本変形例２では、屈曲部ＢＤ１を設けることにより、半導体チップの表面に形成されているソースパッドＳＰにまで達する水分の浸入経路を長くできるという第１メカニズムと、屈曲部ＢＤ１自体に水分が溜まりやすいことに着目して、平面視において、屈曲部ＢＤ１自体を半導体チップＣＨＰと重ならないように配置する第２メカニズムと、支持部ＳＵ１自体が主要な水分の浸入経路となることに着目して、支持部ＳＵ１全体を半導体チップＣＨＰと重ならないようにする第３メカニズムを利用している。この結果、本変形例２によれば、上述した第１メカニズムと第２メカニズムと第３メカニズムの相乗効果によって、たとえ、封止体ＭＲの側面から支持部ＳＵ１の端部が露出して、この露出領域が半導体装置ＰＫ１の内部への水分の浸入口となる場合であっても、特に、半導体チップＣＨＰの表面に形成されているソースパッドＳＰに水分が付着する可能性を大幅に低減することができる。したがって、本変形例２においても、支持部ＳＵ１および支持部ＳＵ２を有するクリップＣＬＰを利用した製造技術による組立作業性の向上を図ることができるとともに、この製造技術を採用することによって懸念される半導体装置ＰＫ１の内部への水分の浸入に基づく半導体装置ＰＫ１の信頼性の低下も抑制することができる。つまり、本変形例２においても、組立作業性の向上と、半導体装置ＰＫ１の信頼性向上とを両立させることができる。
＜変形例３＞
次に、本変形例３について説明する。図５は、本変形例３における半導体装置ＰＫ１の実装構成を示す図である。図５に示す本変形例３における半導体装置ＰＫ１は、図１に示す実施の形態１における半導体装置ＰＫ１と、ほぼ同様の構成をしているため、相違点を中心に説明する。
図５に示すように、本変形例３における半導体装置ＰＫ１では、屈曲部ＢＤ１を有する支持部ＳＵ１の端部が封止体ＭＲの側面ＳＤ１から露出しているのに対し、屈曲部ＢＤ２を有する支持部ＳＵ２の端部が封止体ＭＲの側面ＳＤ１と対向する側面ＳＤ２から露出している。すなわち、実施の形態１における半導体装置ＰＫ１では、例えば、図１に示すように、支持部ＳＵ１の端部と、支持部ＳＵ２の端部は、共に、封止体ＭＲの側面ＳＤ１から露出するように構成されていた。これに対し、本変形例３における半導体装置ＰＫ１では、例えば、図５に示すように、支持部ＳＵ１の端部は封止体ＭＲの側面ＳＤ１から露出している一方、支持部ＳＵ２の端部は封止体ＭＲの側面ＳＤ２から露出するように構成されている。このように、実施の形態１における技術的思想は、図１に示す実施の形態１の構成だけでなく、図５に示す本変形例３の構成として実現してもよい。
特に、図５に示す本変形例３における半導体装置ＰＫ１では、支持部ＳＵ２の長さを長くすることができるため、封止体ＭＲの側面ＳＤ２から露出した支持部ＳＵ２の端部から浸入した水分が半導体チップＣＨＰにまで達する可能性を大幅に低減することができる。
さらに、本変形例３では、封止体ＭＲから露出する支持部ＳＵ１の端部と支持部ＳＵ２の端部とを、封止体ＭＲの別々の側面（側面ＳＤ１と側面ＳＤ２）から露出するように構成することができる。このことは、１つの側面から露出する端部の数を１つに限定することができること、言い換えれば、側面から露出する支持部ＳＵ１の端部と支持部ＳＵ２の端部とを異なる側面に分散できることを意味している。このため、本変形例３によれば、水分の浸入口が封止体ＭＲの複数の側面に形成されることになるが、個々の側面での浸入口の面積は小さくなることから、局所的に大量の水分が浸入する可能性を低減することができる。つまり、図１に示す実施の形態１における半導体装置ＰＫ１の構成では、支持部ＳＵ１の端部と支持部ＳＵ２の端部が同じ側面ＳＤ１から露出しているため、その他の側面ＳＤ２からの水分の浸入よりも、多くの水分が側面ＳＤ１から浸入する可能性がある。これに対し、図５に示す本変形例３における半導体装置ＰＫ１の構成では、支持部ＳＵ１の端部が側面ＳＤ１から露出する一方、支持部ＳＵ２の端部が側面ＳＤ２から露出している。このため、側面ＳＤ１と側面ＳＤ２の両方からの水分の浸入する可能性を分散させることができ、特定の側面からの多くの水分の浸入を抑制することができる。このことから、例えば、各側面において、水分の浸入する確率が異なることが明らかな場合には、図１に示す実施の形態１における半導体装置ＰＫ１のように、水分の浸入する確率の低い側面から支持部ＳＵ１の端部と支持部ＳＵ２の端部を露出させるように構成することが有用である。一方、例えば、各側面において、水分の浸入する確率が同じか不明である場合には、図５に示す本変形例３における半導体装置ＰＫ１のように、水分の浸入可能性のリスクを分散させて、個々の側面からの水分の浸入量を低減させる構成が有用である。
このように構成されている本変形例３においても、支持部ＳＵ１および支持部ＳＵ２を有するクリップＣＬＰを利用した製造技術による組立作業性の向上を図ることができるとともに、この製造技術を採用することによって懸念される半導体装置ＰＫ１の内部への水分の浸入に基づく半導体装置ＰＫ１の信頼性の低下も抑制することができる。つまり、本変形例３においても、組立作業性の向上と、半導体装置ＰＫ１の信頼性向上とを両立させることができる。
＜変形例４＞
続いて、本変形例４について説明する。図６は、本変形例４における半導体装置ＰＫ１の実装構成を示す図である。図６に示す本変形例４における半導体装置ＰＫ１は、図１に示す実施の形態１における半導体装置ＰＫ１と、ほぼ同様の構成をしているため、相違点を中心に説明する。
図６に示すように、本変形例４における半導体装置ＰＫ１では、屈曲部ＢＤ１を有する支持部ＳＵ１の端部が封止体ＭＲの側面ＳＤ１から露出しているのに対し、屈曲部ＢＤ２を有する支持部ＳＵ２の端部が封止体ＭＲの側面ＳＤ１と交差する側面ＳＤ３から露出している。このように実施の形態１における技術的思想は、図１に示す実施の形態１の構成だけでなく、図６に示す本変形例４の構成として実現することもできる。
本変形例４においても、支持部ＳＵ１および支持部ＳＵ２を有するクリップＣＬＰを利用した製造技術による組立作業性の向上を図ることができるとともに、この製造技術を採用することによって懸念される半導体装置ＰＫ１の内部への水分の浸入に基づく半導体装置ＰＫ１の信頼性の低下も抑制することができる。つまり、本変形例４においても、組立作業性の向上と、半導体装置ＰＫ１の信頼性向上とを両立させることができる。
＜変形例５＞
次に、本変形例５について説明する。図７は、本変形例５における半導体装置ＰＫ１の実装構成を示す図である。図７に示す本変形例５における半導体装置ＰＫ１は、図１に示す実施の形態１における半導体装置ＰＫ１と、ほぼ同様の構成をしているため、相違点を中心に説明する。
図７に示すように、本変形例５における半導体装置ＰＫ１では、屈曲部ＢＤ１を有する支持部ＳＵ１の端部が封止体ＭＲの側面ＳＤ１から露出しているのに対し、屈曲部ＢＤ２を有する支持部ＳＵ２の端部が封止体ＭＲの側面ＳＤ１と交差する側面ＳＤ４から露出している。このように実施の形態１における技術的思想は、図１に示す実施の形態１の構成だけでなく、図７に示す本変形例５の構成として実現することもできる。
ここで、実施の形態１および変形例１〜４では、ゲートパッドＧＰとリードＬＤ２とを接続する金属ワイヤＷと干渉しないように、支持部ＳＵ１および支持部ＳＵ２が配置されている。言い換えれば、実施の形態１および変形例１〜４では、平面視において、金属ワイヤＷと重ならないように、支持部ＳＵ１および支持部ＳＵ２が配置されている。
このように支持部ＳＵ１および支持部ＳＵ２を配置する場合、クリップＣＬＰと金属ワイヤＷとのショート不良を回避できるため、ショート不良を回避する観点から望ましい配置と考えることができる。ただし、実施の形態１における技術的思想は、実施の形態１および変形例１〜４に示す配置に限らず、例えば、図７に示す本変形例５のように、平面視において、支持部ＳＵ２と金属ワイヤＷが交差するように配置する場合にも適用することができる。つまり、レイアウト配置の制約などによっては、図７に示すように、平面視において、支持部ＳＵ２と金属ワイヤＷが交差するように配置しなければならない場合も考えられる。ただし、この場合であっても、支持部ＳＵ２を跨ぐように金属ワイヤＷを形成して、支持部ＳＵ２と金属ワイヤＷの直接接触を回避するように構成することによって、ショート不良を回避することができる。
このように構成されている本変形例５においても、支持部ＳＵ１および支持部ＳＵ２を有するクリップＣＬＰを利用した製造技術による組立作業性の向上を図ることができるとともに、この製造技術を採用することによって懸念される半導体装置ＰＫ１の内部への水分の浸入に基づく半導体装置ＰＫ１の信頼性の低下も抑制することができる。つまり、本変形例５においても、組立作業性の向上と、半導体装置ＰＫ１の信頼性向上とを両立させることができる。特に、本変形例５からもわかるように、実施の形態１における技術的思想は、クリップＣＬＰを支持する支持部ＳＵ１および支持部ＳＵ２のレイアウト構成に左右されずに実現することができることがわかる。
（実施の形態２）
前記実施の形態１では、１つの支持部に対して、１つの屈曲部が設けられている例について説明したが、本実施の形態２では、１つの支持部に対して、複数の屈曲部が設けられている例について説明する。
図８は、本実施の形態２における半導体装置ＰＫ１の実装構成を示す図である。図８に示す本実施の形態２における半導体装置ＰＫ１は、図１に示す前記実施の形態１における半導体装置ＰＫ１と、ほぼ同様の構成をしているため、相違点を中心に説明する。
図８に示すように、本実施の形態２における半導体装置ＰＫ１でも、クリップＣＬＰは、板状部ＰＬＴと支持部ＳＵ１と支持部ＳＵ２から構成されている。このとき、本実施の形態２における半導体装置ＰＫ１では、図８に示すように、支持部ＳＵ１に２つの屈曲部ＢＤ１Ａおよび屈曲部ＢＤ１Ｂが形成されているとともに、支持部ＳＵ２も２つの屈曲部ＢＤ２Ａおよび屈曲部ＢＤ２Ｂが形成されている。この点が本実施の形態２の特徴点である。そして、本実施の形態２では、支持部ＳＵ１の端部は封止体ＭＲの側面ＳＤ４から露出している一方、支持部ＳＵ２の端部は封止体ＭＲの側面ＳＤ４と対向する側面ＳＤ３から露出している。
例えば、支持部ＳＵ１に着目すると、本実施の形態２では、支持部ＳＵ１に屈曲部ＢＤ１Ａと屈曲部ＢＤ１Ｂが形成されているため、支持部ＳＵ１を直線形状とする場合や、前記実施の形態１のように支持部ＳＵ１に単一の屈曲部ＢＤ１を設ける場合に比べて長さを長くすることができる。このことは、本実施の形態２によれば、支持部ＳＵ１を直線形状とする場合や、単一の屈曲部ＢＤ１を設ける場合よりも、封止体ＭＲから露出している支持部ＳＵ１の端部から浸入した水分が半導体チップＣＨＰの表面に形成されているソースパッドＳＰにまで達する距離を長くできることを意味している。
すなわち、本実施の形態２における技術的思想は、前記実施の形態１における技術的思想と同様に、支持部ＳＵ１の端部が封止体ＭＲの側面から露出することを前提として、なるべく支持部ＳＵ１自体の長さを長くして、半導体チップＣＨＰの表面に形成されているソースパッドＳＰへの水分の到達を抑制しようとするものである。そして、本実施の形態２では、前記実施の形態１における技術的思想を基本として、支持部ＳＵ１の長さを長くする観点からさらに工夫を施している。具体的には、本実施の形態２では、支持部ＳＵ１自体の長さをさらに長くするため、支持部ＳＵ１に複数の屈曲部ＢＤ１Ａおよび屈曲部ＢＤ１Ｂを設けている。この結果、本実施の形態２によれば、たとえ、封止体ＭＲの側面から支持部ＳＵ１の端部が露出していても、支持部ＳＵ１に２つの屈曲部ＢＤ１Ａおよび屈曲部ＢＤ１Ｂが形成されていることによる支持部ＳＵ１の長さの増大によって、半導体チップＣＨＰの表面に形成されているソースパッドＳＰへの水分の到達確率をさらに低減することができる。
このことから、本実施の形態２によっても、ソースパッドＳＰとチップ搭載部ＴＡＢにわたって水分が付着することによるリーク電流の増大を抑制することができ、これによって、半導体装置ＰＫ１の信頼性の低下を抑制することができる。すなわち、本実施の形態２によれば、クリップフレームを使用することによる組立作業性の向上を図りながら、クリップフレームを使用する場合に発生しやすくなる半導体装置ＰＫ１の内部への水分の浸入を抑制することができる。つまり、本実施の形態２によれば、組立作業性の向上を図りながら、半導体装置ＰＫ１の信頼性も向上することができる。
＜変形例１＞
次に、本変形例１について説明する。図９は、本変形例１における半導体装置ＰＫ１の実装構成を示す図である。図９に示す本変形例１における半導体装置ＰＫ１は、図８に示す実施の形態２における半導体装置ＰＫ１と、ほぼ同様の構成をしているため、相違点を中心に説明する。
例えば、実施の形態２における半導体装置ＰＫ１では、図８に示すように、支持部ＳＵ１の端部は封止体ＭＲの側面ＳＤ４から露出する一方、支持部ＳＵ２の端部は封止体ＭＲの側面ＳＤ４と対向する側面ＳＤ３から露出するように構成されている。これに対し、本変形例１における半導体装置ＰＫ１では、例えば、図９に示すように、２つの屈曲部ＢＤ１Ａおよび屈曲部ＢＤ１Ｂを有する支持部ＳＵ１の端部が封止体ＭＲの側面ＳＤ４から露出しているのに対し、２つの屈曲部ＢＤ２Ａおよび屈曲部ＢＤ２Ｂを有する支持部ＳＵ２の端部が封止体ＭＲの側面ＳＤ４と交差する側面ＳＤ２から露出している。このような本変形例１における半導体装置ＰＫ１の構成によっても、実施の形態２における技術的思想を実現することができる。
＜変形例２＞
図８に示す実施の形態２における半導体装置ＰＫ１や図９に示す変形例１における半導体装置ＰＫ１では、支持部ＳＵ１に設けられている屈曲部ＢＤ１Ａや屈曲部ＢＤ１Ｂが半導体チップＣＨＰの表面と並行する面内方向に屈曲している例について説明した。本変形例２では、支持部ＳＵ１に設けられている屈曲部ＢＤ１Ａや屈曲部ＢＤ１Ｂが半導体チップＣＨＰの表面と交差する面外方向に屈曲している例について説明する。
図１０は、本変形例２における半導体装置ＰＫ１の実装構成を示す図である。図１０に示す本変形例２における半導体装置ＰＫ１は、図８に示す実施の形態２における半導体装置ＰＫ１と、ほぼ同様の構成をしているため、相違点を中心に説明する。
図１０において、本変形例２における半導体装置ＰＫ１においても、クリップＣＬＰは、板状部ＰＬＴと支持部ＳＵ１と支持部ＳＵ２から構成されている。ただし、図１０からは、支持部ＳＵ１および支持部ＳＵ２は、ともに、直線形状をしており、屈曲部を有していないように見える。これは、本変形例２において、支持部ＳＵ１には、半導体チップＣＨＰの表面と並行する面内方向（ｘｙ平面）に屈曲する屈曲部が設けられているのではなく、面内方向（ｘｙ平面）と交差する面外方向（封止体ＭＲの高さ方向）に屈曲する屈曲部が設けられているからである。つまり、本変形例２において、支持部ＳＵ１や支持部ＳＵ２に設けられている屈曲部は、図１０では図示されないことになる。
そこで、以下に示す図面を使用して、封止体ＭＲの高さ方向に屈曲している屈曲部を図示することにする。図１１は、図１０のＡ−Ａ線で切断した断面図である。図１１に示すように、本変形例２における半導体装置ＰＫ１では、チップ搭載部ＴＡＢの上方にクリップＣＬＰが配置されており、このクリップＣＬＰの構成要素である支持部ＳＵ１には、封止体ＭＲの高さ方向に屈曲する屈曲部ＢＤ１Ａおよび屈曲部ＢＤ１Ｂが形成されている。同様に、支持部ＳＵ２にも、封止体ＭＲの高さ方向に屈曲する屈曲部ＢＤ２Ａおよび屈曲部ＢＤ２Ｂが形成されている。この場合、図１１から明らかなように、封止体ＭＲから露出する支持部ＳＵ１の端部のチップ搭載部ＴＡＢからの高さは、板状部ＰＬＴのチップ搭載部ＴＡＢからの高さよりも高くなっている。別の言い方をすれば、封止体ＭＲから露出する支持部ＳＵ１の端部の封止体ＭＲの底面からの高さは、板状部ＰＬＴの封止体ＭＲの底面からの高さよりも高くなっているということもできる。
このように構成される場合も、支持部ＳＵ１に屈曲部ＢＤ１Ａおよび屈曲部ＢＤ１Ｂが形成され、かつ、支持部ＳＵ２に屈曲部ＢＤ２Ａおよび屈曲部ＢＤ２Ｂが形成されていることによる支持部ＳＵ１の長さや支持部ＳＵ２の長さの増大によって、半導体チップＣＨＰの表面に形成されているソースパッドＳＰへの水分の到達確率をさらに低減することができる。つまり、実施の形態２における技術的思想は、図８に示す実施の形態２や図９に示す変形例１のように、面内方向（ｘｙ平面）内に屈曲する屈曲部を設ける場合に限らず、図１１に示す変形例２のように、面外方向（封止体ＭＲの高さ方向）に屈曲する屈曲部を設ける場合にも適用できることがわかる。
以上のことから、実施の形態２における技術的思想の具現化態様の一例である本変形例２によっても、ソースパッドＳＰとチップ搭載部ＴＡＢにわたって水分が付着することによるリーク電流の増大を抑制することができ、これによって、半導体装置ＰＫ１の信頼性の低下を抑制することができる。すなわち、本変形例２によっても、クリップフレームを使用することによる組立作業性の向上を図りながら、クリップフレームを使用する場合に発生しやすくなる半導体装置ＰＫ１の内部への水分の浸入を抑制することができる。つまり、本変形例２によれば、組立作業性の向上を図りながら、半導体装置ＰＫ１の信頼性も向上することができる。
なお、本変形例２に特有の利点としては、封止体ＭＲから露出する支持部ＳＵ１の端部の高さや支持部ＳＵ２の端部の高さが高くなるため、露出している端部から水分が浸入しにくくなると考えられる点が挙げられる。
（実施の形態３）
前記実施の形態１や前記実施の形態２では、支持部に屈曲部を設けることにより、支持部の長さを長くして、半導体チップまでの水分の浸入経路を長くする技術的思想について説明したが、本実施の形態３では、半導体装置の内部への水分の浸入を抑制する別の技術的思想も組み合わせる例について説明する。この別の技術的思想とは、封止体から露出する支持部の端部の面積をできるだけ小さくするものである。言い換えれば、この技術的思想は、封止体に存在する水分の浸入口をできるだけ小さくするということもできる。
以下に、本実施の形態３における技術的思想を具現化した半導体装置の構成例について説明する。図１２は、本実施の形態３における半導体装置ＰＫ１の実装構成を示す図である。図１２に示す本実施の形態３における半導体装置ＰＫ１は、図１に示す実施の形態１における半導体装置ＰＫ１と、ほぼ同様の構成をしているため、相違点を中心に説明する。
図１２において、本実施の形態３における特徴は、上側領域に図示されている封止体ＭＲの側面ＳＤ１から露出する支持部ＳＵ１および支持部ＳＵ２の厚さ（封止体ＭＲの高さ方向の厚さ）が薄くなっている点にある。これにより、本実施の形態３によれば、封止体ＭＲから露出する支持部ＳＵ１の端部の面積や支持部ＳＵ２の端部の面積を小さくすることができる。このことは、水分の浸入口が狭くなることを意味し、これによって、本実施の形態３における半導体装置ＰＫ１によれば、半導体チップＣＨＰの表面に形成されているソースパッドＳＰへの水分の到達確率を低減することができる。
特に、本実施の形態３によれば、支持部ＳＵ１に屈曲部ＢＤ１を設けることにより、半導体チップＣＨＰまでの水分の浸入経路を長くする技術的思想が具現化されている点と、封止体ＭＲから露出する支持部ＳＵ１の端部の面積をできるだけ小さくする技術的思想が具現化されている点の相乗効果により、半導体チップＣＨＰの表面に形成されているソースパッドＳＰへの水分の到達確率をさらに低減することができる。
以上のことから、本実施の形態３によっても、ソースパッドＳＰとチップ搭載部ＴＡＢにわたって水分が付着することによるリーク電流の増大を抑制することができ、これによって、半導体装置ＰＫ１の信頼性の低下を抑制することができる。すなわち、本実施の形態３によれば、クリップフレームを使用することによる組立作業性の向上を図りながら、クリップフレームを使用する場合に発生しやすくなる半導体装置ＰＫ１の内部への水分の浸入を抑制することができる。つまり、本実施の形態３によれば、組立作業性の向上を図りながら、半導体装置ＰＫ１の信頼性も向上することができる。
以下では、具体的に、封止体ＭＲから露出する支持部ＳＵ１の端部の面積を小さくする構成例について断面図を参照しながら説明する。
図１３は、図１２のＡ−Ａ線で切断した構成例を示す一断面図である。図１３に示すように、クリップＣＬＰは、板状部ＰＬＴと支持部ＳＵ１と支持部ＳＵ２から構成されている。このとき、図１３に示すように、支持部ＳＵ１の厚さや支持部ＳＵ２の厚さをＴ１とし、板状部ＰＬＴの厚さをＴ２とする場合、Ｔ１＜Ｔ２となっている。つまり、支持部ＳＵ１の厚さや支持部ＳＵ２の厚さは、板状部ＰＬＴの厚さよりも薄くなっている。これにより、封止体ＭＲから露出する支持部ＳＵ１の端部や支持部ＳＵ２の端部の面積を小さくすることができる。具体的に、図１３では、支持部ＳＵ１の上面と支持部ＳＵ２の上面と板状部ＰＬＴの上面が面一となっており、かつ、支持部ＳＵ１の下面と支持部ＳＵ２の下面が板状部ＰＬＴの下面よりも高くなる構造によって、Ｔ１＜Ｔ２が実現されている。このような形状の形成方法としては、支持部ＳＵ１の下面側および支持部ＳＵ２の下面側からハーフエッチングする方法が考えられる。
続いて、図１４は、図１２のＡ−Ａ線で切断した構成例を示す一断面図である。図１４に示すように、クリップＣＬＰは、板状部ＰＬＴと支持部ＳＵ１と支持部ＳＵ２から構成されている。このとき、図１４に示すように、支持部ＳＵ１の厚さや支持部ＳＵ２の厚さをＴ１とし、板状部ＰＬＴの厚さをＴ２とする場合、Ｔ１＜Ｔ２となっている。つまり、支持部ＳＵ１の厚さや支持部ＳＵ２の厚さは、板状部ＰＬＴの厚さよりも薄くなっている。これにより、封止体ＭＲから露出する支持部ＳＵ１の端部や支持部ＳＵ２の端部の面積を小さくすることができる。具体的に、図１４では、支持部ＳＵ１の下面と支持部ＳＵ２の下面と板状部ＰＬＴの下面が面一となっており、かつ、支持部ＳＵ１の上面と支持部ＳＵ２の上面が板状部ＰＬＴの上面よりも低くなる構造によって、Ｔ１＜Ｔ２が実現されている。このような形状の形成方法としては、支持部ＳＵ１の上面側および支持部ＳＵ２の上面側からハーフエッチングする方法が考えられる。
次に、図１５は、図１２のＡ−Ａ線で切断した構成例を示す一断面図である。図１５に示すように、クリップＣＬＰは、板状部ＰＬＴと支持部ＳＵ１と支持部ＳＵ２から構成されている。このとき、図１５に示すように、支持部ＳＵ１や支持部ＳＵ２には、厚さがＴ１と第１部位と、厚さがＴ１よりも厚い厚さＴ２の第２部位を備えている。そして、板状部ＰＬＴの厚さも厚さＴ２となっている。さらに、図１５に示す構成例では、厚さの薄い第１部位が、厚さの厚い第２部位よりも支持部ＳＵ１の端部側に形成されている。これにより、封止体ＭＲから露出する支持部ＳＵ１の端部や支持部ＳＵ２の端部の面積を小さくすることができる。さらに、図１５に示す構造では、支持部ＳＵ１に第１部位と第２部位による凹凸形状が形成されることになる。このため、支持部ＳＵ１に沿った水分の浸入がしにくくなる効果も得ることができる。すなわち、図１５に示す構造では、凸形状を構成する支持部ＳＵ１の第２部位が水分の浸入を抑制する防波堤として機能することから、図１５に示す構造では、封止体ＭＲから露出する支持部ＳＵ１の端部や支持部ＳＵ２の端部の面積を小さくすることができるとともに、半導体装置ＰＫ１の内部への水分の浸入を抑制しやすくなる効果も得ることができる。
なお、図１５では、支持部ＳＵ１の上面と支持部ＳＵ２の上面と板状部ＰＬＴの上面が面一となっており、かつ、支持部ＳＵ１の下面と支持部ＳＵ２の下面に凹凸形状が形成されている。このような形状の形成方法としては、第２部位を形成する部分をマスクで覆いながら、支持部ＳＵ１の下面側および支持部ＳＵ２の下面側からハーフエッチングする方法が考えられる。
＜変形例１＞
続いて、本変形例１について説明する。図１６は、本変形例１における半導体装置ＰＫ１の実装構成を示す図である。図１６に示す本変形例１における半導体装置ＰＫ１は、図１２に示す実施の形態３における半導体装置ＰＫ１と、ほぼ同様の構成をしているため、相違点を中心に説明する。
例えば、実施の形態３における半導体装置ＰＫ１では、図１２に示すように、支持部ＳＵ１の厚さを薄くすることにより、封止体ＭＲの側面ＳＤ１から露出する支持部ＳＵ１の端部の面積を小さくしている。これに対し、本変形例１における半導体装置ＰＫ１では、例えば、支持部ＳＵ１に着目すると、図１６の上側領域に図示されている封止体ＭＲの側面ＳＤ１から支持部ＳＵ１の端部が露出しているが、この露出している支持部ＳＵ１の端部のｘ方向の幅が小さくなっている。これにより、本変形例１においても、封止体ＭＲの側面ＳＤ１から露出する支持部ＳＵ１の端部の面積を小さくすることができる。
すなわち、図１２に示す実施の形態３と図１６に示す本変形例１では、封止体ＭＲから露出する支持部ＳＵ１の端部の面積を小さくする点で共通する。ただし、図１２に示す実施の形態３では、支持部ＳＵ１の厚さを薄くすることにより端部の面積を小さくしている一方、図１６に示す本変形例１では、支持部ＳＵ１のｘ方向の幅を小さくすることによって端部の面積を小さくしている点が相違する。
このような本変形例１における半導体装置ＰＫ１の構成によっても、封止体ＭＲから露出する支持部ＳＵ１の端部の面積をできるだけ小さくするという技術的思想、言い換えれば、封止体ＭＲに存在する水分の浸入口をできるだけ小さくするという技術的思想を実現することができる。
＜変形例２＞
実施の形態３では、例えば、図１２に示すように、支持部ＳＵ１に屈曲部ＢＤ１を設けることにより、支持部ＳＵ１の長さを長くして、半導体チップＣＨＰまでの水分の浸入経路を長くする技術的思想と、支持部ＳＵ１の厚さを薄くすることにより、封止体ＭＲから露出する支持部ＳＵ１の端部の面積をできるだけ小さくするという技術的思想を組み合わせる構成例について説明している。この構成例は、半導体装置ＰＫ１の内部への水分の浸入を抑制する観点から望ましい構成ということができる。ただし、封止体ＭＲから露出する支持部ＳＵ１の端部の面積をできるだけ小さくするという技術的思想を具現化する構成だけでも半導体装置ＰＫ１の内部への水分の浸入を抑制する優位性は得られると考えられる。そこで、本変形例２では、封止体ＭＲから露出する支持部ＳＵ１の端部の面積をできるだけ小さくするという技術的思想だけを具現化する構成例について説明する。
図１７は、本変形例２における半導体装置ＰＫ１の実装構成を示す図である。図１７において、クリップＣＬＰは、板状部ＰＬＴと支持部ＳＵ１と支持部ＳＵ２から形成されており、支持部ＳＵ１および支持部ＳＵ２には屈曲部が設けられておらず、直線形状をしている。そして、図１７に示すように、支持部ＳＵ１の端部は封止体ＭＲの側面ＳＤ４から露出し、かつ、支持部ＳＵ２の端部は封止体ＭＲの側面ＳＤ４と対向する側面ＳＤ３から露出している。このとき、本変形例２では、支持部ＳＵ１の端部の厚さと、支持部ＳＵ２の端部の厚さが薄くなっている。具体的に、図１８は、図１７のＡ−Ａ線で切断した断面図である。図１８に示すように、支持部ＳＵ１の厚さ（Ｔ１）と支持部ＳＵ２の厚さ（Ｔ１）が板状部ＰＬＴの厚さ（Ｔ２）よりも薄くなっていることがわかる。このことから、本変形例２による構成によって、封止体ＭＲから露出する支持部ＳＵ１の端部の面積をできるだけ小さくするという技術的思想、言い換えれば、封止体ＭＲに存在する水分の浸入口をできるだけ小さくするという技術的思想が具現化されていることがわかる。このように構成されている本変形例２においても、半導体装置ＰＫ１の内部への水分の浸入を抑制することができる。
（実施の形態４）
本実施の形態４では、例えば、ＤＣ／ＤＣコンバータの構成要素となる半導体装置に前記実施の形態１における技術的思想を適用する例について説明する。
＜ＤＣ／ＤＣコンバータの回路構成および動作＞
図１９は、降圧型ＤＣ／ＤＣコンバータの回路構成を示す図である。図１９に示すように、降圧型ＤＣ／ＤＣコンバータでは、入力端子ＴＥ１とグランドＧＮＤとの間にハイサイドＭＯＳトランジスタＱＨとローサイドＭＯＳトランジスタＱＬが直列接続されている。そして、ハイサイドＭＯＳトランジスタＱＨとローサイドＭＯＳトランジスタＱＬとの間のノードＮＡとグランドＧＮＤとの間にインダクタＬと負荷ＲＬが直列接続されており、負荷ＲＬと並列にコンデンサＣが接続されている。
また、ハイサイドＭＯＳトランジスタＱＨのゲート電極、および、ローサイドＭＯＳトランジスタＱＬのゲート電極は、制御回路ＣＣに接続されており、制御回路ＣＣによって、ハイサイドＭＯＳトランジスタＱＨのオン／オフ、および、ローサイドＭＯＳトランジスタＱＬのオン／オフが制御される。具体的に、制御回路ＣＣは、ハイサイドＭＯＳトランジスタＱＨをオンする際には、ローサイドＭＯＳトランジスタＱＬをオフし、ハイサイドＭＯＳトランジスタＱＨをオフする際には、ローサイドＭＯＳトランジスタＱＬをオンするように制御する。
ここで、例えば、ハイサイドＭＯＳトランジスタＱＨがオンし、ローサイドＭＯＳトランジスタＱＬがオフしている場合、入力端子ＴＥ１からハイサイドＭＯＳトランジスタＱＨおよびインダクタＬを経由して負荷ＲＬに電流が流れる。その後、ハイサイドＭＯＳトランジスタＱＨがオフし、ローサイドＭＯＳトランジスタＱＬがオンすると、まず、ハイサイドＭＯＳトランジスタＱＨがオフすることから、入力端子ＴＥ１からハイサイドＭＯＳトランジスタＱＨおよびインダクタＬを経由して負荷ＲＬに流れる電流が遮断される。すなわち、インダクタＬに流れる電流が遮断される。ところが、インダクタＬにおいては、電流が減少（遮断）すると、インダクタＬを流れる電流を維持しようとする。このとき、ローサイドＭＯＳトランジスタＱＬがオンしていることから、今度は、グランドＧＮＤからローサイドＭＯＳトランジスタＱＬおよびインダクタＬを経由して負荷ＲＬに電流が流れる。その後、再び、ハイサイドＭＯＳトランジスタＱＨをオンし、ローサイドＭＯＳトランジスタＱＬをオフする。このような動作を繰り返すことにより、図１９に示す降圧型ＤＣ／ＤＣコンバータでは、入力端子ＴＥ１に入力電圧Ｖｉｎを入力すると、負荷ＲＬの両端に入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔが出力されることになる。
以下では、上述したスイッチング動作を繰り返すことにより、入力端子ＴＥ１に入力電圧Ｖｉｎを入力した場合、負荷ＲＬの両端に入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔが出力される理由について簡単に説明する。なお、以下では、インダクタＬを流れる電流が断続しないものとして取り扱うことにする。
まず、ハイサイドＭＯＳトランジスタＱＨは、制御回路ＣＣによる制御により、オン期間ＴＯＮおよびオフ期間ＴＯＦＦでスイッチング動作するものとする。この場合のスイッチング周波数は、ｆ＝１／（ＴＯＮ＋ＴＯＦＦ）となる。
ここで、例えば、図１９において、負荷ＲＬと並列に挿入されているコンデンサＣは、出力電圧Ｖｏｕｔを短時間に大きく変動させない機能を有している。つまり、図１９に示す降圧型ＤＣ／ＤＣコンバータでは、負荷ＲＬと並列に比較的大きな容量値のコンデンサＣを挿入するため、定常状態では、出力電圧Ｖｏｕｔに含まれるリップル電圧は、出力電圧Ｖｏｕｔに比べて小さい値になる。このため、スイッチング動作の１周期内での出力電圧Ｖｏｕｔの変動は無視できるものとする。
最初に、ハイサイドＭＯＳトランジスタＱＨがオンしている場合を考える。このとき、出力電圧Ｖｏｕｔが１周期内で変動しないものと仮定しているため、インダクタＬにかかる電圧は、（Ｖｉｎ−Ｖｏｕｔ）で一定と見なすことができる。この結果、インダクタＬのインダクタンスをＬ１とすると、オン期間ＴＯＮにおける電流の増加分ΔＩｏｎは、式（１）で与えられる。
ΔＩｏｎ＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌ１×ＴＯＮ ・・・（１）
次に、ハイサイドＭＯＳトランジスタＱＨがオフしている場合を考える。この場合、ローサイドＭＯＳトランジスタＱＬがオンしていることから、インダクタＬにかかる電圧は、０−Ｖｏｕｔ＝−Ｖｏｕｔとなる。したがって、オフ期間ＴＯＦＦにおける電流の増加分ΔＩＯＦＦは、式（２）で与えられる。
ΔＩＯＦＦ＝−Ｖｏｕｔ／Ｌ１×ＴＯＦＦ ・・・（２）
このとき、定常状態となると、インダクタＬを流れる電流は、スイッチング動作の１周期の間に増減しないことになる。言い換えれば、１周期の間にインダクタＬに流れる電流が増減する場合、まだ定常状態に達していないことを意味する。したがって、定常状態では、式（３）が成立する。
ΔＩＯＮ＋ΔＩＯＦＦ＝０ ・・・（３）
この式（３）に式（１）の関係および式（２）の関係を代入すると、以下に示す式（４）を得ることができる。
Ｖｏｕｔ＝Ｖｉｎ×ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ） ・・・（４）
この式（４）において、ＴＯＮ≧０、および、ＴＯＦＦ≧０であることから、Ｖｏｕｔ＜Ｖｉｎであることがわかる。すなわち、図１９に示す降圧型ＤＣ／ＤＣコンバータは、入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを出力する回路であることがわかる。そして、式（４）から制御回路ＣＣによるスイッチング動作を制御することにより、オン期間ＴＯＮとオフ期間ＴＯＦＦを変化させることで、入力電圧Ｖｉｎよりも低い任意の出力電圧Ｖｏｕｔを得ることができることがわかる。特に、オン期間ＴＯＮとオフ期間ＴＯＦＦとが一定になるように制御すれば、一定の出力電圧Ｖｏｕｔを得ることができる。
以上のようにして、図１９に示す降圧型ＤＣ／ＤＣコンバータによれば、制御回路ＣＣで、ハイサイドＭＯＳトランジスタＱＨのオン／オフ、および、ローサイドＭＯＳトランジスタＱＬのオン／オフを制御することにより、入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを出力できることがわかる。
＜実施の形態４における半導体装置の実装構成＞
上述したＤＣ／ＤＣコンバータに含まれる制御回路ＣＣ、ローサイドＭＯＳトランジスタＱＬ、および、ハイサイドＭＯＳトランジスタＱＨは、例えば、１パッケージ化した半導体装置として製品化される。この１パッケージ化した半導体装置は、図１９に示すインダクタＬやコンデンサＣを含んでいないため、ＤＣ／ＤＣコンバータの一部を構成する半導体装置であるが、便宜上、ＤＣ／ＤＣコンバータを構成する半導体装置と呼ぶこともある。
半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。パッケージには、（１）半導体チップに形成されている半導体素子と外部回路とを電気的に接続するという機能や、（２）湿度や温度などの外部環境から半導体チップを保護し、振動や衝撃による破損や半導体チップの特性劣化を防止する機能がある。さらに、パッケージには、（３）半導体チップのハンドリングを容易にするといった機能や、（４）半導体チップの動作時における発熱を放散し、半導体素子の機能を最大限に発揮させる機能なども合わせ持っている。
半導体装置のパッケージ構造には、例えば、ＢＧＡ（Ball Grid Array）パッケージやＱＦＰ（Quad Flat Package）パッケージやＱＦＮ（Quad Flat Non-leaded Package）パッケージなどのように様々な種類がある。このような多様なパッケージ形態のうち、例えば、上述したＤＣ／ＤＣコンバータの一部を構成する半導体装置は、ＱＦＮパッケージで実装構成されている。そこで、以下では、ＤＣ／ＤＣコンバータの一部を構成するＱＦＮパッケージからなる半導体装置の実装構成について説明する。
図２０は、本実施の形態４における半導体装置ＰＫ２の実装構成を示す図である。図２０において、中央に示されている図は、半導体装置ＰＫ２を上面（表面）から見た平面図であり、四方のそれぞれに側面図が示されている。図２０に示すように、本実施の形態４における半導体装置ＰＫ２は、矩形形状をした封止体ＭＲで覆われている。そして、側面図を見てわかるように、半導体装置ＰＫ２の側面には、封止体ＭＲからリードＬＤが露出していることがわかる。
この封止体は、平面視における形状が矩形形状（例えば、四角形状）であって、上面と、上面とは反対側の下面と、この上面と下面との間に配置された複数の側面（４つの側面）を有している。具体的に、図２０に示すように、４つの側面をそれぞれ側面ＳＤ１〜ＳＤ４と呼ぶことにすると、これらの側面ＳＤ１〜ＳＤ４のそれぞれにおいて、封止体ＭＲからリードＬＤが露出していることがわかる。さらに、本実施の形態４では、半導体装置ＰＫ２の側面から支持部ＳＵ１（Ｌ）、ＳＵ２（Ｌ）、ＳＵ１（Ｈ）、ＳＵ２（Ｈ）の端部も露出している。具体的には、側面ＳＤ１からは支持部ＳＵ１（Ｈ）が露出している。また、側面ＳＤ３からは支持部ＳＵ２（Ｌ）と支持部ＳＵ２（Ｈ）が露出し、側面ＳＤ４からは支持部ＳＵ１（Ｌ）が露出していることがわかる。
次に、図２１は、本実施の形態４における半導体装置ＰＫ２を下面（裏面）から見た平面図である。図２１に示すように、半導体装置ＰＫ２の裏面も封止体ＭＲで覆われているが、この封止体ＭＲからチップ搭載部ＴＡＢ（Ｌ）、チップ搭載部ＴＡＢ（Ｈ）、および、チップ搭載部ＴＡＢ（Ｃ）の一部（裏面）が露出している。このようにチップ搭載部ＴＡＢ（Ｌ）、チップ搭載部ＴＡＢ（Ｈ）、および、チップ搭載部ＴＡＢ（Ｃ）の一部が半導体装置ＰＫ２の裏面から露出していることにより、半導体装置ＰＫ２の放熱効率を向上させることができる。また、矩形形状をした半導体装置ＰＫ２の外周領域（外周部）には、複数の裏面端子ＢＴＥが露出している。この裏面端子ＢＴＥは、リードＬＤの一部を構成している。
続いて、半導体装置ＰＫ２の内部構造について説明する。図２２は、本実施の形態４における半導体装置ＰＫ２の内部構成を示す図である。図２２において、中央に示されている図は、封止体ＭＲを透視した上面側から半導体装置ＰＫ２の内部を見た平面図であり、四方のそれぞれに断面図が示されている。
図２２の中央に示されている図において、チップ搭載部ＴＡＢ（Ｌ）上に、例えば、シリコンを主成分とするローサイドＭＯＳチップＣＨＰ（Ｌ）が搭載されている。そして、このローサイドＭＯＳチップＣＨＰ（Ｌ）の表面には、例えば、アルミニウム膜からなるソースパッドＳＰ（Ｌ）およびゲートパッドＧＰ（Ｌ）が形成されている。なお、ソースパッドＳＰ（Ｌ）上には、後述するローサイドＭＯＳクリップＣＬＰ（Ｌ）をソースパッドＳＰ（Ｌ）上に高融点半田ＨＳ２を介して電気的に接続させるために、ここではニッケル（Ｎｉ）−金（Ａｕ）膜が形成されている。
チップ搭載部ＴＡＢ（Ｌ）の外側の一部にはリードＬＤが配置されており、このリードＬＤとローサイドＭＯＳチップＣＨＰ（Ｌ）のソースパッドＳＰ（Ｌ）とは、ローサイドＭＯＳクリップＣＬＰ（Ｌ）で電気的に接続されている。つまり、ローサイドＭＯＳチップＣＨＰ（Ｌ）のソースパッドＳＰ（Ｌ）上に、例えば、銅材からなるローサイドＭＯＳクリップＣＬＰ（Ｌ）が搭載されており、このローサイドＭＯＳクリップＣＬＰ（Ｌ）の端部は、リードＬＤと接続されている。具体的には、図２２の下側の断面図に示すように、チップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を介してローサイドＭＯＳチップＣＨＰ（Ｌ）が搭載されており、このローサイドＭＯＳチップＣＨＰ（Ｌ）上からリードＬＤ上に跨るように、高融点半田ＨＳ２を介してローサイドＭＯＳクリップＣＬＰ（Ｌ）が搭載されている。
次に、図２２の中央に示されている図において、チップ搭載部ＴＡＢ（Ｈ）上に、例えば、シリコンを主成分とするハイサイドＭＯＳチップＣＨＰ（Ｈ）が搭載されている。そして、このハイサイドＭＯＳチップＣＨＰ（Ｈ）の表面には、例えば、アルミニウム膜からなるソースパッドＳＰ（Ｈ）およびゲートパッドＧＰ（Ｈ）が形成されている。なお、ソースパッドＳＰ（Ｈ）上には、後述するハイサイドＭＯＳクリップＣＬＰ（Ｈ）をソースパッドＳＰ（Ｈ）上に高融点半田ＨＳ２を介して電気的に接続させるために、ここではニッケル（Ｎｉ）−金（Ａｕ）膜が形成されている。
チップ搭載部ＴＡＢ（Ｈ）と隣り合うようにチップ搭載部ＴＡＢ（Ｌ）が配置されており、このチップ搭載部ＴＡＢ（Ｌ）とハイサイドＭＯＳチップＣＨＰ（Ｈ）のソースパッドＳＰ（Ｈ）とは、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）で電気的に接続されている。つまり、ハイサイドＭＯＳチップＣＨＰ（Ｈ）のソースパッドＳＰ（Ｈ）上に、例えば、銅材からなるハイサイドＭＯＳクリップＣＬＰ（Ｈ）が搭載されており、このハイサイドＭＯＳクリップＣＬＰ（Ｈ）の端部は、チップ搭載部ＴＡＢ（Ｌ）と接続されている。具体的には、図２２の左側の断面図に示すように、チップ搭載部ＴＡＢ（Ｈ）上に高融点半田ＨＳ１を介してハイサイドＭＯＳチップＣＨＰ（Ｈ）が搭載されており、このハイサイドＭＯＳチップＣＨＰ（Ｈ）上からチップ搭載部ＴＡＢ（Ｌ）上に跨るように、高融点半田ＨＳ２を介してハイサイドＭＯＳクリップＣＬＰ（Ｈ）が搭載されている。
続いて、図２２の中央に示されている図において、チップ搭載部ＴＡＢ（Ｃ）上に、例えば、シリコンを主成分とするドライバＩＣチップＣＨＰ（Ｃ）が搭載されている。具体的には、図２２の右側あるいは上側の断面図に示すように、チップ搭載部ＴＡＢ（Ｃ）上に高融点半田ＨＳ１を介してドライバＩＣチップＣＨＰ（Ｃ）が搭載されている。このドライバＩＣチップＣＨＰ（Ｃ）の内部には、図１９に示す制御回路ＣＣが形成されている。そして、ドライバＩＣチップＣＨＰ（Ｃ）の表面には、例えば、アルミニウム膜からなるパッドＰＤが形成されている。チップ搭載部ＴＡＢ（Ｃ）の外側の一部にはリードＬＤが配置されており、このリードＬＤと、ドライバＩＣチップＣＨＰ（Ｃ）の表面に形成されているパッドＰＤとが、例えば、金線からなる金属ワイヤＷで電気的に接続されている。また、図２２に示すように、ローサイドＭＯＳチップＣＨＰ（Ｌ）に形成されたゲートパッドＧＰ（Ｌ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成されたパッドＰＤとが、金属ワイヤＷで接続されている。同様に、ハイサイドＭＯＳチップＣＨＰ（Ｈ）に形成されたゲートパッドＧＰ（Ｈ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成されたパッドＰＤとが、金属ワイヤＷで接続されている。
このように構成されている本実施の形態４における半導体装置ＰＫ２においては、ＤＣ／ＤＣコンバータの一部を構成していることについて説明する。図２２の中央に示されている図において、チップ搭載部ＴＡＢ（Ｌ）上に搭載されているローサイドＭＯＳチップＣＨＰ（Ｌ）の内部には、図１９に示すローサイドＭＯＳトランジスタＱＬ（スイッチング用電界効果トランジスタ）が形成されている。そして、ローサイドＭＯＳチップＣＨＰ（Ｌ）の表面には、ソースパッドＳＰ（Ｌ）が形成されているが、このソースパッドＳＰ（Ｌ）は、ローサイドＭＯＳチップＣＨＰ（Ｌ）の内部に形成されているローサイドＭＯＳトランジスタＱＬのソース領域と電気的に接続されている。また、ローサイドＭＯＳチップＣＨＰ（Ｌ）の表面には、ゲートパッドＧＰ（Ｌ）が形成されており、このゲートパッドＧＰ（Ｌ）は、ローサイドＭＯＳチップＣＨＰ（Ｌ）の内部に形成されているローサイドＭＯＳトランジスタＱＬのゲート電極と電気的に接続されている。さらに、ローサイドＭＯＳチップＣＨＰ（Ｌ）の裏面は、ローサイドＭＯＳトランジスタＱＬのドレイン領域（ドレイン電極）となっている。
同様に、図２２の中央に示されている図において、チップ搭載部ＴＡＢ（Ｈ）上に搭載されているハイサイドＭＯＳチップＣＨＰ（Ｈ）の内部には、図１９に示すハイサイドＭＯＳトランジスタＱＨ（スイッチング用電界効果トランジスタ）が形成されている。そして、ハイサイドＭＯＳチップＣＨＰ（Ｈ）の表面には、ソースパッドＳＰ（Ｈ）が形成されているが、このソースパッドＳＰ（Ｈ）は、ハイサイドＭＯＳチップＣＨＰ（Ｈ）の内部に形成されているハイサイドＭＯＳトランジスタＱＨのソース領域と電気的に接続されている。また、ハイサイドＭＯＳチップＣＨＰ（Ｈ）の表面には、ゲートパッドＧＰ（Ｈ）が形成されており、このゲートパッドＧＰ（Ｈ）は、ハイサイドＭＯＳチップＣＨＰ（Ｈ）の内部に形成されているハイサイドＭＯＳトランジスタＱＨのゲート電極と電気的に接続されている。さらに、ハイサイドＭＯＳチップＣＨＰ（Ｈ）の裏面は、ハイサイドＭＯＳトランジスタＱＨのドレイン領域（ドレイン電極）となっている。
ここで、図２２に示すように、ローサイドＭＯＳチップＣＨＰ（Ｌ）の裏面（ドレイン電極）がチップ搭載部ＴＡＢ（Ｌ）と電気的に接続されている。そして、このチップ搭載部ＴＡＢ（Ｌ）と、ハイサイドＭＯＳチップＣＨＰ（Ｈ）に形成されているソースパッドＳＰ（Ｈ）がハイサイドＭＯＳクリップＣＬＰ（Ｈ）で接続されていることになる。このことから、ローサイドＭＯＳチップＣＨＰ（Ｌ）のドレイン電極と、ハイサイドＭＯＳチップＣＨＰ（Ｈ）のソースパッドＳＰ（Ｈ）が電気的に接続されることになり、図１９に示すハイサイドＭＯＳトランジスタＱＨとローサイドＭＯＳトランジスタＱＬの直列接続が実現されていることがわかる。
そして、ローサイドＭＯＳチップＣＨＰ（Ｌ）の表面に形成されているソースパッドＳＰ（Ｌ）は、ローサイドＭＯＳクリップＣＬＰ（Ｌ）を介してリードＬＤと電気的に接続されている。このため、ローサイドＭＯＳクリップＣＬＰ（Ｌ）と電気的に接続されているリードＬＤをグランドと接続することにより、図１９に示すローサイドＭＯＳトランジスタＱＬのソース領域をグランドＧＮＤと接続させることができる。
一方、ハイサイドＭＯＳチップＣＨＰ（Ｈ）の裏面（ドレイン電極）は、高融点半田ＨＳ１を介してチップ搭載部ＴＡＢ（Ｈ）と電気的に接続されている。したがって、チップ搭載部ＴＡＢ（Ｈ）を入力端子ＴＥ１と電気的に接続することにより、図１９に示すハイサイドＭＯＳトランジスタＱＨのドレイン領域（ドレイン電極）を入力端子ＴＥ１と接続させることができる。以上のようにして、図２２に示す本実施の形態４における半導体装置ＰＫ２は、ＤＣ／ＤＣコンバータの一部を構成していることがわかる。
＜実施の形態４における特徴＞
次に、本実施の形態４における特徴について説明する。
本実施の形態４において、図２２に示すように、ローサイドＭＯＳクリップＣＬＰ（Ｌ）は、支持部ＳＵ１（Ｌ）と支持部ＳＵ２（Ｌ）を有している。そして、支持部ＳＵ１（Ｌ）には屈曲部が設けられており、支持部ＳＵ２（Ｌ）にも屈曲部が設けられている。このため、本実施の形態４においても、封止体ＭＲから露出している支持部ＳＵ１（Ｌ）の端部や支持部ＳＵ２（Ｌ）の端部から浸入した水分がローサイドＭＯＳチップＣＨＰ（Ｌ）の表面に形成されているソースパッドＳＰ（Ｌ）にまで達する距離を長くすることができる。この結果、本実施の形態４によれば、たとえ、封止体ＭＲの側面から支持部ＳＵ１（Ｌ）の端部や支持部ＳＵ２（Ｌ）の端部が露出していても、支持部ＳＵ１（Ｌ）や支持部ＳＵ２（Ｌ）に屈曲部が形成されていることに基づく支持部ＳＵ１（Ｌ）や支持部ＳＵ２（Ｌ）の長さの増大によって、ローサイドＭＯＳチップＣＨＰ（Ｌ）の表面に形成されているソースパッドＳＰ（Ｌ）への水分の到達確率を低減することができる。
同様に、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）は、支持部ＳＵ１（Ｈ）と支持部ＳＵ２（Ｈ）を有している。そして、支持部ＳＵ１（Ｈ）には屈曲部が設けられており、支持部ＳＵ２（Ｈ）にも屈曲部が設けられている。このため、本実施の形態４においても、封止体ＭＲから露出している支持部ＳＵ１（Ｈ）の端部や支持部ＳＵ２（Ｈ）の端部から浸入した水分がハイサイドＭＯＳチップＣＨＰ（Ｈ）の表面に形成されているソースパッドＳＰ（Ｈ）にまで達する距離を長くすることができる。この結果、本実施の形態４によれば、たとえ、封止体ＭＲの側面から支持部ＳＵ１（Ｈ）の端部や支持部ＳＵ２（Ｈ）の端部が露出していても、支持部ＳＵ１（Ｈ）や支持部ＳＵ２（Ｈ）に屈曲部が形成されていることに基づく支持部ＳＵ１（Ｈ）や支持部ＳＵ２（Ｈ）の長さの増大によって、ハイサイドＭＯＳチップＣＨＰ（Ｈ）の表面に形成されているソースパッドＳＰ（Ｈ）への水分の到達確率を低減することができる。
ここで、本実施の形態４では、ローサイドＭＯＳクリップＣＬＰ（Ｌ）の構成要素である支持部ＳＵ１（Ｌ）と支持部ＳＵ２（Ｌ）の配置位置と、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）の構成要素である支持部ＳＵ１（Ｈ）と支持部ＳＵ２（Ｈ）の配置位置に特徴点がある。すなわち、図２２に示すように、本実施の形態４における半導体装置ＰＫ２では、１つのパッケージ内に複数の半導体チップが配置されることから、それぞれの構要素にレイアウト上の制約がある。この点に関し、本実施の形態４では、このレイアウト上の制約を考慮しながら、支持部ＳＵ１（Ｌ）と支持部ＳＵ２（Ｌ）の配置位置や、支持部ＳＵ１（Ｈ）と支持部ＳＵ２（Ｈ）の配置位置に工夫を施している。
具体的には、図２２に示すように、まず、ローサイドＭＯＳクリップＣＬＰ（Ｌ）を支持する支持部ＳＵ１（Ｌ）と支持部ＳＵ２（Ｌ）とを互いに対向する側面から端部が露出するように配置している。これは、ローサイドＭＯＳクリップＣＬＰ（Ｌ）のサイズが、ローサイドＭＯＳチップＣＨＰ（Ｌ）のサイズに対応して大きくなっていることから、ローサイドＭＯＳクリップＣＬＰ（Ｌ）を充分に支持できるようにすることを考慮したものである。このように、まず、支持部ＳＵ１（Ｌ）と支持部ＳＵ２（Ｌ）の配置が決定される。
続いて、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）を支持する支持部ＳＵ１（Ｈ）と支持部ＳＵ２（Ｈ）の配置位置を決定する必要がある。このとき、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）を安定して支持する観点から、支持部ＳＵ１（Ｈ）と支持部ＳＵ２（Ｈ）も、ローサイドＭＯＳクリップＣＬＰ（Ｌ）を支持する支持部ＳＵ１（Ｌ）と支持部ＳＵ２（Ｌ）と同様に、互いに対向する側面から端部が露出するように配置することが望ましい。
ところが、図２２を見てわかるように、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）の紙面右側領域には、ドライバＩＣチップＣＨＰ（Ｃ）が配置されており、複数の金属ワイヤＷが配置されている。また、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）の紙面下側領域には、ローサイドＭＯＳクリップＣＬＰ（Ｌ）が配置されている。したがって、これらの構成要素と干渉しないように配置する必要があることから、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）を支持する支持部ＳＵ１（Ｈ）と支持部ＳＵ２（Ｈ）を、ローサイドＭＯＳクリップＣＬＰ（Ｌ）を支持する支持部ＳＵ１（Ｌ）と支持部ＳＵ２（Ｌ）と同様に、互いに対向する側面から端部が露出するように配置することは困難になる。
そこで、本実施の形態４では、図２２に示すように、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）を支持する支持部ＳＵ１（Ｈ）と支持部ＳＵ２（Ｈ）を互いに交差する側面から端部が露出するように配置している。この場合、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）を支持する強度が弱くなると考えられるが、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）のサイズは、ローサイドＭＯＳクリップＣＬＰ（Ｌ）のサイズに比べて小さいので、このような配置位置でも充分に支持することができるのである。以上のことから、本実施の形態４では、ローサイドＭＯＳクリップＣＬＰ（Ｌ）を支持する支持部ＳＵ１（Ｌ）と支持部ＳＵ２（Ｌ）と、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）を支持する支持部ＳＵ１（Ｈ）と支持部ＳＵ２（Ｈ）の両方に屈曲部を設けるとともに、図２２に示すようなレイアウト配置にしている。これにより、本実施の形態４における半導体装置ＰＫ２によれば、レイアウト配置の制約の中で支持部ＳＵ１（Ｌ）、ＳＵ２（Ｌ）、ＳＵ１（Ｈ）、ＳＵ２（Ｈ）に屈曲部を設けることができ、これによって、本実施の形態４によれば、半導体装置ＰＫ２の信頼性を向上することができる。
＜実施の形態４における半導体装置の製造方法＞
本実施の形態４における半導体装置ＰＫ２は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
１．基材（リードフレームおよびクリップフレーム）準備工程
まず、図２３に示すように、リードフレームＬＦ１を準備する。図２３（Ａ）では、リードフレームＬＦ１の模式的な全体構成が示されており、図２３（Ｂ）では、図２３（Ａ）に示すリードフレームＬＦ１の一部分が拡大して示されている。さらに、図２３（Ｃ）では、図２３（Ｂ）に示すリードフレームＬＦ１の一部分がさらに拡大して示されている。
図２３（Ｃ）に示すように、本実施の形態４におけるリードフレームＬＦ１は、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）と、リードＬＤとを備えた製品領域ＰＲが行列状（Ｘ方向およびＹ方向）に複数配置されていることがわかる。
さらに、本実施の形態４では、図２４に示すようなクリップフレームＣＬＦを準備する。本実施の形態４では、このクリップフレームＣＬＦを使用する点に特徴がある。図２４（Ａ）では、クリップフレームＣＬＦの模式的な全体構成が示されており、図２４（Ｂ）では、クリップフレームＣＬＦの一部分が拡大して示されている。図２４（Ｂ）に示すように、クリップフレームＣＬＦには、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）とローサイドＭＯＳクリップＣＬＰ（Ｌ）を備える複数の単位領域ＵＲが含まれており、複数の単位領域ＵＲが行列状（マトリクス状）に配置されている。なお、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）とローサイドＭＯＳクリップＣＬＰ（Ｌ）は、例えば、銅を材料成分とする金属板から構成される。
以下に、図２４（Ａ）および図２４（Ｂ）に示すクリップフレームＣＬＦの詳細な構成について説明する。例えば、図２４（Ｂ）に示すように、行列状に配置された単位領域ＵＲのそれぞれには、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）とローサイドＭＯＳクリップＣＬＰ（Ｌ）が形成されている。そして、各単位領域ＵＲは、枠部ＦＵを有しており、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）が吊りリードである支持部ＳＵ１（Ｈ）および支持部ＳＵ２（Ｈ）によって枠部ＦＵに支持されている。同様に、各単位領域ＵＲにおいて、ローサイドＭＯＳクリップＣＬＰ（Ｌ）が吊りリードである支持部ＳＵ１（Ｌ）および支持部ＳＵ２（Ｌ）によって枠部ＦＵに支持されている。このとき、支持部ＳＵ１（Ｈ）、ＳＵ２（Ｈ）、ＳＵ１（Ｌ）、ＳＵ２（Ｌ）のそれぞれには、例えば、複数の屈曲部が形成されている。また、支持部ＳＵ１（Ｈ）、ＳＵ２（Ｈ）、ＳＵ１（Ｌ）、ＳＵ２（Ｌ）のそれぞれの一部分に対して、予めハーフエッチングを施すことにより、他部分よりも厚さを薄くするように構成されていてもよい。ここで、例えば、上述した一部分の表面側がハーフエッチングされていてもよいし、上述した一部分の裏面側がハーフエッチングされていてもよい。さらに、例えば、上述した一部分は、支持部ＳＵ１（Ｈ）、ＳＵ２（Ｈ）、ＳＵ１（Ｌ）、ＳＵ２（Ｌ）のそれぞれの他部分よりも枠部ＦＵとの連結側に近い部分とすることができる。
本実施の形態４におけるクリップフレームＣＬＦでは、図２４（Ａ）および図２４（Ｂ）に示すように、複数の単位領域ＵＲがＸ方向およびＹ方向に並ぶように配置されている。つまり、本実施の形態４におけるクリップフレームＣＬＦは、Ｘ方向およびＹ方向に沿ってマトリクス状に複数の単位領域ＵＲが形成されている。例えば、本実施の形態４のクリップフレームＣＬＦは、複数の単位領域ＵＲがＸ方向に第１所定間隔（第１ピッチ）で配置され、かつ、Ｙ方向に第２所定間隔（第２ピッチ）で配置されている。
ここで、図２３（Ａ）〜図２３（Ｃ）に示すリードフレームＬＦ１に着目すると、例えば、図２３（Ｃ）に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲがＸ方向およびＹ方向に並ぶように配置されている。つまり、図２３（Ａ）〜図２３（Ｃ）に示すリードフレームＬＦ１は、Ｘ方向およびＹ方向に沿ってマトリクス状に複数の製品領域ＰＲが形成されている。例えば、リードフレームＬＦ１は、複数の製品領域ＰＲがＸ方向に第１所定間隔（第１ピッチ）で配置され、かつ、Ｙ方向に第２所定間隔（第２ピッチ）で配置されている。
すなわち、本実施の形態４においては、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのＸ方向の配置ピッチと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのＸ方向の配置ピッチとが同一となっている。また、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのＹ方向の配置ピッチと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのＹ方向の配置ピッチとが同一となっている。
ここで、クリップフレームＣＬＦに形成されている複数のハイサイドＭＯＳクリップＣＬＰ（Ｈ）やローサイドＭＯＳクリップＣＬＰ（Ｌ）のＸ方向（第１方向）およびＸ方向と直交するＹ方向（第２方向）における配置ピッチを第１ピッチおよび第２ピッチとする。
この場合、リードフレームＬＦ１に形成されているチップ搭載部（チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）、チップ搭載部ＴＡＢ（Ｌ））のＸ方向およびＹ方向における配置ピッチも第１ピッチおよび第２ピッチとなっているのである。
この結果、本実施の形態４においては、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのそれぞれが、平面視において重なるように配置することができる。さらに詳細に述べると、例えば、図２３（Ｃ）に示すチップ搭載部ＴＡＢ（Ｈ）と、図２４（Ｂ）に示すハイサイドＭＯＳクリップＣＬＰ（Ｈ）が平面的に重なるように配置できるとともに、図２３（Ｃ）に示すチップ搭載部ＴＡＢ（Ｌ）と、図２４（Ｂ）に示すローサイドＭＯＳクリップＣＬＰ（Ｌ）が平面的に重なるように配置できる。
２．チップ搭載工程
次に、図２５に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田（高融点半田ペースト）ＨＳ１を供給する。具体的には、例えば、半田印刷法を使用することにより、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を印刷する。
ここでいう高融点半田ＨＳ１とは、２６０℃程度に加熱しても溶融しない半田を意図しており、例えば、融点が３００℃程度でリフロー温度が３５０℃程度であり、Ｐｂ（鉛）を９０重量％以上含んだ半田を挙げることができる。
なお、ここでは半田印刷法によりチップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を供給する方法について説明したが、これに限定されない。例えば、シリンジ詰めされた高融点半田ＨＳ１を準備し、シリンジ先端に取り付けられた塗布ノズルから、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を塗布供給してもよい。ただし、半田印刷法を用いた方が、半田マスクを用いて一度に複数個所へ高融点半田ＨＳ１を供給できるので、本工程の作業時間を短くすることができる。
続いて、図２６に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、まず、チップ搭載部ＴＡＢ（Ｃ）上にドライバＩＣチップＣＨＰ（Ｃ）を搭載（配置）する。そして、チップ搭載部ＴＡＢ（Ｈ）上にハイサイドＭＯＳチップＣＨＰ（Ｈ）を搭載し、その後、チップ搭載部ＴＡＢ（Ｌ）上にローサイドＭＯＳチップＣＨＰ（Ｌ）を搭載する。なお、ドライバＩＣチップＣＨＰ（Ｃ）、ハイサイドＭＯＳチップＣＨＰ（Ｈ）およびローサイドＭＯＳチップＣＨＰ（Ｌ）の搭載順は、これに限らず、適宜変更することも可能である。
３．電気的接続工程
続いて、図２７に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、ハイサイドＭＯＳチップＣＨＰ（Ｈ）上に高融点半田（高融点半田ペースト）ＨＳ２を供給する。その後、ローサイドＭＯＳチップＣＨＰ（Ｌ）上に高融点半田ＨＳ２を供給する。詳細には、ハイサイドＭＯＳチップＣＨＰ（Ｈ）に形成されているソースパッド（図示せず）上に高融点半田ＨＳ２を供給するとともに、ローサイドＭＯＳチップＣＨＰ（Ｌ）に形成されているソースパッド（図示せず）上に高融点半田ＨＳ２を供給する。さらに、図２７に示すように、チップ搭載部ＴＡＢ（Ｌ）の一部領域上およびリードの一部領域上にも高融点半田ＨＳ２を供給する。
具体的には、例えば、塗布法を使用することにより、ハイサイドＭＯＳチップＣＨＰ（Ｈ）上、ローサイドＭＯＳチップＣＨＰ（Ｌ）上、チップ搭載部ＴＡＢ（Ｌ）の一部領域上およびリードの一部領域上にも高融点半田ＨＳ２を塗布する。このとき形成される高融点半田ＨＳ２は、上述した高融点半田ＨＳ１と同じ材料成分であってもよいし、異なる材料成分であってもよい。
その後、図２８に示すように、クリップフレームＣＬＦを位置固定用の専用治具にセットする。具体的には、図２８に示すように、リードフレームＬＦ１に形成されている開口部ＯＰ１を挿入した位置決めピンに、さらに、クリップフレームＣＬＦに形成されている開口部ＯＰ２を挿入する。これにより、本実施の形態４によれば、リードフレームＬＦ１上にクリップフレームＣＬＦを重ね合わせるように配置することができる。つまり、上述したように、専用治具に設けられた位置決めピンに、リードフレームＬＦ１に形成されている開口部ＯＰ１と、クリップフレームＣＬＦに形成されている開口部ＯＰ２を挿入することにより、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのそれぞれとを平面的に重ね合わせることができるのである。このとき、リードフレームＬＦ１上にクリップフレームＣＬＦを重ねる際、平面視において、支持部ＳＵ１（Ｈ）、ＳＵ２（Ｈ）、ＳＵ１（Ｌ）、ＳＵ２（Ｌ）に形成されている屈曲部は、例えば、ハイサイドＭＯＳチップＣＨＰ（Ｈ）やローサイドＭＯＳチップＣＨＰ（Ｌ）と重ならないように形成されている。
本実施の形態４によれば、リードフレームＬＦ１にクリップフレームＣＬＦを重ね合わせるだけで、複数の製品領域ＰＲのそれぞれと、複数の単位領域ＵＲのそれぞれとを平面的に重ね合わせることができる。このことは、複数の製品領域ＰＲのそれぞれに形成されているハイサイドＭＯＳチップＣＨＰ（Ｈ）上に、複数の単位領域ＵＲのそれぞれに形成されているハイサイドＭＯＳクリップＣＬＰ（Ｈ）を一度に搭載することができることを意味する。同様に、このことは、複数の製品領域ＰＲのそれぞれに形成されているローサイドＭＯＳチップＣＨＰ（Ｌ）上に、複数の単位領域ＵＲのそれぞれに形成されているローサイドＭＯＳクリップＣＬＰ（Ｌ）を一度に搭載することができることを意味する。この結果、本実施の形態４によれば、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）とローサイドＭＯＳクリップＣＬＰ（Ｌ）とをハイサイドＭＯＳチップＣＨＰ（Ｈ）上とローサイドＭＯＳチップＣＨＰ（Ｌ）上とにそれぞれ個別に（個々に）搭載する場合に比べて、製造工程の簡略化を図ることができる。これにより、本実施の形態４によれば、半導体装置ＰＫ２の製造コストを低減することができる。
続いて、高融点半田（高融点半田ＨＳ１、高融点半田ＨＳ２）に対してリフローを実施する。具体的には、高融点半田を含むリードフレームＬＦ１を、例えば、３５０℃程度の温度（第１温度）で加熱する。これにより、高融点半田は溶融し、ハイサイドＭＯＳチップＣＨＰ（Ｈ）の裏面（ドレイン電極）とチップ搭載部ＴＡＢ（Ｈ）、ローサイドＭＯＳチップＣＨＰ（Ｌ）の裏面（ドレイン電極）とチップ搭載部ＴＡＢ（Ｌ）が電気的に接続されることになる。また、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）とハイサイドＭＯＳチップＣＨＰ（Ｈ）の表面のソースパッドとチップ搭載部ＴＡＢ（Ｌ）、および、ローサイドＭＯＳクリップＣＬＰ（Ｌ）とローサイドＭＯＳチップＣＨＰ（Ｌ）の表面のソースパッドと基準電位が供給されるリード、が電気的に接続されることになる。
なお、ここでは、例えば、リフロー１回で各チップと各クリップの接続を一度に行っているが、リフローは複数回に分けてもよい。つまり、各チップを搭載した後に１回目のリフローを行い、各クリップを搭載した後に２回目のリフローを行ってもよい。ただし、前述のように各チップの搭載を行った後、連続して各クリップの搭載まで行ってからリフローを行った方がリフロー回数は１回で済むので、工程を短縮化することができる。
その後、高融点半田に含まれているフラックスを除去するため、フラックス洗浄を実施する。そして、その後の工程で行われるワイヤボンディング工程におけるワイヤのボンディング特性を向上させる観点から、リードフレームＬＦ１の表面に対してプラズマ処理を実施することにより、リードフレームＬＦ１の表面を清浄化する。
なお、プラズマ処理は実施しなくてもよい。すなわち、フラックス洗浄工程で、その後のワイヤボンディングに支障がない程度にリードフレームＬＦ１の表面の清浄化が保てる場合には、プラズマ処理工程を省略することができる。
続いて、図２９（Ａ）および図２９（Ｂ）に示すように、ワイヤボンディング工程を実施する。図２９（Ａ）は、ワイヤボンディング工程を実施する際のリードフレームＬＦ１を示す図である。ただし、図２９（Ａ）では、実際のワイヤボンディング工程を実施することによる構成要素（ワイヤ）は省略されており、この構成要素（ワイヤ）は、図２９（Ａ）に示される１つの製品領域ＰＲを拡大した図である図２９（Ｂ）に示されている。
図２９（Ｂ）において、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている複数のパッドＰＤと複数のリードＬＤが複数の金属ワイヤＷで接続されていることがわかる。さらに、図２９（Ｂ）に示すように、ハイサイドＭＯＳチップＣＨＰ（Ｈ）に形成されているゲートパッドＧＰ（Ｈ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成されているパッドＰＤが金属ワイヤＷで接続されている。同様に、ローサイドＭＯＳチップＣＨＰ（Ｌ）に形成されているゲートパッドＧＰ（Ｌ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成されているパッドＰＤが金属ワイヤＷで接続されている。これにより、本実施の形態４によれば、ハイサイドＭＯＳチップＣＨＰ（Ｈ）に形成されているハイサイドＭＯＳトランジスタＱＨ（図１９参照）と、ローサイドＭＯＳチップＣＨＰ（Ｌ）に形成されているローサイドＭＯＳトランジスタＱＬ（図１９参照）が、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている制御回路ＣＣ（図１９参照）によって電気的に制御されることがわかる。
４．封止（モールド）工程
次に、図３０に示すように、リードフレームＬＦ１に形成されている製品領域を一括して樹脂で封止（モールド）することにより封止体ＭＲを形成する。言い換えれば、図２９（Ｂ）に示すドライバＩＣチップＣＨＰ（Ｃ）、ハイサイドＭＯＳチップＣＨＰ（Ｈ）およびローサイドＭＯＳチップＣＨＰ（Ｌ）を覆うようにリードフレームＬＦ１内の複数の製品領域ＰＲを樹脂で一括封止して封止体ＭＲを形成する。
このとき、封止体ＭＲは、例えば、上面、上面とは反対側の下面、その厚さ方向において上面と下面との間に位置する第１側面、第１側面と対向する第２側面、第１側面および第２側面と交差する第３側面、第１側面および第２側面と交差し、第３側面と対向する第４側面を有するように形成される。
本実施の形態４では、半導体チップを樹脂で封止する技術として、キャビティ内に複数の製品領域ＰＲを内包させて、複数の製品領域ＰＲを一括して樹脂で封止する、いわゆるＭＡＰモールド技術（ＭＡＰ：Matrix Array Package、一括モールド技術）と呼ばれる技術を採用している。このＭＡＰモールド技術によれば、製品領域ＰＲ毎に樹脂を注入する経路を設ける必要がないので、複数の製品領域ＰＲを密に配置することができる。これにより、ＭＡＰモールド技術によれば、製品の取得数を向上させることができ、これによって、製品のコスト削減を図ることが可能となる。
５．外装メッキ工程
その後、封止体ＭＲの裏面から露出するチップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）、チップ搭載部ＴＡＢ（Ｌ）およびリードＬＤの一部の表面に導体膜であるメッキ膜（半田膜）を形成する。なお、この工程で形成されるメッキ膜は、鉛（Ｐｂ）を実質的に含まない、いわゆる鉛フリー半田（半田材）からなり、例えば、錫（Ｓｎ）のみ、あるいは、錫−ビスマス（Ｓｎ−Ｂｉ）などである。ここで、鉛フリー半田とは、鉛の含有量が０．１重量％以下の半田を意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
６．マーキング工程
続いて、封止体ＭＲの表面に製品名や型番などの情報（マーク）を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を用いることができる。
７．個片化工程
次に、図３１（Ａ）および図３１（Ｂ）に示すように、封止体ＭＲの表面にダイシングテープＤＴを貼り付ける。そして、図３２（Ａ）および図３２（Ｂ）に示すように、封止体ＭＲを製品領域ＰＲ毎に切断する（パッケージダイシング）。具体的には、リードフレームＬＦ１に形成されている複数の製品領域ＰＲを区画する区画領域（境界領域）を回転する円盤状の切断刃であるダイシングブレードにより切断し、各製品領域ＰＲを個片化する。これにより、例えば、図３２（Ｃ）に示すような本実施の形態４における半導体装置ＰＫ２を取得することができる。このとき、クリップフレームＣＬＦに形成されている支持部ＳＵ１（Ｈ）、ＳＵ２（Ｈ）、ＳＵ１（Ｌ）、ＳＵ２（Ｌ）が切断される。この結果、例えば、図２０に示すように、半導体装置ＰＫ２の側面から支持部ＳＵ１（Ｈ）、ＳＵ２（Ｈ）、ＳＵ１（Ｌ）、ＳＵ２（Ｌ）の端部が露出することになる。
その後、個片化された個々の半導体装置ＰＫ２は、特性検査によって選別され、良品と判定された半導体装置ＰＫ２が梱包されて出荷される。以上のようにして、本実施の形態４における半導体装置ＰＫ２を製造することができる。
＜ダイシング工程における有用性＞
本実施の形態４では、支持部ＳＵ１（Ｈ）、ＳＵ２（Ｈ）、ＳＵ１（Ｌ）、ＳＵ２（Ｌ）に屈曲部が形成されている結果、ダイシング工程において、半導体装置の信頼性を向上する観点から有用性を有する。
以下では、このことについて、支持部ＳＵ１（Ｈ）、ＳＵ２（Ｈ）、ＳＵ１（Ｌ）、ＳＵ２（Ｌ）に屈曲部が形成されていない関連技術と比較しながら説明することにする。
図３３は、ダイシング工程を実施する直前の関連技術の構成を示す図である。特に、図３３に示すように、関連技術では、屈曲部が形成されていない支持部ＳＵ１（Ｈ）と支持部ＳＵ２（Ｈ）によって、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）の板状部ＰＬＴ（Ｈ）が支持され、かつ、屈曲部が形成されていない支持部ＳＵ１（Ｌ）と支持部ＳＵ２（Ｌ）によって、ローサイドＭＯＳクリップＣＬＰ（Ｌ）の板状部ＰＬＴ（Ｌ）が支持されていることがわかる。そして、図３４は、図３３のＡ−Ａ線で切断した断面図であり、ダイシング工程を実施している状態が示されている。
図３４において、関連技術では、例えば、ダイシングブレードＤＢがハイサイドＭＯＳクリップＣＬＰ（Ｈ）を支持している支持部ＳＵ２（Ｈ）に押し当てられて、支持部ＳＵ２（Ｈ）が切断されることになる。このとき、支持部ＳＵ２（Ｈ）にダイシングブレードＤＢが押し当てられることにより、支持部ＳＵ２（Ｈ）が撓むことになる。ここで、関連技術においては、支持部ＳＵ２（Ｈ）に屈曲部が設けられていない結果、ダイシングブレードＤＢが支持部ＳＵ２（Ｈ）に押し当てられることに起因する力が板状部ＰＬＴ（Ｈ）に直接加わることになる。このため、関連技術では、板状部ＰＬＴ（Ｈ）がハイサイドＭＯＳチップＣＨＰ（Ｈ）から剥離しやすくなる。すなわち、関連技術では、例えば、支持部ＳＵ２（Ｈ）に屈曲部が設けられていないことに起因して、板状部ＰＬＴ（Ｈ）とハイサイドＭＯＳチップＣＨＰ（Ｈ）との接合部にダメージが加わりやすくなる。
これに対し、本実施の形態４によれば、以下に示す有用性を有する。図３５は、本実施の形態４における半導体装置の製造工程において、ダイシング工程を実施する直前の構成を示す図である。特に、図３５に示すように、本実施の形態４では、複数の屈曲部が形成されている支持部ＳＵ１（Ｈ）と支持部ＳＵ２（Ｈ）によって、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）の板状部ＰＬＴ（Ｈ）が支持され、かつ、複数の屈曲部が形成されている支持部ＳＵ１（Ｌ）と支持部ＳＵ２（Ｌ）によって、ローサイドＭＯＳクリップＣＬＰ（Ｌ）の板状部ＰＬＴ（Ｌ）が支持されていることがわかる。そして、図３６は、図３５のＡ−Ａ線で切断した断面図であり、ダイシング工程を実施している状態が示されている。
図３６に示すように、本実施の形態４では、例えば、ダイシングブレードＤＢがハイサイドＭＯＳクリップＣＬＰ（Ｈ）を支持している支持部ＳＵ２（Ｈ）に押し当てられたとしても、支持部ＳＵ２（Ｈ）に屈曲部が設けられているため、上述した関連技術に比べて、支持部ＳＵ２（Ｈ）にダイシングブレードＤＢを押し当てることに起因する力が板状部ＰＬＴ（Ｈ）に加わることを低減することができる。このため、本実施の形態４におけるダイシング工程においては、板状部ＰＬＴ（Ｈ）がハイサイドＭＯＳチップＣＨＰ（Ｈ）から剥離しにくくなる。すなわち、本実施の形態４では、例えば、支持部ＳＵ２（Ｈ）に屈曲部が設けられていることに起因して、板状部ＰＬＴ（Ｈ）とハイサイドＭＯＳチップＣＨＰ（Ｈ）との接合部に加わるダメージを低減することができるのである。このように、本実施の形態４によれば、支持部ＳＵ１（Ｈ）、ＳＵ２（Ｈ）、ＳＵ１（Ｌ）、ＳＵ２（Ｌ）に屈曲部が形成されている結果、ダイシング工程において、製品となる半導体装置の不良が引き起こされにくくなる。このことから、本実施の形態４における半導体装置の製造方法によれば、歩留り向上を図ることができる。
さらに、図３７は、図３５のＡ−Ａ線で切断した断面図であり、支持部ＳＵ２（Ｈ）の厚さを薄く構成した場合のダイシング工程を示す図である。図３７に示すように、支持部ＳＵ２（Ｈ）の厚さを薄くする場合には、さらに、支持部ＳＵ２（Ｈ）が変形しやすくなり、この支持部ＳＵ２（Ｈ）の変形によって、ダイシングブレードＤＢを支持部ＳＵ２（Ｈ）に押し当てることに起因する力が吸収される。このため、図３７に示すように支持部ＳＵ２（Ｈ）を構成する場合も、板状部ＰＬＴ（Ｈ）とハイサイドＭＯＳチップＣＨＰ（Ｈ）との接合部に加わるダメージを低減することができる。
また、図３８は、図３５のＡ−Ａ線で切断した断面図であり、支持部ＳＵ２（Ｈ）の一部分の厚さを薄く構成した場合のダイシング工程を示す図である。図３８においても、ダイシングブレードＤＢと接触する支持部ＳＵ２（Ｈ）の部分の厚さを薄くすることにより、支持部ＳＵ２（Ｈ）が変形しやすくなり、この支持部ＳＵ２（Ｈ）の変形によって、ダイシングブレードＤＢを支持部ＳＵ２（Ｈ）に押し当てることに起因する力が吸収される。このため、図３８に示すように支持部ＳＵ２（Ｈ）を構成する場合も、板状部ＰＬＴ（Ｈ）とハイサイドＭＯＳチップＣＨＰ（Ｈ）との接合部に加わるダメージを低減することができる。
＜ダイシング工程を考慮した支持部の配置＞
最後に、ダイシング工程を考慮した支持部の配置例について説明する。図３９は、本実施の形態４における半導体装置ＰＫ２において、封止体ＭＲの側面から露出するリードＬＤと支持部ＳＵ１の配置例を示す側面図である。特に、図３９（Ａ）は、ダイシング工程におけるダレが発生しない理想的なリードＬＤと支持部ＳＵ１の側面形状を示す図であり、図３９（Ｂ）は、ダイシング工程におけるダレが発生する場合の現実的なリードＬＤと支持部ＳＵ１の側面形状を示す図である。
まず、図３９（Ａ）に示すように、封止体ＭＲの側面からリードＬＤの端部と支持部ＳＵ１の端部が露出している。このとき、封止体ＭＲの上面側から見た平面視において、リードＬＤと支持部ＳＵ１とは、重なるように配置されている。このような配置でも、ダイシング工程におけるダレが発生しない場合には何らの問題もないと考えられる。
ところが、ダイシング工程では、ダイシングブレードによってリードＬＤや支持部ＳＵ１を切断することになるが、この切断時におけるダイシングブレードの回転に起因して、リードＬＤの端部や支持部ＳＵ１の端部にダレが発生する場合がある。ここで、図３９（Ｂ）に示すように、封止体ＭＲの上面側から見た平面視において、リードＬＤと支持部ＳＵ１が重なるように配置されている場合、リードＬＤに発生したダレＳＤが支持部ＳＵ１に接触してしまうおそれがある。
ここで、図３９（Ａ）のように、封止体ＭＲの上面側から見た平面視において、リードＬＤと支持部ＳＵ１が重なるように配置する配置例であっても、リードＬＤと支持部ＳＵ１との間の高さ方向の距離が大きい場合には、ダレに起因するショート不良は顕在化しないと考えられる。したがって、本実施の形態４では、封止体ＭＲの上面側から見た平面視において、リードＬＤと支持部ＳＵ１が封止体ＭＲの高さ方向に重なるように配置する配置例を採用することができる。
ただし、ダイシング工程でダレが発生する可能性があることを考慮すると、リードＬＤと支持部ＳＵ１の間の高さ方向の距離が小さい場合には、リードＬＤと支持部ＳＵ１との間でショート不良が引き起こされる可能性があることになる。このため、図３９（Ａ）に示す配置例において、特に、リードＬＤと支持部ＳＵ１の間の高さ方向の距離が小さい場合には、半導体装置ＰＫ２の信頼性を向上する観点から改善の余地があることになる。
図４０は、本実施の形態４における半導体装置ＰＫ２において、封止体ＭＲの側面から露出するリードＬＤと支持部ＳＵ１の別の配置例を示す側面図である。特に、図４０（Ａ）は、ダイシング工程におけるダレが発生しない理想的なリードＬＤと支持部ＳＵ１の側面形状を示す図であり、図４０（Ｂ）は、ダイシング工程におけるダレが発生する場合の現実的なリードＬＤと支持部ＳＵ１の側面形状を示す図である。
図４０（Ａ）に示すように、本実施の形態４における半導体装置ＰＫ２では、封止体ＭＲの上面側から見た平面視において、リードＬＤと支持部ＳＵ１が重ならないように配置することも可能である。この場合、図４０（Ｂ）に示すように、封止体ＭＲの上面側から見た平面視において、リードＬＤと支持部ＳＵ１が重ならないように配置されている結果、リードＬＤに発生したダレＳＤが支持部ＳＵ１と接触することを回避することができる。つまり、ダイシング工程でのダレの発生に起因するショート不良を回避して、半導体装置ＰＫ２の信頼性を向上する観点からは、図４０に示す配置例のほうが図３９に示す配置例よりも望ましいということができる。
なお、図４１は、封止体ＭＲの上面側から見た平面視において、リードＬＤと支持部ＳＵ１が重ならないという図４０の配置を前提として、支持部ＳＵ１の厚さを薄くする構成例を示す図である。図４１に示す構成例においても、図４０に示す構成例と同様に、リードＬＤと支持部ＳＵ１が重ならないように配置されているため、ダイシング工程でのダレＳＤが発生する場合であっても、リードＬＤと支持部ＳＵ１とのショート不良を回避することができる。
ただし、図４１では、支持部ＳＵ１の表面側（上側）からハーフエッチングすることによって支持部ＳＵ１の厚さを薄くしているため、図４１に示すように、リードＬＤに発生したダレＳＤと支持部ＳＵ１との間の距離を遠ざけて、さらなるリードＬＤと支持部ＳＵ１との間のショート不良を低減する観点からさらなる改良の余地があるが、本実施の形態４では、図４１に示す構成例も採用することができる。
次に、図４２は、封止体ＭＲの上面側から見た平面視において、リードＬＤと支持部ＳＵ１が重ならないという図４０の配置を前提として、支持部ＳＵ１の厚さを薄くする別の構成例を示す図である。図４２に示す構成例においても、図４０に示す構成例と同様に、リードＬＤと支持部ＳＵ１が封止体ＭＲの高さ方向に重ならないように配置されているため、ダイシング工程でのダレＳＤが発生する場合であっても、リードＬＤと支持部ＳＵ１とのショート不良を回避することができる。
さらに、図４２では、支持部ＳＵ１の裏面側（下側）からハーフエッチングすることによって支持部ＳＵ１の厚さを薄くしているため、図４２に示すように、リードＬＤに発生したダレＳＤと支持部ＳＵ１との間の距離を遠ざけて、さらなるリードＬＤと支持部ＳＵ１との間のショート不良を低減することができる。
なお、図４１および図４２に示す構成例では、支持部ＳＵ１の厚さを薄くする例について説明したが、さらに、支持部ＳＵ１の幅（紙面横方向の幅）をリードＬＤよりも小さくすることもできる。この場合、支持部ＳＵ１の厚さだけでなく幅も小さくできるため、ダイシング工程でのダレＳＤが発生する場合であっても、リードＬＤと支持部ＳＵ１とのショート不良の可能性をさらに低減することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態は、下記の形態を含む。
（付記１）
（ａ）チップ搭載部とリードとを有する第１領域が行列状に複数配置されたリードフレームを準備する工程、
（ｂ）前記チップ搭載部の上面上に半導体チップを搭載する工程、
（ｃ）導体板と枠部と第１吊りリードを有する第２領域であって前記第１吊りリードによって前記導体板が前記枠部に支持された前記第２領域が行列状に複数配置されたクリップフレームを準備する工程、
（ｄ）前記半導体チップの第１パッド上に前記導体板が位置するように前記リードフレーム上に前記クリップフレームを重ねることにより、前記導体板を前記半導体チップの前記第１パッド上から前記リード上にわたって搭載する工程、
（ｅ）前記（ｄ）工程後、前記半導体チップを覆うように前記リードフレームに存在する複数の前記第１領域を一括封止して封止体を形成する工程、
（ｆ）前記（ｅ）工程後、前記リードフレームに存在する複数の前記第１領域の境界領域を切断するとともに前記クリップフレームに存在する前記第１吊りリードを切断する工程、
を備え、
前記第１吊りリードには、第１屈曲部が形成されている、半導体装置の製造方法。
（付記２）
付記１に記載の半導体装置の製造方法において、
前記（ｄ）工程で前記リードフレーム上に前記クリップフレームを重ねる際、平面視において、前記第１屈曲部は前記半導体チップと重ならない、半導体装置の製造方法。
（付記３）
付記１に記載の半導体装置の製造方法において、
前記（ｃ）工程で準備される前記クリップフレームに存在する前記第１吊りリードには、複数の前記第１屈曲部が形成されている、半導体装置の製造方法。
（付記４）
付記１に記載の半導体装置の製造方法において、
前記（ｃ）工程で準備される前記クリップフレームに存在する前記第１吊りリードの一部分はハーフエッチングされている、半導体装置の製造方法。
（付記５）
付記４に記載の半導体装置の製造方法において、
前記第１吊りリードの前記一部分の表面側がハーフエッチングされている、半導体装置の製造方法。
（付記６）
付記４に記載の半導体装置の製造方法において、
前記第１吊りリードの前記一部分の裏面側がハーフエッチングされている、半導体装置の製造方法。
（付記７）
付記４に記載の半導体装置の製造方法において、
前記第１吊りリードの前記一部分は、前記第１吊りリードの他部分よりも前記枠部との連結側に近い部分である、半導体装置の製造方法。
（付記８）
付記１に記載の半導体装置の製造方法において、
前記（ｅ）工程で形成される前記封止体は、
上面、
前記上面とは反対側の下面、
その厚さ方向において前記上面と前記下面との間に位置する第１側面、
前記第１側面と対向する第２側面、
前記第１側面および前記第２側面と交差する第３側面、
前記第１側面および前記第２側面と交差し、前記第３側面と対向する第４側面、
を有し、
前記（ｆ）工程後、前記第１吊りリードの端部は、前記封止体の前記第１側面から露出する、半導体装置の製造方法。
（付記９）
付記８に記載の半導体装置の製造方法において、
前記（ｃ）工程で準備される前記クリップフレームの前記第２領域には、さらに、前記導体板を前記枠部に支持する第２吊りリードであって第２屈曲部を有する前記第２吊りリードが配置されており、
前記（ｆ）工程後、前記第２吊りリードの端部は、前記封止体の前記第２側面から露出する、半導体装置の製造方法。
（付記１０）
付記８に記載の半導体装置の製造方法において、
前記（ｃ）工程で準備される前記クリップフレームの前記第２領域には、さらに、前記導体板を前記枠部に支持する第２吊りリードであって第２屈曲部を有する前記第２吊りリードが配置されており、
前記（ｆ）工程後、前記第２吊りリードの端部は、前記封止体の前記第３側面から露出する、半導体装置の製造方法。
ＢＤ１ 屈曲部
ＢＤ１Ａ 屈曲部
ＢＤ１Ｂ 屈曲部
ＢＤ２ 屈曲部
ＢＤ２Ａ 屈曲部
ＢＤ２Ｂ 屈曲部
ＢＴＥ 裏面端子
Ｃ コンデンサ
ＣＣ 制御回路
ＣＨＰ 半導体チップ
ＣＨＰ（Ｃ） ドライバＩＣチップ
ＣＨＰ（Ｈ） ハイサイドＭＯＳチップ
ＣＨＰ（Ｌ） ローサイドＭＯＳチップ
ＣＬＦ クリップフレーム
ＣＬＰ クリップ
ＣＬＰ（Ｈ） ハイサイドＭＯＳクリップ
ＣＬＰ（Ｌ） ローサイドＭＯＳクリップ
ＤＢ ダイシングブレード
ＤＴ ダイシングテープ
ＦＵ 枠部
ＧＮＤ グランド
ＧＰ ゲートパッド
ＧＰ（Ｈ） ゲートパッド
ＧＰ（Ｌ） ゲートパッド
ＨＳ１ 高融点半田
ＨＳ２ 高融点半田
Ｌ インダクタ
ＬＤ リード
ＬＤ１ リード
ＬＤ２ リード
ＬＤ３ リード
ＬＦ１ リードフレーム
ＭＲ 封止体
ＮＡ ノード
ＯＰ１ 開口部
ＯＰ２ 開口部
ＰＤ パッド
ＰＫ１ 半導体装置
ＰＫ２ 半導体装置
ＰＬＴ 板状部
ＰＬＴ（Ｈ） 板状部
ＰＬＴ（Ｌ） 板状部
ＰＲ 製品領域
ＱＨ ハイサイドＭＯＳトランジスタ
ＱＬ ローサイドＭＯＳトランジスタ
ＲＬ 負荷
ＳＤ ダレ
ＳＤ１ 側面
ＳＤ２ 側面
ＳＤ３ 側面
ＳＤ４ 側面
ＳＰ ソースパッド
ＳＰ（Ｈ） ソースパッド
ＳＰ（Ｌ） ソースパッド
ＳＵ１ 支持部
ＳＵ１（Ｈ） 支持部
ＳＵ１（Ｌ） 支持部
ＳＵ２（Ｈ） 支持部
ＳＵ２（Ｌ） 支持部
ＳＵ２ 支持部
ＴＡＢ チップ搭載部
ＴＡＢ（Ｃ） チップ搭載部
ＴＡＢ（Ｈ） チップ搭載部
ＴＡＢ（Ｌ） チップ搭載部
ＵＲ 単位領域
ＴＥ１ 入力端子
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｗ 金属ワイヤ

Claims (17)

  1. （ａ）第１チップ搭載部、
    （ｂ）前記第１チップ搭載部上に配置された第１半導体チップ、
    （ｃ）前記第１半導体チップの表面に形成された第１パッド、
    （ｄ）外部接続端子となる第１リード、
    （ｅ）前記第１パッドと前記第１リードとを電気的に接続する第１導電性部材、
    （ｆ）前記第１チップ搭載部の一部、前記第１半導体チップ、前記第１リードの一部、および、前記第１導電性部材を封止する封止体、
    を備え、
    前記第１導電性部材は、
    （ｇ１）第１板状部、
    （ｇ２）前記第１板状部と一体的に形成された第１支持部、
    を有し、
    前記第１支持部の端部は前記封止体から露出し、
    前記第１支持部には、第１屈曲部が形成されており、
    前記封止体は、上面、前記上面とは反対側の下面、その厚さ方向において前記上面と前記下面との間に位置する第１側面、前記第１側面と対向する第２側面、前記第１側面および前記第２側面と交差する第３側面、前記第１側面および前記第２側面と交差し、前記第３側面と対向する第４側面、を有し、
    前記第１支持部の前記端部は、前記封止体の前記第１側面から露出しており、
    半導体装置は、さらに、外部接続端子となる第２リードを有し、
    前記第２リードは、前記封止体の前記第１側面から露出し、
    平面視において、前記第１支持部は、前記第２リードと重ならない、半導体装置。
  2. 請求項１に記載の半導体装置において、
    平面視において、前記第１屈曲部は、前記第１半導体チップと重ならない位置に配置されている、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１屈曲部は、前記第１半導体チップの前記表面と並行する面内方向に屈曲している、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１屈曲部は、前記第１半導体チップの前記表面と交差する面外方向に屈曲している、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１チップ搭載部からの前記第１支持部の端部の第１高さは、前記第１チップ搭載部からの前記第１板状部の第２高さよりも大きい、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第１支持部には、複数の前記第１屈曲部が形成されている、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１支持部の厚さは、前記第１板状部の厚さよりも薄い、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記第１支持部には、
    （ｈ１）第１厚さの第１部位、
    （ｈ２）前記第１厚さよりも厚い第２部位、
    が形成されている、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第１部位は、前記第２部位よりも前記第１支持部の前記端部側に形成されている、半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記半導体装置は、さらに、
    （ｉ）前記第１半導体チップの前記表面に形成された第２パッド、
    （ｊ）外部接続端子となる第３リード、
    （ｋ）前記第２パッドと前記第３リードを接続する金属ワイヤ、
    を有し、
    前記金属ワイヤは、前記第１支持部と接触しないように形成されている、半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記第１導電性部材は、さらに、前記第１板状部と一体的に形成された第２支持部を有し、
    前記第２支持部の端部は前記封止体の前記第１側面から露出し、
    前記第２支持部には、第２屈曲部が形成されている、半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記第１導電性部材は、さらに、前記第１板状部と一体的に形成された第２支持部を有し、
    前記第２支持部の端部は前記封止体の前記第２側面から露出し、
    前記第２支持部には、第２屈曲部が形成されている、半導体装置。
  13. 請求項１に記載の半導体装置において、
    前記第１導電性部材は、さらに、前記第１板状部と一体的に形成された第２支持部を有し、
    前記第２支持部の端部は前記封止体の前記第３側面から露出し、
    前記第２支持部には、第２屈曲部が形成されている、半導体装置。
  14. 請求項１に記載の半導体装置において、
    前記第１導電性部材は、さらに、前記第１板状部と一体的に形成された第２支持部を有し、
    前記第２支持部の端部は前記封止体の前記第４側面から露出し、
    前記第２支持部には、第２屈曲部が形成されている、半導体装置。
  15. 請求項１に記載の半導体装置において、
    前記封止体の前記第１側面から露出する前記第１支持部の前記端部の厚さは、前記封止体の前記第１側面から露出する前記第２リードの厚さよりも小さい、半導体装置。
  16. 請求項１に記載の半導体装置において、
    前記封止体の前記第１側面から露出する前記第１支持部の前記端部の幅は、前記封止体の前記第１側面から露出する前記第２リードの幅よりも小さい、半導体装置。
  17. 請求項１２に記載の半導体装置において、
    前記半導体装置は、さらに、
    （ｌ）第２チップ搭載部、
    （ｍ）前記第２チップ搭載部上に配置された第２半導体チップ、
    （ｎ）前記第２半導体チップの表面に形成された第３パッド、
    （ｏ）前記第３パッドと前記第１チップ搭載部とを電気的に接続する第２導電性部材、
    を有し、
    前記封止体は、さらに、前記第２チップ搭載部の一部、前記第２半導体チップ、および、前記第２導電性部材を封止し、
    前記第２導電性部材は、
    （ｐ１）第２板状部、
    （ｐ２）前記第２板状部と一体的に形成された第３支持部、
    （ｐ３）前記第２板状部と一体的に形成された第４支持部、
    を有し、
    前記第３支持部の端部および前記第４支持部の端部は、それぞれ、前記封止体の互いに交差する側面から露出し、
    前記第３支持部には、第３屈曲部が形成され、
    前記第４支持部には、第４屈曲部が形成されている、半導体装置。
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