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KR102341396B1 - 반도체 패키지 및 이에 적용되는 금속 브릿지 - Google Patents

반도체 패키지 및 이에 적용되는 금속 브릿지 Download PDF

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KR102341396B1
KR102341396B1 KR1020210057916A KR20210057916A KR102341396B1 KR 102341396 B1 KR102341396 B1 KR 102341396B1 KR 1020210057916 A KR1020210057916 A KR 1020210057916A KR 20210057916 A KR20210057916 A KR 20210057916A KR 102341396 B1 KR102341396 B1 KR 102341396B1
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KR
South Korea
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substrate
conductive adhesive
metal bridge
semiconductor package
bonded
Prior art date
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Active
Application number
KR1020210057916A
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English (en)
Inventor
최윤화
Original Assignee
제엠제코(주)
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Publication date
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    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147—Copper [Cu] as principal constituent
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48491—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
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    • H01L2224/73251—Location after the connecting process on different surfaces
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Abstract

본 발명은, 전기적 연결이 가능하도록 특정 금속패턴이 형성된 제1기판(110), 제1기판(110)에 대향하여 이격 형성되고, 전기적 연결이 가능하도록 특정 금속패턴이 형성된 제2기판(120), 제1기판(110), 제2기판(120), 또는 제1기판(110)과 제2기판(120)에, 일측면이 제1전도성 접착제(131)를 개재하여 접합되는 한 개 이상의 반도체칩(130), 일단은 반도체칩(130)의 타측면에 제2전도성 접착제(141)를 개재하여 접합되고, 타단은 제2기판(120), 제1기판(110), 또는 제1기판(110)과 제2기판(120)에, 제3전도성 접착제(142)를 개재하여 접합되되, 탄성을 갖도록 특정 형상으로 절곡 형성된 금속 브릿지(140), 반도체칩(130)과 금속 브릿지(140)의 적어도 일부를 감싸는 패키지 하우징(150), 및 제1기판(110), 제2기판(120), 또는 금속 브릿지(140)에 전기적으로 연결되고, 패키지 하우징(150) 외부로 노출되는, 한 개 이상의 터미널리드(160)를 포함하고, 제1기판(110)과 제2기판(120) 사이에 금속 브릿지(140)를 접합하기 위한 제2전도성 접착제(141)의 중심과 제3전도성 접착제(142)의 중심 사이의 수평접합거리(H)는 0.5㎜ 내지 7㎜이고, 금속 브릿지(140)의 일단과 타단 사이의 수직접합거리(V)는 0.1㎜ 내지 5㎜이어서, 탄성을 갖는 금속 브릿지에 의해, 반도체칩(130)에 대한 몰딩시의 누름 스트레스를 분산시킬 수 있는, 반도체 패키지를 개시한다.

Description

반도체 패키지 및 이에 적용되는 금속 브릿지{SEMICONDUCTOR PACKAGE AND METAL BRIDGE}
본 발명은 절곡 형성되어 탄성을 갖는 비수직구조의 금속 브릿지에 의해 몰딩시의 누름 스트레스를 흡수하여 완화시키거나 우회시켜 분산시킴으로써 반도체칩을 보호할 수 있는, 반도체 패키지, 반도체 패키지 제조방법 및 이에 적용되는 금속 브릿지에 관한 것이다.
일반적으로, 반도체 패키지는, 하부기판 또는 상부기판 상에 실장된 반도체칩, 반도체칩 상에 접착되는 스페이서 역할을 하는 메탈포스트인 전도체, Cu로 구성되어 외부 전기적 신호를 인가하는 리드프레임 및 봉지재로 몰딩된 패키지 하우징을 포함하여 구성되며, 반도체칩은 리드프레임 패드 상에 부착되고, 리드프레임 리드와는 Ag로 구성되는 도금층을 개재하여 신호선인 본딩 와이어에 의해 반도체칩의 패드와 전기적으로 연결된다.
예컨대, 도 1의 (a)에 도시된 바와 같이, 종래의 반도체 패키지에서는, 하부 금속절연기판(11A) 상에 반도체칩(14)이 1차 접합부(12)를 개재하여 접합되고, 메탈스페이서인 수직구조의 육면체형 또는 원통형 전도체(17)는 2차 접합부(16)를 개재하여 반도체칩(14) 상에 접합되고 상부 금속절연기판(11B) 상에 3차 접합부(13)를 개재하여 접합되고, 하부 금속절연기판(11A)과 상부 금속절연기판(11B) 사이의 전기적 연결을 위한 수직구조의 금속 브릿지가 형성된다.
하지만, 반도체칩은 기판 및 전도체와 각각 솔더를 개재하여 접합되는데, 기판(11A,11B)과 전도체(17)와 1차 접합부(12)와 2차 접합부(16) 상호간의 상이한 열팽창계수(CTE;Coefficient of Thermal Expansion)로 인해, 도 1의 (b)에 예시된 바와 같이, 1차 접합부(12) 또는 2차 접합부(16)에서 크랙(crack)이 발생하여 신뢰성 문제가 발생한다.
즉, CTE 차이로 인한 접합부의 크랙의 주요인은 반도체칩 표면에 접합된 메탈스페이서가 바로 수직으로 상부 금속절연기판에 접합되어 패키지 하우징 형성을 위한 몰딩시에 몰딩 금형이 상부 금속절연기판과 메탈스페이서를 가압하게 되어 반도체칩에 직접적인 충격을 주게 되어 제품수율이 저하된다.
한편, 반도체칩과의 CTE 차이를 최소화하기 위해 메탈스페이서 또는 메탈포스트를 대체하여 반도체칩의 CTE와 유사한 소재를 선정하여 사용하기도 하나, 기존의 메탈스페이서 또는 메탈포스트에 비해 상당한 고가여서 제품의 가격경쟁력이 저하된다.
한국 등록특허공보 제1643332호 (초음파 웰딩을 이용한 클립 본딩 반도체 패키지 및 그 제조 방법, 2016.07.21) 한국 등록특허공보 제10-0867573호 (열방출 능력이 개선된 전력용 모듈 패키지 및 그 제조 방법, 2008.11.10) 한국 공개특허공보 제2001-0111736호 (리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지, 2001.12.20)
본 발명의 사상이 이루고자 하는 기술적 과제는, 절곡 형성되어 탄성을 갖는 비수직구조의 금속 브릿지에 의해 몰딩시의 누름 스트레스를 흡수하여 완화시키거나 우회시켜 분산시킴으로써 반도체칩을 보호할 수 있는, 반도체 패키지, 반도체 패키지 제조방법 및 이에 적용되는 금속 브릿지를 제공하는 데 있다.
전술한 목적을 달성하고자, 본 발명의 일 실시예는, 전기적 연결이 가능하도록 특정 금속패턴이 형성된 제1기판; 상기 제1기판에 대향하여 이격 형성되고, 전기적 연결이 가능하도록 특정 금속패턴이 형성된 제2기판; 상기 제1기판, 상기 제2기판, 또는 상기 제1기판과 상기 제2기판에, 일측면이 제1전도성 접착제를 개재하여 접합되는 한 개 이상의 반도체칩; 일단은 상기 반도체칩의 타측면에 제2전도성 접착제를 개재하여 접합되고, 타단은 상기 제2기판, 상기 제1기판, 또는 상기 제1기판과 상기 제2기판에, 제3전도성 접착제를 개재하여 접합되되, 탄성을 갖도록 특정 형상으로 절곡 형성된 금속 브릿지; 상기 반도체칩과 상기 금속 브릿지의 적어도 일부를 감싸는 패키지 하우징; 및 상기 제1기판, 상기 제2기판, 또는 상기 금속 브릿지에 전기적으로 연결되고, 상기 패키지 하우징 외부로 노출되는, 한 개 이상의 터미널리드;를 포함하고, 상기 제1기판과 상기 제2기판 사이에 상기 금속 브릿지를 접합하기 위한 상기 제2전도성 접착제의 중심과 상기 제3전도성 접착제의 중심 사이의 수평접합거리(H)는 0.5㎜ 내지 7㎜이고, 상기 금속 브릿지의 일단과 타단 사이의 수직접합거리(V)는 0.1㎜ 내지 5㎜인, 반도체 패키지를 제공한다.
또한, 상기 제1기판 또는 상기 제2기판은, 한 개 이상의 절연층을 포함할 수 있다.
또한, 상기 제1기판 또는 상기 제2기판은, 금속소재 또는 절연소재로 이루어질 수 있다.
또한, 상기 제1기판 또는 상기 제2기판은, 한 개 이상의 금속층과, 한 개 이상의 절연층과, 한 개 이상의 금속층의 적층구조로 이루어질 수 있다.
또한, 상기 제1전도성 접착제와 접합되는 상기 제1기판 또는 상기 제2기판의 금속층 두께, 또는 상기 제3전도성 접착제와 접합되는 상기 제2기판 또는 상기 제1기판의 금속층의 두께는, 15㎛ 내지 2㎜일 수 있다.
또한, 상기 금속 브릿지의 두께는, 0.1㎜ 내지 2mm일 수 있다.
또한, 상기 금속 브릿지의 열전도도는, 200W/(m-k) 내지 500W/(m-k)일 수 있다.
또한, 상기 금속 브릿지는, Cu 및 Fe 중 어느 하나 이상의 성분을 포함할 수 있다.
또한, 상기 제1 내지 제3전도성 접착제는, Ag, Cu 및 Sn 중 어느 하나 이상의 성분을 포함할 수 있다.
또한, 상기 제1 내지 제3전도성 접착제의 두께는, 10㎛ 내지 500㎛일 수 있다.
또한, 상기 금속 브릿지는, 상기 한 개 이상의 반도체칩의 상면에 접합되고 상기 패키지 하우징 외부로 연장되어 노출되어서 터미널리드로서의 기능을 수행할 수 있다.
또한, 상기 금속 브릿지는, 상기 한 개 이상의 반도체칩의 상면에 접합되고 상기 제1기판, 또는 상기 제2기판, 또는 상기 제1기판과 상기 제2기판에 접합되면서 상기 패키지 하우징 외부로 연장되어 노출되어서 터미널리드로서의 기능을 수행할 수 있다.
또한, 상기 금속 브릿지의 일단은 상기 한 개 이상의 반도체칩의 상면에 접합되고, 상기 금속 브릿지의 타단은 상기 제1기판, 상기 제2기판, 또는 상기 제1기판과 상기 제2기판에 접합될 수 있다.
또한, 상기 금속 브릿지의 일단은 상기 한 개 이상의 반도체칩의 상면에 접합되고, 상기 금속 브릿지의 타단은 상기 한 개 이상의 터미널리드와 전기적으로 연결될 수 있다.
또한, 상기 터미널리드의 일단은 상기 패키지 하우징 내부의 상기 제1기판, 상기 제2기판, 또는 상기 제1기판과 상기 제2기판에 연결소재에 의해 전기적으로 연결될 수 있다.
또한, 상기 연결소재는 전도성 접착제이고, 상기 전도성 접착제에 의해 상기 터미널리드의 일단은, 상기 제1기판 또는 상기 제2기판 또는 상기 제1기판과 상기 제2기판에 전기적으로 연결되거나, 또는 초음파용접에 의해 상기 터미널리드의 일단은, 상기 제1기판 또는 상기 제2기판 또는 상기 제1기판과 상기 제2기판에 직접 전기적으로 연결될 수 있다.
또한, 상기 제1기판, 상기 제2기판, 또는 상기 제1기판과 상기 제2기판의 적어도 일부가 상기 패키지 하우징 일면으로 노출될 수 있다.
또한, 상기 반도체칩의 상면에 접합되는 상기 금속 브릿지의 두께는 상기 제1기판 또는 상기 제2기판의 절연층의 두께보다 클 수 있다.
또한, 상기 반도체칩은 IGBT, 다이오드, MOSFET 또는 JFET일 수 있다.
한편, 전술한 반도체 패키지를 인버터, 컨버터 또는 OBC의 구동에 사용할 수 있다.
본 발명의 다른 실시예는 전술한 반도체 패키지를 제조하는, 반도체 패키지 제조방법을 제공한다.
본 발명의 또 다른 실시예는 전술한 반도체 패키지에 적용되는 금속 브릿지를 제공한다.
본 발명에 의하면, 반도체칩의 CTE와 유사한 소재로 형성된 고가의 수직구조의 메탈스페이서를 대체하여 가격경쟁력을 높이면서, 절곡 형성되어 탄성을 갖는 비수직구조의 금속 브릿지에 의해 몰딩시의 누름 스트레스를 흡수하여 완화시키거나 우회시켜 분산시킴으로써 반도체칩을 보호하고 반도체칩과 금속 브릿지 사이 접합영역의 접착제의 크랙발생을 방지할 수 있는 효과가 있다.
도 1은 종래기술에 의한 반도체 패키지를 예시한 것이다.
도 2는 본 발명의 일 실시예에 의한 반도체 패키지의 단면구조를 도시한 것이다.
도 3은 도 2의 반도체 패키지의 제1예를 도시한 것이다.
도 4는 도 2의 반도체 패키지의 제2예를 도시한 것이다.
도 5는 도 2의 반도체 패키지의 제3예를 도시한 것이다.
도 6은 도 2의 반도체 패키지의 제4예를 도시한 것이다.
도 7은 도 5의 제3예를 구현한 반도체 패키지의 사시도를 도시한 것이다.
도 8은 도 7의 반도체 패키지의 단면구조를 도시한 것이다.
도 9는 도 7의 반도체 패키지의 분해사시도를 도시한 것이다.
도 10은 도 7의 반도체 패키지가 적용된 전체 제품 디자인을 예시한 것이다.
도 11은 도 10의 분해사시도를 예시한 것이다.
이하, 첨부된 도면을 참조로 전술한 특징을 갖는 본 발명의 실시예를 더욱 상세히 설명하고자 한다.
본 발명의 일 실시예에 따른 반도체 패키지는, 전기적 연결이 가능하도록 특정 금속패턴이 형성된 제1기판(110), 제1기판(110)에 대향하여 이격 형성되고, 전기적 연결이 가능하도록 특정 금속패턴이 형성된 제2기판(120), 제1기판(110), 제2기판(120), 또는 제1기판(110)과 제2기판(120)에, 일측면이 제1전도성 접착제(131)를 개재하여 접합되는 한 개 이상의 반도체칩(130), 일단은 반도체칩(130)의 타측면에 제2전도성 접착제(141)를 개재하여 접합되고, 타단은 제2기판(120), 제1기판(110), 또는 제1기판(110)과 제2기판(120)에, 제3전도성 접착제(142)를 개재하여 접합되되, 탄성을 갖도록 특정 형상으로 절곡 형성된 금속 브릿지(140), 반도체칩(130)과 금속 브릿지(140)의 적어도 일부를 감싸는 패키지 하우징(150), 및 제1기판(110), 제2기판(120), 또는 금속 브릿지(140)에 전기적으로 연결되고, 패키지 하우징(150) 외부로 노출되는, 한 개 이상의 터미널리드(160)를 포함하고, 제1기판(110)과 제2기판(120) 사이에 금속 브릿지(140)를 접합하기 위한 제2전도성 접착제(141)의 중심과 제3전도성 접착제(142)의 중심 사이의 수평접합거리(H)는 0.5㎜ 내지 7㎜이고, 금속 브릿지(140)의 일단과 타단 사이의 수직접합거리(V)는 0.1㎜ 내지 5㎜이어서, 탄성을 갖는 금속 브릿지에 의해, 반도체칩(130)에 대한 몰딩시의 누름 스트레스를 분산시키는 것을 요지로 한다.
이하, 도 2 내지 도 6을 참조하여 전술한 구성의 반도체 패키지를 구체적으로 상술하면 다음과 같다.
우선, 제1기판(110)에는 한 개 이상의 반도체칩(130)이 실장되고, 제1기판(110)은 전기적 연결이 가능하도록 특정 금속패턴이 형성된 하부기판이다.
다음, 제2기판(120)은 제1기판(110)에 대향하여 이격 형성되고, 전기적 연결이 가능하도록 특정 금속패턴이 형성된 상부기판이다. 한편, 제2기판(120)에는, 도 2 내지 도 5와 같이, 반도체칩(130)이 실장되지 않을 수 있고, 도 6과 같이, 반도체칩(130)이 실장될 수도 있다.
여기서, 제1기판(110) 또는 제2기판(120)은 Al2O3(세라믹) 또는 AlN 등의 한 개 이상의 절연층을 포함할 수 있다.
또는, 제1기판(110) 또는 제2기판(120)은 금속소재 또는 절연소재로 이루어질 수 있다.
또는, 제1기판(110) 또는 제2기판(120)은 한 개 이상의 금속층(111,121)과 Al2O3(세라믹) 또는 AlN 등의 한 개 이상의 절연층(112,122)과, 한 개 이상의 금속층(113,123)의 적층구조로 이루어질 수 있다.
또한, 제1전도성 접착제(131)와 접합되는 제1기판(110) 또는 제2기판(120), 혹은 제3전도성 접착제(142)와 접합되는 제2기판(120) 또는 제1기판(110)의 각 금속층(113,123)의 두께는 15㎛ 내지 2㎜일 수 있다. 여기서, 각 금속층(113,123)은 단일 금속층으로 구성되거나, 합금 금속층으로 구성되거나, 도금 형태의 금속층으로 구성될 수 있다.
또한, 반도체칩(130)의 상면에 접합되는 금속 브릿지(140)의 두께는 제1기판(110) 또는 제2기판(120)의 절연층(112,122)의 두께보다 클 수 있다.
다음, 반도체칩(130)은 한 개 이상으로 구성되어, 제1기판(110) 상에(도 2 내지 도 5 참조), 또는 제1기판(110)과 제2기판(120) 상에(도 6 참조) 각각 일측면이 제1전도성 접착제(131)를 개재하여 접합된다.
한편, 반도체칩(130)은 전력용 반도체칩인 IGBT(Insulated Gate Bipolar Transistor), 다이오드, MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 또는 JFET(Junction Field Effect Transistor)로서, 이를 사용하여 전력을 변환하거나 제어하는 인버터(inverter) 또는 컨버터(converter) 또는 OBC(On Board Charger) 등의 장치의 구동에 사용된다.
다음, 금속 브릿지(140)는 반도체칩(130)과 전기적으로 연결되도록 접합되면서 제1기판(110)과 제2기판(120) 사이의 수직접합거리를 유지하는 스페이서의 역할을 수행하는데, 특정 형상으로 절곡 형성되어 탄성을 갖도록 형성되어서, 제1기판(110)과 제2기판(120)과 반도체칩(130)의 몰딩시에 몰딩 금형(미도시)에 의한 수직방향으로의 누름 스트레스를 분산시켜서 반도체칩(130)에 최소한의 충격이 전달되도록 하여 반도체칩(130)의 내구성을 향상시킬 수 있다.
예컨대, 금속 브릿지(140)의 일단은 반도체칩(130)의 타측면에 제2전도성 접착제(141)를 개재하여 접합되고, 금속 브릿지(140)의 타단은 제2기판(120)에 제3전도성 접착제(142)를 개재하여 접합되거나(도 2 내지 도 6 참조), 제1기판(110)과 제2기판(120)에 각각 제3전도성 접착제(142)를 개재하여 접합될 수 있다(도 2의 (A) 참조).
한편, 제1기판(110) 상의 반도체칩(130)과 제2기판(120)을 전기적으로 연결하는 금속 브릿지(140)는 1단 이상으로 절곡 형성되어 탄성을 갖고, 반도체칩(130)과 제2기판(120)에 접합된 금속 브릿지 접촉영역, 즉 제2전도성 접착제(141)의 중심과 제3전도성 접착제(142)의 중심이 수평방향으로 빗겨 형성되어서 그 사이에 형성된 금속 브릿지(140)가 몰딩 금형에 의한 수직방향으로의 누름 스트레스를 분산시켜 금속 브릿지(140)로부터 반도체칩(130)으로 압력이 즉시 또는 직접적으로 인가되지 않도록 할 수 있다.
구체적으로, 도 2 내지 도 4에 도시된 바와 같이, 절곡 형성된 금속 브릿지(140)는 직선 형태로 꺾어져 형성된 구조로 이루어져 반도체칩(130)과 제1기판(110) 또는 제2기판(120)과 접합되거나, 도 5 및 도 6에 도시된 바와 같이, 반도체칩(130)과 제1기판(110) 또는 제2기판(120) 사이에 클립 형태 또는 스프링 형태로 굽어져 형성된 구조로 이루질 수 있다. 여기서, 클립 형태 또는 스프링 형태의 금속 브릿지(140)는 제1기판(110) 또는 제2기판(120) 상에서 지지되도록 별도의 접착제(143)에 접합될 수 있고, 도 5에 예시된 바와 같이 금속 브릿지(140)가 제1기판(110)과 제2기판(120) 사이에 단독으로 형성될 수 있고, 도 6에 예시된 바와 같이 금속 브릿지(140)가 수직 방향으로 역전된 구조로 제1기판(110)과 제2기판(120) 사이에 한 쌍이 형성될 수도 있다.
한편, 도 7 내지 도 9는 도 5의 제3예를 구현한 반도체 패키지를 구체적으로 예시한 것으로서, 이를 참조하면, 각각 0.3mm 두께를 갖는 ZTA(Zirconia Toughened Alumina) 소재의 제1기판(110)과 제2기판(120) 사이에 0.2mm 두께를 갖는 클립 형태의 금속 브릿지(140)가 형성되고, 금속 브릿지(140)의 직선형태의 일측부는 반도체칩(130) 상에 Sn 솔더 소재의 제2전도성 접착제(141)를 개재하여 접합되고, 폐곡선형태의 타측부는 제1기판(110)과 사이에 Sn 솔더 소재의 접착제(143), 제2기판과 사이에 SAC305(Sn 96.5%, Ag 3.0%, Cu 0.5%) 솔더 소재의 제3전도성 접착제(142)를 개재하여 접합되어, 몰딩시 제1기판(110)과 제2기판(120) 사이의 누름 스트레스가 반도체칩(130)으로 직접적으로 전달되지 않도록 할 수 있다.
또한, 도 10 및 도 11에는 제1기판(110) 또는 제2기판(120)과 전기적으로 연결된 터미널리드(160)가 패턴형성된 리드프레임(170)이 예시되어 있는데, 앞서 언급한 구조의 반도체 패키지가 터미널리드(160)의 일부가 노출된 상태에서 몰딩되어 패키지 하우징(150)이 형성된다. 이후, 패키지 하우징(150) 외부의 리드프레임(170)을 커팅하여 제품화할 수 있다.
본 실시예에서는, 누름 스트레스를 유의미하게 분산시키기 위해서, 제1기판(110)과 제2기판(120) 사이에 금속 브릿지(140)를 접합하기 위한 제2전도성 접착제(141)의 중심과 제3전도성 접착제(142)의 중심 사이의 수평접합거리(H)는 0.5㎜ 내지 7㎜이고, 금속 브릿지(140)의 일단과 타단 사이의 수직접합거리(V)는 0.1㎜ 내지 5㎜인 것이 바람직할 수 있다.
또한, 금속 브릿지(140)의 두께는 0.1㎜ 내지 2mm의 범위 내에서, 앞서 언급한 수평접합거리(H) 및 수직접합거리(V)가 유지되도록 형성될 수 있다.
또한, 금속 브릿지(140)의 열전도도는 200W/(m-k) 내지 500W/(m-k)이어서 패키지 하우징(150)을 통해서, 또는 패키지 하우징(150) 외부로 노출된 제1기판(110) 및 제2기판(120)을 통해서 양호한 방열 특성을 갖도록 할 수 있다.
또한, 금속 브릿지(140)는 Cu와 Fe 중 어느 하나 이상의 성분을 포함하여서 양호한 전기전도성을 갖도록 할 수 있다.
또한, 제1 내지 제3전도성 접착제(131,141,142) 각각은 Ag, Cu 및 Sn 중 어느 하나 이상의 성분을 포함하여 양호한 전기전도성을 갖도록 할 수 있고, 제1 내지 제3전도성 접착제(131,141,142)의 각 두께는 10㎛ 내지 500㎛일 수 있다.
한편, 도시되지는 않았으나, 금속 브릿지(140)는 한 개 이상의 반도체칩(130)의 상면에 접합되고 패키지 하우징(150) 외부로 연장되어 노출되어서 스페이서뿐만 아니라 터미널리드(160)로서의 기능을 수행할 수 있다.
또는, 도 4에 도시된 바와 같이, 금속 브릿지(140)는 한 개 이상의 반도체칩(130)의 상면에 접합되고 제1기판(110), 또는 제2기판(120), 또는 제1기판(110)과 제2기판(120)에 접합되면서 패키지 하우징(150) 외부로 연장되어 노출되어서 스페이서뿐만 아니라 터미널리드(160)로서의 기능을 수행할 수도 있다.
또는, 금속 브릿지(140)의 일단은 한 개 이상의 반도체칩(130)의 상면에 접합되고 타단은 제1기판(110)에만 접합되거나, 제2기판(120)에만 접합되거나, 제1기판(110)과 제2기판(120)에 각각 접합되도록 절곡 형성될 수 있다(도 2 내지 도 4 참조).
또는, 도 2의 (A)에서와 같이, 금속 브릿지(140)의 일단은 한 개 이상의 반도체칩(130)의 상면에 접합되고, 타단은 한 개 이상의 터미널리드(160)와 전도성 접착제(161)를 개재하여 전기적으로 연결될 수도 있다.
다음, 패키지 하우징(150)은 EMC, PBT 또는 PPS 소재로 형성되어 절연시켜 내부회로, 예컨대 반도체칩(130) 전체와 금속 브릿지(140)의 적어도 일부를 감싸서 보호하고, 금속 브릿지(140)의 일부는 패키지 하우징(150) 외부로 노출되도록 형성된다.
다음, 터미널리드(160)는 한 개 이상으로 형성되어 제1기판(110)(도 2 내지 도 6 참조)도 제2기판(120)(도 5 참조) 또는 금속 브릿지(140)(도 2, 도 4 및 도 5 참조)에 전기적으로 연결되고, 패키지 하우징(150) 외부로 노출되어 외부로부터 전기적 신호가 인가되도록 한다.
한편, 터미널리드(160)의 일단은 패키지 하우징(150) 내부의 제1기판(110)에 연결소재(162)에 의해 전기적으로 연결되거나(도 2, 도 3, 도 4 및 도 6 참조), 제2기판(120)에 연결소재(163)에 의해 전기적으로 연결되거나, 제1기판(110)과 제2기판(120)에 연결소재(162,163)에 의해 각각 전기적으로 연결될 수 있다(도 5 참조).
여기서, 연결소재(162,163)는 전도성 접착제이고, 전도성 접착제에 의해 터미널리드(160)의 일단은, 제1기판(110) 또는 제2기판(120) 또는 제1기판(110)과 제2기판(120)에 전기적으로 연결되거나, 혹은 초음파용접에 의해 터미널리드(160)의 일단은, 제1기판(110) 또는 제2기판(120) 또는 제1기판(110)과 제2기판(120)에 연결소재의 개재없이 직접 전기적으로 연결될 수 있다.
또한, 제1기판(110) 또는 제2기판(120) 또는 제1기판(110)과 제2기판(120)의 적어도 일부가 패키지 하우징(150) 일면으로 노출되도록 형성되어서 구동시의 발열을 효과적으로 방열할 수 있다. 여기서, 패키지 하우징(150) 외측으로 노출된 제1기판(110) 또는 제2기판(120)의 노출면에는 방열면적으로 크게 하기 위한 격자가 배열 형성되거나, 방열핀이 형성되거나, 수냉식 또는 공냉식에 의한 방열구조가 부가 형성되어 구동시의 발열을 효과적으로 방열하여 내구성을 향상시킬 수도 있다.
한편, 본 발명의 다른 실시예는, 제1기판(110)과 제2기판(120)을 준비하고, 제1기판(110) 또는 제2기판(120) 상에 반도체칩(130)을 실장하고, 반도체칩(130)과 제1기판(110) 또는 제2기판(120) 사이에 앞서 언급한 구조로 절곡 형성되고 탄성을 갖는 금속 브릿지(140)를 접합하고, 터미널리드(160)를 제1기판(110) 또는 제2기판(120) 또는 금속 브릿지(140)에 전기적으로 연결하고, 금속 브릿지(140) 또는 터미널리드(160)가 일부 노출되도록 몰딩하여 패키지 하우징(150)을 형성하여서, 몰딩시의 누름 스트레스를 분산시킬 수 있는, 반도체 패키지를 제조하는, 반도체 패키지 제조방법을 제공한다.
또한, 본 발명의 또 다른 실시예는 앞서 언급한 구조로 절곡 형성되고 탄성을 갖는 금속 브릿지(140)를 제공하여 반도체 패키지에 적용한다.
따라서, 전술한 바와 같은 반도체 패키지, 반도체 패키지 제조방법 및 이에 적용되는 금속 브릿지의 구성에 의해, 반도체칩의 CTE와 유사한 소재로 형성된 고가의 수직구조의 메탈스페이서를 대체하여 가격경쟁력을 높이면서, 절곡 형성되어 탄성을 갖는 비수직구조의 금속 브릿지에 의해 몰딩시의 누름 스트레스를 흡수하여 완화시키거나 우회시켜 분산시킴으로써 반도체칩을 보호하고 반도체칩과 금속 브릿지 사이 접합영역의 접착제의 크랙발생을 효과적으로 방지할 수 있다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원 시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
110 : 제1기판 111 : 금속층
112 : 절연층 113 : 금속층
120 : 제2기판 121 : 금속층
122 : 절연층 123 : 금속층
130 : 반도체칩 131 : 제1전도성 접착제
140 : 금속 브릿지 141 : 제2전도성 접착제
142 : 제3전도성 접착제 143 : 접착제
150 : 패키지 하우징 160 : 터미널리드
161 : 전도성 접착제 162,163 : 연결소재
170 : 리드프레임

Claims (22)

  1. 전기적 연결이 가능하도록 특정 금속패턴이 형성된 제1기판;
    상기 제1기판에 대향하여 이격 형성되고, 전기적 연결이 가능하도록 특정 금속패턴이 형성된 제2기판;
    상기 제1기판, 상기 제2기판, 또는 상기 제1기판과 상기 제2기판에, 일측면이 제1전도성 접착제를 개재하여 접합되는 한 개 이상의 반도체칩;
    일단은 상기 반도체칩의 타측면에 제2전도성 접착제를 개재하여 접합되고, 타단은 상기 일단에 대향하는 상기 제2기판, 상기 제1기판, 또는 상기 제2기판과 상기 제1기판에, 제3전도성 접착제를 개재하여 접합되되, 탄성을 갖도록 특정 형상으로 절곡 형성된 금속 브릿지;
    상기 반도체칩과 상기 금속 브릿지의 적어도 일부를 감싸는 패키지 하우징; 및
    상기 제1기판, 상기 제2기판, 또는 상기 금속 브릿지에 전기적으로 연결되고, 상기 패키지 하우징 외부로 노출되는, 한 개 이상의 터미널리드;를 포함하고,
    상기 제1기판과 상기 제2기판 사이에 상기 금속 브릿지를 접합하기 위한 상기 제2전도성 접착제의 중심과 상기 제3전도성 접착제의 중심 사이는 수평방향으로 빗겨 형성되되, 상기 제2전도성 접착제의 중심과 상기 제3전도성 접착제의 중심 사이의 수평접합거리(H)는 0.5㎜ 내지 7㎜이고, 상기 금속 브릿지의 일단과 타단 사이의 수직접합거리(V)는 0.1㎜ 내지 5㎜이며,
    상기 금속 브릿지의 타단이 상기 제2기판과 상기 제1기판 각각에 제3-1전도성 접착제와 제3-2전도성 접착제를 개재하여 접합되는 경우 상기 제3-1전도성 접착제의 중심과 상기 제3-2전도성 접착제의 중심 사이는 수평방향으로 빗겨 형성되는,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1기판 또는 상기 제2기판은, 한 개 이상의 절연층을 포함하는 것을 특징으로 하는, 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1기판 또는 상기 제2기판은, 금속소재 또는 절연소재로 이루어지는 것을 특징으로 하는, 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1기판 또는 상기 제2기판은, 한 개 이상의 금속층과, 한 개 이상의 절연층과, 한 개 이상의 금속층의 적층구조로 이루어지는 것을 특징으로 하는, 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1전도성 접착제와 접합되는 상기 제1기판 또는 상기 제2기판의 금속층 두께, 또는
    상기 제3전도성 접착제와 접합되는 상기 제2기판 또는 상기 제1기판의 금속층의 두께는, 15㎛ 내지 2㎜인 것을 특징으로 하는, 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 금속 브릿지의 두께는, 0.1㎜ 내지 2mm인 것을 특징으로 하는, 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 금속 브릿지의 열전도도는, 200W/(m-k) 내지 500W/(m-k)인 것을 특징으로 하는, 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 금속 브릿지는, Cu 및 Fe 중 어느 하나 이상의 성분을 포함하는 것을 특징으로 하는, 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제1 내지 제3전도성 접착제는, Ag, Cu 및 Sn 중 어느 하나 이상의 성분을 포함하는 것을 특징으로 하는, 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제1 내지 제3전도성 접착제의 두께는, 10㎛ 내지 500㎛인 것을 특징으로 하는, 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 금속 브릿지는, 상기 한 개 이상의 반도체칩의 상면에 접합되고 상기 패키지 하우징 외부로 연장되어 노출되어서 터미널리드로서의 기능을 수행하는 것을 특징으로 하는, 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 금속 브릿지는, 상기 한 개 이상의 반도체칩의 상면에 접합되고 상기 제1기판, 또는 상기 제2기판, 또는 상기 제1기판과 상기 제2기판에 접합되면서 상기 패키지 하우징 외부로 연장되어 노출되어서 터미널리드로서의 기능을 수행하는 것을 특징으로 하는, 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 금속 브릿지의 일단은 상기 한 개 이상의 반도체칩의 상면에 접합되고,
    상기 금속 브릿지의 타단은 상기 제1기판, 상기 제2기판, 또는 상기 제1기판과 상기 제2기판에 접합되는 것을 특징으로 하는, 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 금속 브릿지의 일단은 상기 한 개 이상의 반도체칩의 상면에 접합되고,
    상기 금속 브릿지의 타단은 상기 한 개 이상의 터미널리드와 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 터미널리드의 일단은 상기 패키지 하우징 내부의 상기 제1기판, 상기 제2기판, 또는 상기 제1기판과 상기 제2기판에 연결소재에 의해 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 연결소재는 전도성 접착제이고, 상기 전도성 접착제에 의해 상기 터미널리드의 일단은, 상기 제1기판 또는 상기 제2기판 또는 상기 제1기판과 상기 제2기판에 전기적으로 연결되거나, 또는
    초음파용접에 의해 상기 터미널리드의 일단은, 상기 제1기판 또는 상기 제2기판 또는 상기 제1기판과 상기 제2기판에 직접 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지.
  17. 제 1 항에 있어서,
    상기 제1기판, 상기 제2기판, 또는 상기 제1기판과 상기 제2기판의 적어도 일부가 상기 패키지 하우징 일면으로 노출되는 것을 특징으로 하는, 반도체 패키지.
  18. 제 2 항에 있어서,
    상기 반도체칩의 상면에 접합되는 상기 금속 브릿지의 두께는 상기 제1기판 또는 상기 제2기판의 절연층의 두께보다 큰 것을 특징으로 하는, 반도체 패키지.
  19. 제 1 항에 있어서,
    상기 반도체칩은 IGBT, 다이오드, MOSFET 또는 JFET인 것을 특징으로 하는, 반도체 패키지.
  20. 제 1 항에 기재된 반도체 패키지를 인버터, 컨버터 또는 OBC의 구동에 사용하는, 반도체 패키지.
  21. 삭제
  22. 제 1 항에 기재된 반도체 패키지에 적용되는 금속 브릿지.
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