JPS63502071A - チツプインタ−フエイスメサ - Google Patents

Abstract

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Description

【発明の詳細な説明】 発明の名称 チップインターフェイスメサ 発明の背景 １、本出願に関する引例 本特許出願はニルス・Ｅ、パ）ｏ　−（Ｎｉ　１　ｓ　Ｅ。

Ｐａｔｒａｗ）によって発明され、ヒ五−ズエアクラフト社に譲渡された“反転 チップキャリア”というタイトルの係属中の特許出願に関連する。

２、　発明の分野 本発明は非常に多数の集積回路が載せられた超高密度、超大型ＬＳＩ春電子部品 占ウェハスケールの合成に関する。実施例の特徴となる点は驚くべき多くの信号 処理能力と巨大なメモリ容量を有するマルチチップＶＨ３ＩＣハイブリッドを可 能とする活性化マイクロエレクトロニクス回路要素の平面上の、そして直交方向 の空間の最適化である。

３、　発明の背景 過去４０年に渡って、エレクトロニクス産業は発展し、電子部品の性能の大いな る改善を果たした。熱イオンデバイスから固体ダイオードおよびトランジスタへ の変遷は、強力なデジタルコンピュータを構成するために回路を小形化するため の著しい努力の第１のステップであった。技術革新の偉人なる第２ステツプは、 ディスクリートな固体デバイスが単一のハウジングの中に入れられた小型の単体 の回路に統合することであった。集積回路が開発される以前は、トランジスタの ような部品は、個々にプラスチックケースに包まれ、あるいは別々にメタルキャ ンに包まれていた。これらの単一の素子は回路基板に取付けられ、それぞれが半 田付けされた線によって接続される多数のリードを有する。集積回路の第１段階 は、絶縁基板上にいくつかの層を形成するように交互に蒸着された金属と誘電体 からなる薄膜上に、多くのディスクリートな能動素子を結合したものであった。

薄膜ハイブリッドと呼ばれるこれらの初期の集積回路は、現在の集積回路のはし りであり、その集積回路は単独であるが非常に強力な、そして高密度にバックさ れた半導体チップを含んでいた。この半導体チップは材料のベース、すなわち基 板を有し、その上には多（の薄膜層が形成され、それらはいくつかの水平な層を 垂直に突抜ける小さい金属性の内部接続、すなわちバイヤスによって一緒に結合 されていた。シリコン、ゲルマニュウムあるいはガリウムひ素のような半導体材 料は、異なる電気的特性を有し、注意深く選択された微細な領域を形成するため に化学的に変えられることができる。これらの領域は、今や１インチの１００万 分の１以下の高精度で容易に区分けされることができる。電気伝導度が異なるい くつかの領域はグループに分けられることができ、そこでは算術計算を実行し、 あるいは情報を格納することを助けることができるデバイスが作成される。一つ のモノリシックチップの多層のうちの一つの層内の顕微鏡的微少領域にこれらの グループを分けることは、２０年から３０年前それらに先行して部品をディスク リートにパッケージするのと時代的類似性がある。

電子部品の発展ステップで計算速度とメモリ容量の向上が達成されるにつれ、こ れらの部品をパッケージする方法がより重要となってきた。半導体材料とデバイ スの製作製造に関する問題が技術的発展により解決されるにつれ同時にパッケー ジの問題が生じた。回路部品の大きさがより縮小されるにつれて、各部品を処理 する問題はますます難しくなった。集積回路がますます高密度に集積され、１０ ０万もの別々の能動デバイスが消しゴムつきエンピッの消しゴムの直径より小さ い空間に集積されるようになり、多数の小さい回路素子から形成される回路網と 外部との間で情報を電気信号の形で交換することは非常に困難となった。

設計者が単一システム内の多くの集積回路を一緒に接続しようとする時に他の複 雑な問題が発生した。エンピッの端にある消しゴムの断面よりも小さく、１イン チの１　／ｌｏｏよりも小さい半導体チップが約４インチの半導体材料の薄い円 形ウェハ上に何百と同時に製造される。ウェハ上の別々のチップを全て結合しよ うという最近の試みは、ウェハスケールインテグレーションと呼ばれる。１つの ウェハ上に１０．１００、あるいは１０００か１００万個にのぼる非常に強力な 個別のチップを組込んだ電子デバイス（それらのチップはざっと１００万個の能 動素子を有する）は、電子技術の著しい技術的飛躍の成果である。

集積回路と複数の集積回路アレイを設計製造する場合における多くの困難な問題 の中には、集積回路の内部回路と外部続するために細いフィラメント状のワイヤ を使用しなければならないというやっかいな問題が存在する。接続ワイヤは、１ ／１０００インチの直径であり、取扱いを注意しなければならないほど非常に細 いゲージである。これらのワイヤすなわちリード線をチップと外部の伝導端子と に取付ける一般的な技術は熱圧縮接合である。このプロセスのために集積回路チ ップには熱と応力が加えられることになる。ボンディングウェッジとよばれる非 常に小さいＶ字型のプローブが顕微鏡を通して観察され、伝導パド上にワイヤが 導がれなければならない。

そのバドは普通半導体チップの周囲にあり、パドを構成する金属材料を軟らかく するために加熱デバイス上に置かれている。ボンディングウェッジによって作ら れたものは、爪の先、あるいはボールボンダとよばれ、圧力接合具は、その中心 を通してワイヤをそのパドに供給するためのガラス製の毛細管を有する。炎によ り毛細管の開放端から突出たワイヤの先端を溶かし、ワイヤの太さの約２倍の直 径を有するボールを形成する。その後そのワイヤは、毛細管の中に引込められ、 毛細管がパドに向かって動かされ、かなりのカでバドに押付けられる。その間そ のボールはオリフィスにぴったりと保持される。圧縮によりそのボールは爪の先 のような形状をした平らな熱圧縮接合に変形される。毛細管はパドがら引離され 、チップ上のバドに今付けられたワイヤを溶がすために再び炎が使用される。そ のワイヤと接点パドは、金またはアルミニウムでできている。

熱圧縮接合は長年にわたる製造において有効であったが、この方法には多くの欠 点にあった。ワイヤとパドをマニュアルで、あるいは高価な自動装置で接合する 場合の高額な費用以外に、圧縮接合のような機械的な接続は環境因子の大きさに よって畔陣を生じる可能性があるということである。製造過程は完全ではないの で、ワイヤ接合は製造後故障する可能性がある。接続の１％のみが適当でないと しても、接続の良る膨張収縮の割合いの違いにより長時間経過後には接合の破壊 がもたらされる。大気は金属接続を腐蝕し破壊する酸化のような科学プロセスを 開始する化合物を含有する。側部品の据付け、取扱い、および使用中の震動はこ れ等のワイヤの接続を時間の経過にしたがって破壊する。

エレクトロニクスデバイスの寿命がつきるまでワイヤ接合を無傷で保つという難 しい問題に加えて、チップ内部間の、あるいはチップ間の接続には、接合が完全 になされ、決して壊れないとしても、多くの問題がつきまとう。非常に多くのチ ップ間を接続するために必要とされる非常に多くのワイヤ接合のため全体として のシステム回路内の伝導パスの長さは巨大となる。これらの伝導体は抵抗成分を 有するので電力を消費する。この加熱によって生じる周囲温度の増加により関連 する集積回路の動作が妨げられる。他にそのワイヤにより、正確に平衡した回路 に望ましくないインダクタンスとキャパシタンスがもたらされる。伝導体間のク ロストークによりシステム全体の性能が非常に妨げられ、その長いバスによる固 有の遅延時間により計算能力は低下させられる。

チップ内部間を、あるいは多くのチップ間を一緒に接続するためにワイヤが使用 される時、多くの空間が消費されるということが最も問題である。はとんど同じ 平面上にある２つの点を接続するワイヤの広がりは、ループ状の、一般に放射状 に曲げられた長いワイヤを必要とする。ワイヤが曲げられることのできる量は、 ワイヤのもろさとワイヤの割れる限界によって制限される。さらに、ワイヤ接合 具のサイズにより熱圧縮接合される接点間の最少の空間が制限される。隣合うら れる。従来のワイヤ接合技術はチップの２倍の厚さよりも少なくない空間を必要 とした。チップの高さが２０ミルのオーダであるならばワイヤ接合をするために 必要とされる適当な空間は約５０ミルである。ワイヤ接合されるパドも、チップ 上にかなりの空間を必要とする。各バドはワイヤ接合具によって伝えられる大き な圧力を許容するのに十分な大きさと強さを必要とする。ワイヤ接合はチップの 水平表面のがなりの領域を必要とするばかりでなく、チップの上方の空間も必要 とする。接続ワイヤのループとなった部分はチップ面よりはるか上方に広がり、 そのためチップをいくつかのレベルに積みあげることができない。ワイヤを接続 するためにはアクティブなチップの上下に空間を必要とするので、このアクティ ブな回路に垂直な上下方向の空間がワイヤを伸ばすために確保されなければなら ない。この伸ばされたワイヤは、物理的衝撃、震動、温度の異常、およびアッセ ンブル過程におけるタメージをふくむ環境の変化のほとんどによって傷付けられ やすい。

従来のマイクロエレクトロニクスおける接続と、ウェハスケールインデグレーシ ョンとでは、数百刃側のアクティブな回路部品を接続し結合する際に固有のチッ プ配列とパッケージングの問題を種々の方法を使用して解決しようとしてきた。

米国特許２，８５０．６８１では、ホートン（Ｈｏ　ｒ　ｔ　ｏｎ）は堅い絶縁 材料、各ウェハに固定された伝導体、これらのウェハ上の電子部品間の接続から なる複数を結合した電子装置に対する二次的な微細構造を開示している。

ピザ（Ｖｉｚｚｅｒ）は米国特許３，１０７，３１９において、モジュール化さ れた部品のプリント基板コネクタを開示している。この発明では、スプリング付 きターミナルによって保持される回路コネクタ要素を挿入するためにエンドスロ ットを有するプリント基板に取付けられるモジュール化された部品基本ブロック が使用される。

チャンネルを有する絶縁セラミックス基板を含む半導体のフラットパッケージが 米国特許３，２７１，５０７にエリオツド（Ｅｌｌｉｏｔｔ）によって開示され ている。それでは、接合される半導体ウェハは金の表面に受け取られる。

米国特許４，２８８．８４１にはゴーガル（Ｇｏｇａｌ）が、サンドイッチ構造 を有する多層セラミックスに設けられた二重空洞チップキャリアを有する半導体 デバイスを開示している。

そのサンドイッチ構造は一対のチップ空洞を有する。発明者は、異なるターミナ ルパターンを有する二つの集積回路を接続するためにこの構造が有効であると述 べている。

ミネッチ（Ｍｉｎｅｔｔｉ）は、米国特許４，３３２．３４１において、基板と 接点材を接合するために固体ハンダを使用して回路パッケージを形成する方法を 明らかにした。ミネッチのセラミックチップキャリアはセラミック本体を有し、 そのにはキャリア表面のエツジに壁が形成されている。多層接点材はバドと接触 するように接続され、それは集積回路チップがらのリードに接続される。

ホール（Ｈａｌｌ）らは、米国特許４，３５２．４４９において、支持基板上に 取付けられたマクロ部品を使用して回路パッケージを製造する方法を説明する。

部品と基板の間に十分なりリアランスを維持し、高信頼性を有する接合を達成す るために、ホールらは部品あるいは基板のどちらかの上に形成されたバドを接触 させるために予め形成された多量のハンダを使用した。この発明では、チップキ ャリア上のバドを接触させるために２０から４０ミルの直径を有する鉛スズハン ダ球が使用される。

米国特許３，８１１．１８１３では、ラーナード（Ｌａｒｎｅｒｄ）らは、伝導 体が基板に取付けられる時に、基板の伝導体面上にマイクロ回路デバイスを並べ 、支持するための方法を述べている。そのデバイスと対応する伝導体との間に置 がれる整形された柔軟な絶縁材料は、それらが適当に並べられた後伝導体を接続 するために、加熱により溶かされるターミナルをビービット（Ｂｅａｖ　ｉ　ｔ 　ｔ）らは、米国特許３，８２５，８０１において、チップを保持するベース内 に形成される空洞とカバーとの間に接続される多数の伝導体を含む集積回路のパ ッケージを述べている。この空洞は、チップのキャリアとして働き、それは絶縁 材料のカバーとベースとの間に固定される弾力性のある伝導性の紐状の材料の間 に保持される。

可溶性の外部接続を有するリードの゛ない反転チップキャリアのような小さいセ ラミックデバイスの組を作るためのプロセスは、米国特許３．８１３４．８１０ にバーシス（Ｈａｒｇｉｓ）によって開示されている。ベースシート上のセラミ ック材料のいくつかの層を加熱した後、バーシスは、チップに接続されているリ ード線をチップの端子よりもむしろ外部デバイスにより簡単に接続するために、 それをエポキシ樹脂の中に埋め、あるいは包むことによってセラミックキャリア 上にチップを取付けている。

米国特許３．８６８，７２４では、バリン（Ｐｅ　ｒ　ｒ　ｉ　ｎｏ）は、フレ キシブルな′テープ上に多くのリード線の組を形成することによって製造される 集積回路チップに対する接続構造を明らかにしている。これらのリード線はテー プに形成された穴を突抜け、集積回路チップ上の接点パターンに対応するパター ンに設けられている接点で止まる。チップは、それらが接点に接合されたあと、 エポキシカプセルによって包まれる。

バートラロード（Ｈａ　ｒ　ｔ　１　ｅ　ｒｏａｄ）らは、転送プローブの一端 に半導体フリップチップを位置合せするための方法と装置を説明する。それによ りチップを自動的に磁気的に重ね並べられたリードフレーム構造がそれらに接続 される。位置合せ装置の長く伸ばされた溝の一端にフリップチップを置き、接合 の前にチップを適当に置くために磁気力３．９３７，３８６に述べられている。

キャリヤ、回路移送器およびＬＳＩデバイスを内部接続するためにハンダ技術を 使用するＬＳＩデバイスの電気的パッケージは、米国特許４，０７４，３４２に ホーン（Ｈｏｎｎ）らによって開示されている。ホーンらによる電気的パッケー ジでは、半導体材料、端子ビンの標準的な配列、および移送器と同様の熱膨張係 数を有するキャリアが使用される。それらは種々のパッケージ材料の熱膨張率の 不一致によって生じるハンダづけ接合上の機械的応力を減少させることが述べら れている。

イノウニ（Ｉｎｏｕｅ）は米国特許４，１４３，４５６において、半導体デバイ スの絶縁方法を開示している。この発明では、伝導性パターンとチップとを保持 する回路基板を有する半導体デバイスのために保護カバーが使用される。イノウ ニはアルミニウムワイヤで回路基板パターンのチップ接続部に、共融点を有する 、あるいは電気的に接続される接着材でチップを固定している。

米国特許４，１４７，８８９にはアントリユース（Ａｎｄｒｅｗｓ）らが、平面 化された、あるいは接合された可溶性の伝導トレースおよびパスを有する柔軟な 取付はフランジを有する薄い誘電体でできた皿型のチップキャリアを開示してい る。これらのトレースとバスは、電気的に接地され、堅牢な構造を提供する平面 型の、あるいは接合されたヒートシンクと接続されている。

集積回路デバイス、外部出力端子、出力伝導体配列に対する支持材料と、および 電気的絶縁包囲カバーとを具備する出カパドを有する集積回路デバイスに対する フラットパッケージの方法が、米国特許４．２８４，９１７にユーゴン（Ｕｇｏ ｎ）によって開示されている。この発明は、厚さが薄くなり、表面領域が減少さ れた１つ以上の集積回路デバイスに対するパッケージ方法を提供するために、支 持ウェハ上に配置された接点具を有する。

上記の発明のいずれもが平面上あるいは直交空間を費やすという問題を解決して はいない。それはチップアッセンブリの大部分が、ワイヤ接合のようなチップの 内部接続に費やされるためである。これ等の従来の方法あるいは装置のいずれも アクティブ半導体部品の超高密度集積を達成するという複雑な問題の全てを解決 するための有効なはっきりとした手段を提供しない。この問題を解決するための 手段は３０年にわたって半導体および集積回路産業によって長いこと必要と感じ られたものである。

チップの平面空間および垂直直交空間のほとんどの部分を使うことなく、チップ 内部接続およびチップ間の内部接続をするための真に実際的で信頼性のある有効 な手段は、マイクロエレクトロニクスの分野において大きな進歩を提供するであ ろう。現在の技術水準をはるかに越えるスピードで情報を処理することができ、 今日のほとんどの高密度パッケージ設計をはるかに越えて大量のデータを格納す ることができる集積回路を作り出すための革新的な設計を、半導体チップの製造 者は使用することが可能となるであろう。そのような発明は、種々のコンピュー タシステムと協同して動作するように理想的に適用され、広範囲の動作条件とシ ステムアプリケーションに渡って一貫して高信頼性をもって実行されるであろう 。超ＬＳＩ回路はまた、スーパーコンピュータおよび軌道防衛システムの厳密な 要求を満足するであろう。航空マイクロエレクトロニクスの設計者をして非常に 強力な、そして非常にコンパクトな集積回路を宇宙防衛システムに対して使用さ せることができるような発明は、エレクトロニクスの分野における大きな技術的 進歩となるであろう。

発明の概要 本発明の目的は、この大いなる技術的進歩の達成を助けることである。バトロ− （Ｐａｔｒａｗ）チップインターフェイスメサは、集積回路の設計者をして従来 のディスクリートに接続された複数の集積回路からなるシステムでは実現されな かった高速信号処理とメモリー大容量を有する一体となったウェハ上のチップ配 列を形成するために集積回路を一緒に接続することを可能とすることである。本 発明は、以下に説明され、請求されるウェハスケールの合成技術を使用して、現 在の技術レベルをＶＬＳ　Ｉを越え広範囲の超高密度超ＬＳＩ化（ＥＬＳＩ）に まで伸ばすことである。

チップインターフェイスメサは、誘電体材料から作られ、それが載せられた半導 体よりも僅かに小さい矩形をしている。

そのメサは矩形の断面を有し、アクティブ回路の最上位レベルにあるチップの上 端にエポキシで固着される。メサの周囲には一層の伝導材料でコーティングされ た垂直チャンネルが、すなわちノツチが集中している。垂直なチャンネルによっ てノツチが形成されている。メサの上面には、従来の接合バドよりもはるかに大 きい伝導領域すなわち外部インターフエイスバドを有する。これらの外部インタ ーフェイスパドは薄い伝導バスによってメサの側壁上のノツチに電気的に接続さ れている。メサ内の各ノツチは半導体チップ上の伝導性チップインターフェイス メサと一致するように整列されている。チップインターフェイスメサはメサに接 合されるチップの上面の周囲に展開されている。加熱されたハンダあるいは他の 容易に変形される伝導材料の１滴が、メサの上から各ノツチに入れられ、そのハ ンダはノツチの垂直な壁とバドの両方とを接続するので、メサとチップインター フェイスメサの間に電気的リンクが形成される。

このマイクロエレクトロニクスパッケージ構成は、パトロー反転チップキャリア の重要な改良点であり進歩点である。

それはチップ上のアクティブ回路に関してチップ内部接続とチップ間接続を垂直 方向に行うことによって、長いループとなるワイヤ接合を殆ど無くしたというこ とである。本発明ではワイヤ接合は完全に無くされた。全ての望ましくないワイ ヤ接合は、対応するチップパドと関連するノツチの内部に耐久性があり容易に形 成されることができるハンダ微少滴接続によって代わられる。アクティブな回路 にわたってチップ内部接続とチップ間接続を空間的に再配置することは、集積回 路アッセンブリのためのパッケージ空間を最適化し、隣合うチップ間のワイヤ接 合によってかつて浪費されていた巨大な空間を節約するために半導体デバイスに 対して与えられていた理論的な密度の限界近くまで集積することを設計者をして 可能とさせた。本発明は、アクティブな半導体回路に対する複数のチップ配列の 平面空間のほとんど全てを予約し、アクティブ回路の平面に直交する非効率的な 空間をなくす。この重要な新しい集積回路アッセンブリの設計では、パッケージ 限界を最適化するばかりでなく、経済的にはチップ内部の空間を最少にして隣接 して多くのチップを平行レベルに並べることを可能とする。多くのチップを一緒 に接続することによって、ウェハ上の多くの半導体チップは全て、ウェハスケー ルの再構成を実現するために、結合されることができる。

従って、本発明の目的は、望ましくなく信頼性のないワイヤ接合を完全に除去す るマイクロエレクトロニクスの内部接続のための装置を提供することである。

本発明の他の目的は、あるボリューム内のアクティブな集積回路デバイスの密度 を最大にするミクロンサイズの電気的内部接続のための装置を提供することであ る。

本発明の他の目的は、従来不可能とされていたウェハスケールの合成設計を可能 としコスト的に有効とするために多くの別々のチップ内の回路を接続し、あるい はチップ内の回路を接続する簡単で信頼性のある手段を提供することである。

更に本発明の他の目的は、現在一般に使用されているチップと既存のパッケージ 技術を使用して、非常に多くの半導体チップを接続する手段を提供することであ る。

また本発明の他の目的は、内部接続ワイヤを全体として無くしたことによる伝播 遅延時間を劇的に減少させてシステム速度を向上させたチップ配列を提供するこ とである。

多数の長いワイヤ接合をなくすことにより、無駄な容量性負荷の発生の第１の原 因がなくなるので、設計者をして電力消費を非常に減少させる長所をもたらすこ とを可能にするチップキャリアを提供することは本発明の目的の１つである。

本発明の他の目的は、容易に検査され、調べられ、加熱され、修理されることが できるチップキャリア上に多くのチップを一緒に取付ける方法を提供することで ある。

さらに本発明の他の目的は、チップ間の入出力の要求を最少にするチップ展開法 を提供することである。

本発明のさらに他の目的は、チップインターフェイスメサの側壁の覆われたノツ チにハンダ微少滴を入れることによって、物理的ダメージから内部接続を本質的 に保護する集積回路を結合する技術を提供することである。

以下の請求の範囲に記された本発明の他の目的は集積回路アラセフブリ内の多数 の長いワイヤ接続を組込む従来のデバイスによって生じていた有害な付加的なキ ャパシタンスとインダクタンスをさけるマイクロエレクトロニクスの内部接続の ための装置を提供することである。

軌道環境に経済的に置かれることができるシステムを製造するために集積回路の システムの重さを減らすことも本発明の目的である。

本発明の目的と他の目的および本発明のより完全な理解は、添附された図面を参 照し、以下の実施例によりなされる。

図面の簡単な説明 第１図は、半導体チップのメサ上面を示す本発明の横上方からの斜視図である。

そのメサは、その上面の上に伝導性のメサインターフエイスバドに有し、チップ の上面の境界上のチップインターフエイスバドと並んで側壁に切られたノツチを 有する。

第２図は本発明の断面図であり、チップインターフエイスバドにメサノツチのコ ーティングされた伝導性の壁を接続するハンダ滴を示す。

第３図は伝導性パスによ２て、メサの側壁にあるノツチにそれぞれ接続される特 大のメサインターフエイスバドの配列を示す。

発明の詳細な説明 第１図は、チップインターフェイスメサとチップアッセンブリの斜視図である。

メサ１２はドープされていないシリコンから作られており、上面１４と側壁１６ を有する。メサ１２はそのメサの長さ方向と幅方向にそれぞれ平行な第１と第２ の平面軸を有する。メサの横軸は２つの平面軸に垂直に走り、メサの高さ方向に 伸びている。側壁１６は、メサ１２に研磨、化学エツチングあるいはレーザで穴 の開けられた垂直チャンネルであるノツチ１８を有する。この実施例では、チッ プのアクティブ回路との共通平面よりむしろ直交方向の空間におけるチップの内 部接続を提供するこれらの垂直伝導体手段は、メサ１２の最も狭い領域を横切っ て横方向に伸びているＶ字型の溝である。ノツチ１８の面は銅のような１層の伝 導材料でコーティングされている。本発明のベストモードではノツチ１８をコー ティングするために従来技術でよく知られている蒸着技術が使用される。メサ１ ２の上面は、伝導性のメサインターフエイスバド２２の配列を有し、それらは伝 導性のバス２０によってノツチ１８の伝導性のコーティングに接続されている。

これらのバドは、メサチップアッセンブリ１０に外部接続するために都合の良い 手段を提供するために、従来のワイヤ接合バドのサイズと比べて大きくなってい る。

第２図は、メサ１２の下に２から４ミルで並べられた後の半導体チップ２４を示 す。チップ２４とメサ１２は整列され、その結果、メサとチップの両方の長さお よび幅の方向に平行に伸びている２つの平面軸はほとんど平行である。各ノツチ １８はチップインターフエイスバド２８上のほぼ中心にあり、それはメサ１２に よって見ることができない伝導性パス２７を介して半導体基板上のアクティブ回 路２５に接続されている。従来のエポキシはメサ１２をチップ２４に永久に固定 するために使用される。

チップ２４とメサ１２の間の機械的な支持および電気的な接続の両方が、ハンダ 滴２６によって提供される。従来の加熱された鉛スズハンダは、ノツチ１８の面 をハンダに濡れやすくするためにＣｒＣｕＡｕあるいはＣｕ　Ａ　ｕで処理され た後、メサ１２を溶けたハンダの中に浸すことによってノツチ１８にもたらされ ている。チップインターフェイスメサ２８は、濡らす材料で前処理される。ハン ダ処理は、第２図に示される波形の粒を発生するために、加熱された窒素雰囲気 中で行われる。ノツチ１８は、伝導性材料の固まり、あるいは粒２８を受ける種 々の形に形成されることができ、それはパド２８を介してチップ２４にメサ１２ を電気的に接続する。自動製造プロセスが同時に数百あるいは数千のこれらのハ ンダ滴による接続を形成するために使用されることができる。ノツチ１８の伝導 性の表面とチップインターフェイスメサ２８の間に電気的な接続を形成すること ができるアロイあるいは伝導性基板が本発明の必須の条件から離れることなく利 用されることができる。

第３図は完全なメサチップアッセンブリｌＯの上面図である。

この図は実際の１８８ミル×２２０ミルのランダムアクセスメモリーチップの標 準的な構成を示す。接点バド２２は２０から２５ミル平方である。これらのパド は、従来の設計においてなされていた４ミル平方のチップバドと比べて大きい。

本発明によって提供されるプレーナ表面領域の増加により、チップを外部デバイ スに接続することが簡単となり、−ｆ　ｙ　’ｊ’　（Ｄ　７−ヌードの−しや すさ−と入出カバ下の接続の検査能力が増加へ！！、−た。ハンダづけ接続の困 難さは、機械的応力を補償し、チップ上の電気部品が動作する間に発生される熱 によって生じる熱的不均一さのために生じる機械的応力を、熱の発生を変えるこ とにより本質的に補償する。この設計の他の大いなる長所は、従来のフリップチ ップパッケージ設計と比べて、ハンダ滴２６を完全に目で見ることができること である。本発明の他の実施例では、ノツチ１Ｂは、メサの上部平面１４に垂直に 設けられる必要はない。それらがメサ１２に対して電気的接続と機械的支持を適 当に提供する限りにおいて、ノツチは傾けられ、上方にカーブされ、あるいは他 の使用可能な構成をとることができる。ハンダ滴２Ｂを使用することによる他の 大いなる長所は、バトローチップインターフエイスメサでは、バトロー反転チッ プキャリアで使用されるようなチップキャリア内で複雑で高価な内部接続が完全 に避けることができることである。

関連する係属中の特許出願に詳細に述べられているバトロー反転チップキャリア は、当該技術分野の設計者をして、現在市販されているチップをとらせ、この新 しいキャリア内にそのチップを置かせ、切り出したままのチップの大きさと比べ てプレーナ平面領域においてわずか３％の増加に対してアクティブ回路を８５％ 増加させることを可能とさせる。バトローチップインターフェイスメサは全ての ワイヤ接合を完全になくすことによってプレーナ表面領域の割合いを非常に増加 させた。従来の製造技術において必要とされたチップ内空間の殆どすべてが、メ サレセプタクルにハンダ滴を使用することによって避けられる。そのレセプタク ルはチップと外界との間に電気的接続を形成するためにチップのアクティブ回路 の平面に垂直に延びている。

本発明は特定の実施例を参照して詳細に説明されたが、本発明が属する技術分野 の通常の熟練者には本発明の精神と範囲から離れることなく種々の改造と補強が なされることができる事が明らかである。

Ｆｉｇ、２゜ 国際調査報告 ＡＮＮＥＸ　Ｔｏ　′Ｉ’ＨＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲ ＥＰＯＲＴ　ＯＮ

Claims (11)

【特許請求の範囲】
1. （１）前記メサ材の最も長い平面に平行に伸びる第１の平面軸と、 前記メサ材の２番目に長い平面に平行に伸びる第２の平面軸と、 前記第１と第２の平面軸の両方に垂直に伸びる横軸と、 前記メサ材の前記最も短い平面と前記最も長い平面が境界とされ、前記横軸にほ とんど垂直に伸びるメサ上面と、前記横軸に一般に平行に設けられた複数の平面 周囲壁と、 前記平面周囲壁のほとんど近くに位置する複数の電気的垂直結合手段と、ここで 前記複数の電気的垂直結合手段の各々は、前記メサ材の前記横軸にほとんど平行 である垂直面を有し、前記複数の電気的結合手段は、前記結合手段の前記垂直面 にそって伸びる伝導性コーティングを更に有し、前記メサ上面に設けられた複数 のメサインターフェイス伝導端子と、前記複数のメサインターフェイス伝導端子 は前記メサ上面に機械的に接続される複数の伝導パスに電気的に接続され、前記 複数の伝導バスは、前記電気的垂直結合手段に選択的におよび電気的に接続され 、を有する誘電材料から作られたメサ材と、およびチップの長さ方向と幅方向の ２つの最も長い平面に対応する２つの平面を有する半導体チップとを具備し、こ こで、前記半導体チップは、アクティブ回路の最上層を含む前記２つの平面が境 とされるチップ上面をさらに有し、前記半導体チップは、前記チップ上面に展開 され、前記最上層のアクティブ回路を囲む複数のチップインターフェイス手段を 更に有し、前記複数のチップインターフェイス手段は前記アクティブ回路に選択 的に接続され、前記チップ上面の周囲に設けられ、前記半導体チップは、前記チ ップ上面が前記メサ材とほとんど隣合うように前記メサ材に機械的に接続され、 前記複数のチップインターフェイス手段は、複数のメサチップ電気的接触手段に よって前記電気的垂直結合手段に選択的にそして電気的に結合されることを特徴 とするマイクロエレクトロニクスの接続装置。
2. （２）前記メサ材はドープされていないシリコンから作られていることを特徴と する請求の範囲第１項に記載の装置。
3. （３）前記電気的垂直結合手段は前記メサ材の前記平面周囲壁に刻まれたＶ字型 のノッチであり、ハンダで前もってスズメッキ処理され、ハンダに濡れやすくす る薬剤で前もってコーティングされることを特徴とする請求の範囲第１項に記載 の範囲。
4. （４）前記メサインターフェイス伝導端子は、ケミカルベーパーディポジション （ＣＶＤ）処理によって前記メサ上面に設けられる金属化されたバドであること を特徴とする請求の範囲第１項に記載の装置。
5. （５）前記伝導性パスは、ケミカルベーパーディポジション（ＣＶＤ）処理によ って前記メサ上面上に設けられる金属化されたストリップであることを特徴とす る請求の範囲第１項に記載の装置。
6. （６）前記チップインターフェイス手段は、伝導性の接合バドであることを特徴 とする請求の範囲第１項に記載の装置。
7. （７）前記電気的垂直結合手段のおのおのは、ただ一つのメサチップ電気的接点 手段に電気的に接続されていることを特徴とする請求の範囲第１項に記載の装置 。
8. （８）前記電気的垂直結合手段のおのおのは、前記チップインターフェイス手段 の一つに関連してほとんど整列されることを特徴とする請求の範囲第１項に記載 の装置。
9. （９）前記メサチップ電気的接点手段は前記チップインターフェイス手段とおよ び前記電気的垂直結合手段と電気的接続におかれるハンダ滴とであることを特徴 とする請求の範囲第１項に記載の装置。
10. （１０）前記メサ材と前記チップは、エポキシ接着材の層によって機械的に結合 されることを特徴とする請求の範囲第１項に記載の装置。
11. （１１）前記メサ材は前記チップの前記２つの平面よりもわずかに小さい前記第 １と第２の平面を有することを特徴とする請求の範囲第１項に記載の装置。