JP2004103061A - 半導体記憶装置 - Google Patents

Abstract

【課題】低速動作モードにおいては外部ピンを削減可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置１００は、アドレスバッファ１０と、クロックバッファ２０と、制御信号バッファ３０と、制御回路４０と、モードレジスタ５０と、メモリセルアレイ６０と、信号選択回路７０と、ＤＬＬ８０と、Ｉ／Ｏバッファ９０と、ＱＳバッファ１１０とを備える。モードレジスタ５０は、ＨレベルまたはＬレベルの信号ＴＭＤＱＳを信号選択回路７０へ出力する。信号選択回路７０は、Ｌレベルの信号ＴＭＤＱＳに応じて、入出力端子ＤＱＳからのデータストローブ信号ＤＱＳを選択してＱＳバッファ１１０へ出力する。また、信号選択回路７０は、Ｈレベルの信号ＴＭＤＱＳに応じて、入出力端子ＣＬＫからのクロックＣＬＫを選択してＱＳバッファ１１０へ出力する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、低速動作モードにおいて入出力端子を削減可能な半導体記憶装置に関するものである。
【０００２】
【従来の技術】
高容量で、かつ、高速にデータを入出力する半導体記憶装置としてＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　Ｓｙｎｃｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が実用化されている。
【０００３】
図３３を参照して、ＤＤＲ−ＳＤＲＡＭ２００は、アドレスバッファ２１０と、クロックバッファ２２０と、制御信号バッファ２３０と、制御回路２４０と、モードレジスタ２５０と、メモリセルアレイ２６０と、ＤＬＬ（Ｄｅｌａｙ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）２７０と、Ｉ／Ｏバッファ２８０と、ＱＳバッファ２９０と、データバスＢＳ１，ＢＳ２とを備える。
【０００４】
アドレスバッファ２１０は、アドレスＡ０−Ａ１２およびバンクアドレスＢＡ０，１を外部から受け、その受けたアドレスＡ０−Ａ１２およびバンクアドレスＢＡ０，１をバッファリングする。そして、アドレスバッファ２１０は、バッファリングしたアドレスＡ０−Ａ１２およびバンクアドレスＢＡ０，１をクロックバッファ２２０からのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路２４０へ出力する。
【０００５】
クロックバッファ２２０は、クロックＣＬＫ，／ＣＬＫおよびクロックイネーブル信号ＣＫＥを外部から受け、その受けたクロックＣＬＫ，／ＣＬＫおよびクロックイネーブル信号ＣＫＥを内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングする。参照電圧ＩＮＴＶＲＥＦは、外部から受けた参照電圧ＶＲＥＦと同じ電圧レベルを有する参照電圧である。そして、クロックバッファ２２０は、バッファリングしたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫを制御信号バッファ２３０、制御回路２４０およびＤＬＬ２７０へ出力し、バッファリングしたクロックイネーブル信号ＣＫＥを制御回路２４０へ出力する。
【０００６】
制御信号バッファ２３０は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびデータマスク信号ＤＭを外部から受け、その受けたチップセレクト信号／ＣＳ等の制御信号を参照電圧ＩＮＴＶＲＥＦを用いてバッファリングする。そして、制御信号バッファ２３０は、バッファリングしたチップセレクト信号／ＣＳ等の制御信号をクロックバッファ２２０からのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路２４０へ出力する。
【０００７】
制御回路２４０は、クロックバッファ２２０から受けたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫのある立上りにおいてクロックイネーブル信号ＣＫＥがＨ（論理ハイ）レベルであるとき、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫの次の立上りを有効と見なす。また、制御回路２４０は、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫのある立上りにおいてクロックイネーブル信号ＣＫＥがＬ（論理ロー）レベルであるとき、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫの次の立上りを無効と見なす。
【０００８】
そして、制御回路２４０は、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫを有効と見なしたとき、制御信号バッファ２３０から受けたチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびデータマスク信号ＤＭに基づいて半導体記憶装置２００を制御する。
【０００９】
より具体的には、制御回路２４０は、Ｌレベルのチップセレクト信号／ＣＳに基づいて半導体記憶装置２００が選択されたことを認識し、Ｈレベルのチップセレクト信号／ＣＳに基づいて半導体記憶装置２００が選択されなかったことを認識する。また、制御回路２４０は、アドレスバッファ２１０からのバンクアドレスＢＡ０，１に基づいてメモリセルアレイ２６０に含まれる複数のバンクのいずれかまたは全てを選択する。さらに、制御回路２４０は、ロウアドレスストローブ信号／ＲＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ２１０から受けたアドレスＡ０〜Ａ１２をロウアドレスと見なし、そのロウアドレスをクロックバッファ２２０からのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期してメモリセルアレイ２６０へ出力する。
【００１０】
さらに、制御回路２４０は、コラムアドレスストローブ信号／ＣＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ２１０から受けたアドレスＡ０〜Ａ１２をコラムアドレスと見なし、そのコラムアドレスをクロックバッファ２２０からのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期してメモリセルアレイ２６０へ出力する。
【００１１】
さらに、制御回路２４０は、ライトイネーブル信号／ＷＥに基づいてデータの書込モードまたは読出モードを認識する。そして、制御回路２４０は、書込モード時、入出力端子ＤＱ０〜ＤＱ７から入力された書込データをＱＳバッファ２９０からの内部データストローブ信号ＩＮＴＤＱＳに同期してメモリセルアレイ２６０へ出力するようにＩ／Ｏバッファ２８０を制御し、外部から入力されたデータストローブ信号ＤＱＳをバッファリングした内部データストローブ信号ＩＮＴＤＱＳをＩ／Ｏバッファ２８０へ出力するようにＱＳバッファ２９０を制御する。また、制御回路２４０は、読出モード時、メモリセルアレイ２６０からデータバスＢＳ２を介して読出された読出データをＤＬＬ２７０からの周期信号ＤＬＬＣＬＫ＿ＰまたはＤＬＬＣＬＫ＿Ｎに同期して入出力端子ＤＱ０〜ＤＱ７へ出力するようにＩ／Ｏバッファ２８０を制御し、ＤＬＬ２７０からの周期信号ＤＬＬＣＬＫ＿ＰまたはＤＬＬＣＬＫ＿Ｎを入出力端子ＤＱＳへ出力するようにＱＳバッファ２９０を制御する。
【００１２】
さらに、制御回路２４０は、データマスク信号ＤＭに基づいてＩ／Ｏバッファ２８０を制御する。より具体的には、制御回路２４０は、書込モード時、Ｈレベルのデータマスク信号ＤＭに基づいて、データマスク信号ＤＭがＨレベルである期間の書込データをメモリセルアレイ２６０に書込まないようにＩ／Ｏバッファ２８０を制御し、Ｌレベルのデータマスク信号ＤＭに基づいて全ての書込データをメモリセルアレイ２６０に書込むようにＩ／Ｏバッファ２８０を制御する。また、制御回路２４０は、読出モード時、Ｈレベルのデータマスク信号ＤＭに基づいてＩ／Ｏバッファ２８０を不活性化し、Ｌレベルのデータマスク信号ＤＭに基づいてＩ／Ｏバッファ２８０を活性化する。
【００１３】
さらに、制御回路２４０は、モードレジスタ２５０によって設定されたキャスレイテンシＣＬに基づいてデータの読出動作を指示されてから実際に読出データが読出されるまでのタイミングを制御し、モードレジスタ２５０からの指示に従ってＤＬＬ２７０を活性化または不活性化する。
【００１４】
モードレジスタ２５０は、キャスレイテンシＣＬを設定し、その設定したキャスレイテンシＣＬを制御回路２４０へ出力する。また、モードレジスタ２５０は、ＤＬＬ２７０の活性化または不活性化を制御回路２４０に指示する。
【００１５】
メモリセルアレイ２６０は、複数のバンクを含み、データを記憶する。
ＤＬＬ２７０は、クロックバッファ２２０からのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに基づいて、周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを生成し、その生成した周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿ＮをＩ／Ｏバッファ２８０およびＱＳバッファ２９０へ出力する。
【００１６】
Ｉ／Ｏバッファ２８０は、書込モード時、入出力端子ＤＱ０〜ＤＱ７から入力された書込データをＱＳバッファ２９０からの内部データストローブ信号ＩＮＴＤＱＳに同期してメモリセルアレイ２６０に書込む。また、Ｉ／Ｏバッファ２８０は、読出モード時、メモリセルアレイ２６０からデータバスＢＳ２を介して読出された読出データをＤＬＬ２７０からの周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎに同期して入出力端子ＤＱ０〜ＤＱ７へ出力する。
【００１７】
ＱＳバッファ２９０は、書込モード時、外部から入力されたデータストローブ信号ＤＱＳをバッファリングし、そのバッファリングした内部データストローブ信号ＩＮＴＤＱＳをＩ／Ｏバッファ２８０へ出力する。また、ＱＳバッファ２９０は、読出モード時、ＤＬＬ２７０から受けた周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを入出力端子ＤＱＳへ出力する。
【００１８】
データバスＢＳ１は、制御回路２４０からのアドレスＡ０〜Ａ１２およびロウアドレスストローブ信号／ＲＡＳ等の制御信号をメモリセルアレイ２６０へ入力する。また、データバスＢＳ２は、メモリセルアレイ２６０とＩ／Ｏバッファ２８０との間で書込データまたは読出データをやり取りする。
【００１９】
図３４を参照して、ＤＤＲ−ＳＤＲＡＭ２００におけるメモリセルアレイ２６０へのデータの書込動作について説明する。なお、参照電圧ＶＲＥＦが外部からＤＤＲ−ＳＤＲＡＭ２００に供給され、クロックバッファ２２０、制御信号バッファ２３０およびＱＳバッファ２９０は、参照電圧ＶＲＥＦと同じ電圧レベルを有する内部参照電圧ＩＮＴＶＲＥＦを受けていることを前提とする。
【００２０】
書込動作が開始されると、クロックＣＬＫ，／ＣＬＫおよびクロックイネーブル信号ＣＫＥが外部からＤＤＲ−ＳＤＲＡＭ２００に供給される。そして、クロックバッファ２２０は、クロックＣＬＫ，／ＣＬＫをバッファリングし、そのバッファリングしたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫをアドレスバッファ２１０、制御信号バッファ２３０、制御回路２４０およびＤＬＬ２７０へ出力する。また、クロックバッファ２２０は、クロックイネーブル信号ＣＫＥをバッファリングし、そのバッファリングしたクロックイネーブル信号ＣＫＥを制御回路２４０へ出力する。
【００２１】
また、Ｌレベルのチップセレクト信号／ＣＳが外部からＤＤＲ−ＳＤＲＡＭ２００に供給される。そして、制御信号バッファ２３０は、内部参照電圧ＩＮＴＶＲＥＦを用いてＬレベルのチップセレクト信号／ＣＳをバッファリングし、そのバッファリングしたＬレベルのチップセレクト信号／ＣＳをクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路２４０へ出力する。
【００２２】
そして、制御回路２４０は、クロックＢＵＦＦ＿ＣＬＫまたはＢＵＦＦ＿／ＣＬＫのある立上りにおいてクロックイネーブル信号ＣＫＥがＨレベルかＬレベルかを判定し、クロックイネーブル信号ＣＫＥがＨレベルであるとき、クロックＢＵＦＦ＿ＣＬＫまたはＢＵＦＦ＿／ＣＬＫの次の立上りにおいてＬレベルのチップセレクト信号／ＣＳを有効と見なし、ＤＤＲ−ＳＤＲＡＭ２００を選択状態にする。
【００２３】
その後、Ｌレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳが外部からＤＤＲ−ＳＤＲＡＭ２００に供給され、制御信号バッファ２３０は、Ｌレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳを内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングする。制御信号バッファ２３０は、バッファリングしたＬレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳを制御回路２４０へ出力する。
【００２４】
そうすると、制御回路２４０は、制御信号バッファ２３０からのＬレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳに応じて、データの書込モードを認識する。
【００２５】
一方、書込モードにおいては、モードレジスタ２５０は、ＤＬＬ２７０の出力を不活性化するように制御回路２４０に指示し、制御回路２４０は、モードレジスタ２５０からの指示に応じてＤＬＬ２７０の出力を不活性化する。
【００２６】
その後、バンクアドレスＢＡ０，１が外部からＤＤＲ−ＳＤＲＡＭ２００に供給される。そして、アドレスバッファ２１０は、バンクアドレスＢＡ０，１をバッファリングし、そのバッファリングしたバンクアドレスＢＡ０，１をクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路２４０へ出力する。
【００２７】
制御回路２４０は、アドレスバッファ２１０からのバンクアドレスＢＡ０，１に基づいて、メモリセルアレイ２６０に含まれる複数のバンクから１つのバンクを選択する。
【００２８】
そして、アドレスＡ０−Ａ１２が外部からＤＤＲ−ＳＤＲＡＭ２００に供給され、アドレスバッファ２１０は、アドレスＡ０−Ａ１２をバッファリングし、そのバッファリングしたアドレスＡ０−Ａ１２をクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路２４０へ出力する。また、Ｌレベルのロウアドレスストローブ信号／ＲＡＳが外部からＤＤＲ−ＳＤＲＡＭ２００に供給され、制御信号バッファ２３０は、上述した動作によってＬレベルのロウアドレスストローブ信号／ＲＡＳをバッファリングし、そのバッファリングしたＬレベルのロウアドレスストローブ信号／ＲＡＳをクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路２４０へ出力する。
【００２９】
制御回路２４０は、Ｌレベルのロウアドレスストローブ信号／ＲＡＳに応じて、アドレスバッファ２１０から受けたアドレスＡ０−Ａ１２をロウアドレスと見なし、そのロウアドレスをクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期してメモリセルアレイ２６０へ出力する。
【００３０】
その後、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳが外部からＤＤＲ−ＳＤＲＡＭ２００に入力され、制御信号バッファ２３０は、内部参照電圧ＩＮＴＶＲＥＦを用いてＬレベルのコラムアドレスストローブ信号／ＣＡＳをバッファリングし、そのバッファリングしたＬレベルのコラムアドレスストローブ信号／ＣＡＳをクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路２４０へ出力する。
【００３１】
制御回路２４０は、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳに応じて、アドレスバッファ２１０からのアドレスＡ０−Ａ１２をコラムアドレスと見なし、そのコラムアドレスをクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期してメモリセルアレイ２６０へ出力する。
【００３２】
また、ＱＳバッファ２９０は、データストローブ信号ＤＱＳを入出力端子ＤＱＳから受け、その受けたデータストローブ信号ＤＱＳを内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングする。そして、ＱＳバッファ２９０は、バッファリングした内部データストローブ信号ＩＮＴＤＱＳをＩ／Ｏバッファ２８０へ出力する。
【００３３】
Ｉ／Ｏバッファ２８０は、データストローブ信号ＤＱＳの立上りおよび立下りに同期して入出力端子ＤＱ０−ＤＱ７から入力された書込データＤＱＷを受け、その受けた書込データＤＱＷをバッファリングする。そして、Ｉ／Ｏバッファ２８０は、バッファリングした書込データＤＱＷをＱＳバッファ２９０からの内部データストローブ信号ＩＮＴＤＱＳの立上りおよび立下りに同期してメモリセルアレイ２６０へ出力する。
【００３４】
そして、メモリセルアレイ２６０においては、ロウデコーダ（図示せず）は、制御回路２４０からのロウアドレスをデコードし、そのデコードしたロウアドレスによって指定されたワード線を活性化し、コラムデコーダ（図示せず）は、制御回路２４０からのコラムアドレスをデコードし、そのデコードしたコラムアドレスによって指定されたビット線対を活性化する。そして、書込データＤＱＷは、活性化されたワード線とビット線対とによって指定されたメモリセルに書込まれる。
【００３５】
このように、ＤＤＲ−ＳＤＲＡＭ２００においては、書込データＤＱＷは、データストローブ信号ＤＱＳの立上りおよび立下りに同期してＤＤＲ−ＳＤＲＡＭ２００に入力され、内部データストローブ信号ＩＮＴＤＱＳの立上りおよび立下りに同期してメモリセルに書込まれる。
【００３６】
次に、図３５を参照して、ＤＤＲ−ＳＤＲＡＭ２００におけるメモリセルからのデータの読出動作について説明する。なお、読出動作においても、参照電圧ＶＲＥＦが外部からＤＤＲ−ＳＤＲＡＭ２００に供給され、クロックバッファ２２０、制御信号バッファ２３０およびＱＳバッファ２９０は、参照電圧ＶＲＥＦと同じ電圧レベルを有する内部参照電圧ＩＮＴＶＲＥＦを受けていることを前提とする。
【００３７】
読出動作が開始されてから、クロックＣＬＫ，／ＣＬＫ、クロックイネーブル信号ＣＫＥおよびＬレベルのチップセレクト信号／ＣＳが外部からＤＤＲ−ＳＤＲＡＭ２００に供給され、制御回路２４０がＤＤＲ−ＳＤＲＡＭ２００を選択状態にするまでの動作は、書込動作の場合と同じである。
【００３８】
ＤＤＲ−ＳＤＲＡＭ２００が選択状態になると、Ｈレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳが外部からＤＤＲ−ＳＤＲＡＭ２００に供給され、制御信号バッファ２３０は、Ｈレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳを内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングする。制御信号バッファ２３０は、バッファリングしたＨレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳを制御回路２４０へ出力する。
【００３９】
そうすると、制御回路２４０は、制御信号バッファ２３０からのＨレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳに応じて、データの読出モードを認識する。
【００４０】
一方、読出モードにおいては、モードレジスタ２５０は、ＤＬＬ２７０の出力を活性化するように制御回路２４０に指示し、制御回路２４０は、モードレジスタ２５０からの指示に応じてＤＬＬ２７０の出力を活性化する。また、モードレジスタ２５０は、キャスレイテンシＣＬを設定し、制御回路２４０は、モードレジスタ２５０によって指定されたキャスレイテンシＣＬに従って読出データを外部へ出力するようにＩ／Ｏバッファ２８０を制御する。
【００４１】
そして、ＤＬＬ２７０は、クロックバッファ２２０からのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに基づいて、クロックＣＬＫ，／ＣＬＫに対して一定の位相を有する周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを生成し、その生成した周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿ＮをＩ／Ｏバッファ２８０およびＱＳバッファ２９０へ出力する。
【００４２】
また、バンクアドレスＢＡ０，１が外部からＤＤＲ−ＳＤＲＡＭ２００に供給され、書込動作と同じ動作によって、バンクアドレスＢＡ０，１によって指定されたバンクが選択される。
【００４３】
さらに、アドレスＡ０−Ａ１２が外部からＤＤＲ−ＳＤＲＡＭ２００に供給され、書込動作と同じ動作によって、ロウアドレスおよびコラムアドレスがメモリセルアレイ２６０に入力され、ロウアドレスおよびコラムアドレスによって指定されたメモリセルが活性化される。
【００４４】
そして、データが活性化されたメモリセルから読出され、メモリセルアレイ２６０に含まれるセンスアンプ（図示せず）は、読出データＤＱＲを増幅してデータバスＢＳ２を介してＩ／Ｏバッファ２８０へ出力する。
【００４５】
そうすると、Ｉ／Ｏバッファ２８０は、モードレジスタ２５０によって設定されたキャスレイテンシＣＬ（図３５に示す場合はＣＡＬ＝２．５）によるタイミングで、ＤＬＬ２７０からの周期信号ＤＬＬＣＬＫ＿ＰおよびＤＬＬＣＬＫ＿Ｎの立上りに同期して読出データＤＱＲを入出力端子ＤＱ０−ＤＱ７へ出力する。また、ＱＳバッファ２９０は、ＤＬＬ２７０からの周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを入出力端子ＤＱＳへ出力する。
【００４６】
このように、ＤＤＲ−ＳＤＲＡＭ２００においては、データがクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期してメモリセルから読出され、読出データＤＱＲは、ＤＤＲ−ＳＤＲＡＭ２００の内部で生成された周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎに同期して外部へ出力される。
【００４７】
【発明が解決しようとする課題】
しかし、従来のＤＤＲ−ＳＤＲＡＭは、高速動作マージンを確保するためにクロックＣＬＫと相補なクロック／ＣＬＫ、外部から供給される参照電圧ＶＲＥＦおよびデータストローブ信号ＤＱＳを採用しているため、高速動作マージンが必要でない低速テスター評価、生産テストおよび低速システムにおいては、ピン数が通常のＳＤＲＡＭよりも多くなり、同時にテストできるＤＤＲ−ＳＤＲＡＭの個数が少なくなるという問題がある。
【００４８】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、低速動作モードにおいては外部ピンを削減可能な半導体記憶装置を提供することである。
【００４９】
【課題を解決するための手段および発明の効果】
この発明によれば、半導体記憶装置は、データの書込および読出を周期的に行なう通常動作モードと、通常動作モードよりも遅い速度でデータの書込および読出を周期的に行なう低速動作モードとのうち、いずれか一方の動作モードで動作する半導体記憶装置であって、複数のメモリセルと、信号選択回路と、周辺回路とを備える。
【００５０】
複数のメモリセルは、データを記憶する。信号選択回路は、通常動作モードにおいてのみ使用される入出力端子から受けた第１の信号と低速動作モードおよび通常動作モードの両方において使用される入出力端子から受けた第２の信号とのうち、いずれか一方を選択する。周辺回路は、信号選択回路において第２の信号が選択されたとき、低速動作モードに従って複数のメモリセルへのデータの書込および／または読出を信号選択回路によって選択された第２の信号を用いて行ない、信号選択回路において第１の信号が選択されたとき、通常動作モードに従って複数のメモリセルへのデータの書込および／または読出を信号選択回路によって選択された第１の信号を用いて行なう。そして、信号選択回路は、通常動作モード時、第１の信号を選択し、低速動作モード時、第２の信号を選択する。
【００５１】
好ましくは、半導体記憶装置は、モード設定回路をさらに備える。モード設定回路は、通常動作モードにおいて、第１の選択信号を信号選択回路へ出力し、低速動作モードにおいて、第２の選択信号を信号選択回路へ出力する。信号選択回路は、第１の選択信号に基づいて第１の信号を選択し、第２の選択信号に基づいて第２の信号を選択する。
【００５２】
好ましくは、第１および第２の選択信号のうち、いずれか一方の選択信号は、モード設定回路に予め設定される。
【００５３】
好ましくは、信号選択回路は、第１の選択信号に応じて、通常動作モードにおいてのみ使用される１つの第１の信号を選択し、第２の選択信号に応じて、低速動作モードおよび通常動作モードの両方において使用される１つの第２の信号を選択する。
【００５４】
好ましくは、信号選択回路は、書込データを当該半導体記憶装置に取込むための第１の周期信号と、第１の周期信号と同じ周波数を有する内部周期信号を生成するための第２の周期信号とを受け、モード設定回路からの第２の選択信号に応じて第１の周期信号に代えて第２の周期信号を選択し、モード設定回路からの前記第１の選択信号に応じて第２の周期信号に代えて第１の周期信号を選択する。
【００５５】
周辺回路は、信号選択回路において第２の周期信号が選択されたとき、第２の周期信号の立上りに同期して書込データを複数のメモリセルに書込み、内部周期信号の立上りに同期して複数のメモリセルからデータを読出す。また、周辺回路は、信号選択回路において第１の周期信号が選択されたとき、第１の周期信号の立上りおよび立下りに同期して書込データを複数のメモリセルに書込み、内部同期信号の立上りおよび立下りに同期して複数のメモリセルからデータを読出す。
【００５６】
好ましくは、信号選択回路は、外部参照電圧と内部参照電圧とを受け、モード設定回路からの第２の選択信号に応じて外部参照電圧に代えて内部参照電圧を選択し、モード設定回路からの第１の選択信号に応じて内部参照電圧に代えて外部参照電圧を選択する。
【００５７】
周辺回路は、信号選択回路において内部参照電圧が選択されたとき、複数のメモリセルへのデータの書込および読出に必要な信号を内部参照電圧を用いて当該半導体記憶装置に取込み、その取込んだ信号を用いてデータの複数のメモリセルへの書込および読出を行なう。
【００５８】
また、周辺回路は、信号選択回路において外部参照電圧が選択されたとき、複数のメモリセルへのデータの書込および読出に必要な信号を外部参照電圧を用いて当該半導体記憶装置に取込み、その取込んだ信号を用いてデータの複数のメモリセルへの書込および読出を行なう。
【００５９】
好ましくは、半導体記憶装置は、参照電圧発生回路をさらに備える。参照電圧発生回路は、外部電源電圧に基づいて内部参照電圧を発生し、その発生した内部参照電圧を信号選択回路へ出力する。
【００６０】
好ましくは、信号選択回路は、第１の周期信号と相補な第２の周期信号と、参照電圧からなる参照信号とを受け、モード設定回路からの第２の選択信号に応じて第２の周期信号に代えて参照信号を選択し、モード設定回路からの第１の選択信号に応じて参照信号に代えて第２の周期信号を選択する。
【００６１】
周辺回路は、信号選択回路において参照電圧が選択されたとき、第１の周期信号の立上りに同期して複数のメモリセルへのデータの書込および読出を行なう。また、周辺回路は、信号選択回路において第２の周期信号が選択されたとき、第１および第２の周期信号の立上りに同期して複数のメモリセルへのデータの書込および読出を行なう。
【００６２】
好ましくは、信号選択回路は、第１の選択信号に応じて、通常動作モードにおいてのみ使用される複数の第１の信号を選択し、第２の選択信号に応じて、低速動作モードおよび通常動作モードの両方において使用される複数の第２の信号を選択する。
【００６３】
好ましくは、信号選択回路は、第１および第２の信号選択回路を含む。第１の信号選択回路は、書込データを当該半導体記憶装置に取込むための第１の周期信号と、第１の周期信号と同じ周波数を有する内部周期信号を生成するための第２の周期信号とを受け、モード設定回路からの第２の選択信号に応じて第１の周期信号に代えて第２の周期信号を選択し、モード設定回路からの第１の選択信号に応じて第２の周期信号に代えて第１の周期信号を選択する。
【００６４】
また、第２の信号選択回路は、外部参照電圧と内部参照電圧とを受け、モード設定回路からの第２の選択信号に応じて外部参照電圧に代えて内部参照電圧を選択し、モード設定回路からの第１の選択信号に応じて内部参照電圧に代えて外部参照電圧を選択する。
【００６５】
周辺回路は、第１の信号選択回路において第２の周期信号が選択され、かつ、第２の信号選択回路において内部参照電圧が選択されたとき、複数のメモリセルへのデータの書込および読出に必要な信号を内部参照電圧を用いて当該半導体記憶装置に取込み、その取込んだ信号を用いて第２の周期信号の立上りに同期した書込データの複数のメモリセルへの書込、および内部同期信号の立上りに同期した複数のメモリセルからのデータの読出を行なう。
【００６６】
また、周辺回路は、第１の信号選択回路において第１の周期信号が選択され、かつ、第２の信号選択回路において外部参照電圧が選択されたとき、複数のメモリセルへのデータの書込および読出に必要な信号を外部参照電圧を用いて当該半導体記憶装置に取込み、その取込んだ信号を用いて第１の周期信号の立上りおよび立下りに同期した書込データの複数のメモリセルへの書込、および内部同期信号の立上りおよび立下りに同期した複数のメモリセルからのデータの読出を行なう。
【００６７】
好ましくは、半導体記憶装置は、参照電圧発生回路をさらに備える。参照電圧発生回路は、外部電源電圧に基づいて内部参照電圧を発生し、その発生した内部参照電圧を第２の信号選択回路へ出力する。
【００６８】
好ましくは、信号選択回路は、第１および第２の信号選択回路を含む。
第１の信号選択回路は、書込データを当該半導体記憶装置に取込むための第１の周期信号と、第１の周期信号と同じ周波数を有する内部周期信号を生成するための第２の周期信号とを受け、モード設定回路からの第２の選択信号に応じて第１の周期信号に代えて第２の周期信号を選択し、モード設定回路からの第１の選択信号に応じて第２の周期信号に代えて第１の周期信号を選択する。
【００６９】
また、第２の信号選択回路は、第２の周期信号と相補な第３の周期信号と、参照電圧からなる参照信号とを受け、モード設定回路からの第２の選択信号に応じて第３の周期信号に代えて参照信号を選択し、モード設定回路からの第１の選択信号に応じて参照信号に代えて第３の周期信号を選択する。
【００７０】
周辺回路は、第１の信号選択回路において第２の周期信号が選択され、かつ、第２の信号選択回路において参照信号が選択されたとき、第２の周期信号の立上りに同期して書込データを複数のメモリセルに書込み、第２の周期信号の立上りに同期して複数のメモリセルからデータを読出す。
【００７１】
また、周辺回路は、第１の信号選択回路において第１の周期信号が選択され、かつ、第２の信号選択回路において第３の周期信号が選択されたとき、第１の周期信号の立上りおよび立下りに同期して書込データを複数のメモリセルに書込み、第２および第３の周期信号の立上りに同期して複数のメモリセルからデータを読出す。
【００７２】
好ましくは、信号選択回路は、第１および第２の信号選択回路を含む。
第１の信号選択回路は、外部参照電圧と内部参照電圧とを受け、モード設定回路からの第２の選択信号に応じて外部参照電圧に代えて内部参照電圧を選択し、モード設定回路からの第１の選択信号に応じて内部参照電圧に代えて外部参照電圧を選択する。
【００７３】
また、第２の信号選択回路は、第１の周期信号と相補な第２の周期信号と、参照電圧からなる参照信号とを受け、モード設定回路からの第２の選択信号に応じて第２の周期信号に代えて参照信号を選択し、モード設定回路からの第１の選択信号に応じて参照信号に代えて第２の周期信号を選択する。
【００７４】
周辺回路は、第１の信号選択回路において内部参照電圧が選択され、かつ、第２の信号選択回路において参照信号が選択されたとき、複数のメモリセルへのデータの書込および読出に必要な信号を内部参照電圧を用いて取込み、その取込んだ信号を用いて第１の周期信号の立上りに同期した複数のメモリセルへのデータの書込および読出を行なう。
【００７５】
また、周辺回路は、第１の信号選択回路において外部参照電圧が選択され、かつ、第２の信号選択回路において第２の周期信号が選択されたとき、複数のメモリセルへのデータの書込および読出に必要な信号を外部参照電圧を用いて取込み、その取込んだ信号を用いて第１および第２の周期信号の立上りに同期した複数のメモリセルへのデータの書込および読出を行なう。
【００７６】
好ましくは、半導体記憶装置は、参照電圧発生回路をさらに備える。参照電圧発生回路は、外部電源電圧に基づいて内部参照電圧を発生し、その発生した内部参照電圧を第１の信号選択回路へ出力する。
【００７７】
好ましくは、信号選択回路は、第１、第２および第３の信号選択回路を備える。
【００７８】
第１の信号選択回路は、書込データを当該半導体記憶装置に取込むための第１の周期信号と、第１の周期信号と同じ周波数を有する内部周期信号を生成するための第２の周期信号とを受け、モード設定回路からの第２の選択信号に応じて第１の周期信号に代えて前記第２の周期信号を選択し、モード設定回路からの第１の選択信号に応じて第２の周期信号に代えて第１の周期信号を選択する。
【００７９】
また、第２の信号選択回路は、外部参照電圧と内部参照電圧とを受け、モード設定回路からの第２の選択信号に応じて外部参照電圧に代えて内部参照電圧を選択し、モード設定回路からの第１の選択信号に応じて内部参照電圧に代えて外部参照電圧を選択する。
【００８０】
さらに、第３の信号選択回路は、第２の周期信号と相補な第３の周期信号と、参照電圧からなる参照信号とを受け、モード設定回路からの第２の選択信号に応じて第３の周期信号に代えて参照信号を選択し、モード設定回路からの第１の選択信号に応じて参照信号に代えて第３の周期信号を選択する。
【００８１】
周辺回路は、第１の信号選択回路において第２の周期信号が選択され、第２の信号選択回路において内部参照電圧が選択され、さらに、第３の信号選択回路において参照信号が選択されたとき、複数のメモリセルへのデータの書込および読出に必要な信号を内部参照電圧を用いて当該半導体記憶装置に取込み、その取込んだ信号を用いて第２の周期信号の立上りに同期した書込データの複数のメモリセルへの書込および読出を行なう。
【００８２】
また、周辺回路は、第１の信号選択回路において第１の周期信号が選択され、第２の信号選択回路において外部参照電圧が選択され、さらに、第３の信号選択回路において第３の周期信号が選択されたとき、複数のメモリセルへのデータの書込および読出に必要な信号を外部参照電圧を用いて当該半導体記憶装置に取込み、その取込んだ信号を用いて第１の周期信号の立上りおよび立下りに同期した書込データの複数のメモリセルへの書込、および第２および第３の同期信号の立上りに同期した複数のメモリセルからのデータの読出を行なう。
【００８３】
好ましくは、半導体記憶装置は、参照電圧発生回路をさらに備える。参照電圧発生回路は、外部電源電圧に基づいて内部参照電圧を発生し、その発生した内部参照電圧を第２の信号選択回路へ出力する。
【００８４】
したがって、この発明によれば、低速動作モードにおいて使用される入出力端子の数を通常動作モードにおいて使用される入出力端子の数よりも少なくできる。
【００８５】
その結果、低速テスター評価、生産テスト、および低速システムにおいて、同時にテストできる半導体記憶装置の個数をさらに増加できる。また、半導体記憶装置を低速動作モードで使用するユーザは、コストをさらに削減できる。
【００８６】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００８７】
［実施の形態１］
図１を参照して、実施の形態１による半導体記憶装置１００は、アドレスバッファ１０と、クロックバッファ２０と、制御信号バッファ３０と、制御回路４０と、モードレジスタ５０と、メモリセルアレイ６０と、信号選択回路７０と、ＤＬＬ８０と、Ｉ／Ｏバッファ９０と、ＱＳバッファ１１０と、データバスＢＳ１，２とを備える。メモリセルアレイ６０は、バンク６１〜６４を含む。半導体記憶装置１００は、より具体的には、ＤＤＲ−ＳＤＲＡＭからなる。
【００８８】
アドレスバッファ１０は、アドレスＡ０〜Ａ１２およびバンクアドレスＢＡ０，１を受け、その受けたアドレスＡ０〜Ａ１２およびバンクアドレスＢＡ０，１をバッファリングする。そして、アドレスバッファ１０は、バッファリングしたアドレスＡ０−Ａ１２およびバンクアドレスＢＡ０，１をクロックバッファ２０から受けたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。
【００８９】
クロックバッファ２０は、クロックＣＬＫ，／ＣＬＫおよびクロックイネーブル信号ＣＫＥを外部から受け、その受けたクロックＣＬＫ，／ＣＬＫおよびクロックイネーブル信号ＣＫＥを内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングする。そして、クロックバッファ２０は、バッファリングしたクロックＢＵＦＦＣＬＫ，ＢＵＦＦ／ＣＬＫをアドレスバッファ１０、制御信号バッファ３０、制御回路４０およびＤＬＬ８０へ出力し、バッファリングしたクロックイネーブル信号ＣＫＥを制御回路４０へ出力する。なお、内部参照電圧ＩＮＴＶＲＥＦは、外部から供給された参照電圧ＶＲＥＦと同じ電圧レベルを有する参照電圧である。
【００９０】
制御信号バッファ３０は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびデータマスク信号ＤＭを外部から受け、その受けたチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびデータマスク信号ＤＭを内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングし、そのバッファリングしたチップセレクト信号／ＣＳ等の制御信号をクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。
【００９１】
制御回路４０は、クロックバッファ２０から受けたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫのある立上りにおいてクロックイネーブル信号ＣＫＥがＨ（論理ハイ）レベルであるとき、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫの次の立上りを有効と見なす。また、制御回路４０は、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫのある立上りにおいてクロックイネーブル信号ＣＫＥがＬ（論理ロー）レベルであるとき、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫの次の立上りを無効と見なす。
【００９２】
そして、制御回路４０は、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫを有効と見なしたとき、制御信号バッファ３０から受けたチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびデータマスク信号ＤＭに基づいて半導体記憶装置１００を制御する。
【００９３】
より具体的には、制御回路４０は、Ｌレベルのチップセレクト信号／ＣＳに基づいて半導体記憶装置１００が選択されたことを認識し、Ｈレベルのチップセレクト信号／ＣＳに基づいて半導体記憶装置１００が選択されなかったことを認識する。また、制御回路４０は、アドレスバッファ１０からのバンクアドレスＢＡ０，１に基づいてバンク６１〜６４のいずれかまたは全てを選択する。さらに、制御回路４０は、ロウアドレスストローブ信号／ＲＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から受けたアドレスＡ０〜Ａ１２をロウアドレスと見なし、そのロウアドレスをクロックバッファ２０からのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期してバンク６１〜６４のいずれかまたは全てに出力する。
【００９４】
さらに、制御回路４０は、コラムアドレスストローブ信号／ＣＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から受けたアドレスＡ０〜Ａ１２をコラムアドレスと見なし、そのコラムアドレスをクロックバッファ２０からのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期してバンク６１〜６４のいずれかまたは全てに出力する。
【００９５】
さらに、制御回路４０は、ライトイネーブル信号／ＷＥに基づいてデータの書込モードまたは読出モードを認識する。そして、制御回路４０は、書込モード時、入出力端子ＤＱ０−ＤＱ７から入力された書込データをＱＳバッファ１１０からの内部データストローブ信号ＩＮＴＤＱＳに同期してバンク６１〜６４へ出力するようにＩ／Ｏバッファ９０を制御する。また、制御回路４０は、読出モード時、バンク６１〜６４からデータバスＢＳ２を介して読出された読出データをＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿ＰおよびＤＬＬＣＬＫ＿Ｎに同期して入出力端子ＤＱ０−ＤＱ７へ出力するようにＩ／Ｏバッファ９０を制御し、ＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿ＰおよびＤＬＬＣＬＫ＿Ｎを入出力端子ＤＱＳへ出力するようにＱＳバッファ１１０を制御する。
【００９６】
さらに、制御回路４０は、データマスク信号ＤＭに基づいてＩ／Ｏバッファ９０を制御する。より具体的には、制御回路４０は、書込モード時、Ｈレベルのデータマスク信号ＤＭに基づいて、データマスク信号ＤＭがＨレベルである期間の書込データをバンク６１〜６４に書込まないようにＩ／Ｏバッファ９０を制御し、Ｌレベルのデータマスク信号ＤＭに基づいて全ての書込データをバンク６１〜６４に書込むようにＩ／Ｏバッファ９０を制御する。また、制御回路４０は、読出モード時、Ｈレベルのデータマスク信号ＤＭに基づいてＩ／Ｏバッファ９０を不活性化し、Ｌレベルのデータマスク信号ＤＭに基づいてＩ／Ｏバッファ９０を活性化する。
【００９７】
さらに、制御回路４０は、モードレジスタ５０によって設定されたキャスレイテンシＣＬに基づいてデータの読出動作を指示されてから実際にデータが読出されるまでのタイミングを制御し、モードレジスタ５０からの指示に従ってＤＬＬ８０を活性化または不活性化する。
【００９８】
モードレジスタ５０は、キャスレイテンシＣＬを設定し、その設定したキャスレイテンシＣＬを制御回路４０へ出力する。また、モードレジスタ５０は、ＤＬＬ８０の活性化または不活性化を制御回路４０に指示する。さらに、モードレジスタ５０は、半導体記憶装置１００の出荷時に予め設定されたＨレベルまたはＬレベルの信号ＴＭＤＱＳを信号選択回路７０へ出力する。
【００９９】
メモリセルアレイ６０は、バンク６１〜６４を含み、データを記憶する。信号選択回路７０は、入出力端子ＤＱＳからデータストローブ信号ＤＱＳを受け、入出力端子ＣＬＫからクロックＣＬＫを受ける。そして、信号選択回路７０は、後述する方法によって、信号ＴＭＤＱＳの論理レベルに応じてデータストローブ信号ＤＱＳおよびクロックＣＬＫのいずれか一方を選択し、その選択した信号をＱＳバッファ１１０へ出力する。
【０１００】
ＤＬＬ８０は、クロックバッファ２０からのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに基づいて、クロックＣＬＫ，／ＣＬＫに対して一定の位相を有する周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを生成し、その生成した周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿ＮをＩ／Ｏバッファ９０およびＱＳバッファ１１０へ出力する。
【０１０１】
Ｉ／Ｏバッファ９０は、書込モード時、入出力端子ＤＱ０−ＤＱ７から入力された書込データをＱＳバッファ１１０からの内部データストローブ信号ＩＮＴＤＱＳの立上りおよび立下りに同期してバンク６１〜６４に書込む。また、Ｉ／Ｏバッファ９０は、読出モード時、バンク６１〜６４からデータバスＢＳ２を介して読出された読出データをＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎに同期して入出力端子ＤＱ０−ＤＱ７へ出力する。
【０１０２】
ＱＳバッファ１１０は、書込モード時、信号選択回路７０から入力されたデータストローブ信号ＤＱＳまたはクロックＣＬＫを内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングし、そのバッファリングした信号を内部データストローブ信号ＩＮＴＤＱＳとしてＩ／Ｏバッファ９０へ出力する。また、ＱＳバッファ１１０は、読出モード時、ＤＬＬ８０から受けた周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを入出力端子ＤＱＳへ直接出力する。
【０１０３】
データバスＢＳ１は、制御回路４０からのアドレスＡ０〜Ａ１２、バンクアドレスＢＡ０，１およびロウアドレスストローブ信号／ＲＡＳ等の制御信号をバンク６１〜６４のいずれかまたは全てに伝達する。また、データバスＢＳ２は、バンク６１〜６４のいずれかまたは全てとＩ／Ｏバッファ９０との間で書込データまたは読出データをやり取りする。
【０１０４】
半導体記憶装置１００は、外部電源電圧ＥＸＴＶＤＤを外部から受ける。そして、半導体記憶装置１００に内蔵された電源回路（図示せず）は、外部電源電圧ＥＸＴＶＤＤに基づいて、プリチャージ電圧ＶＢＬおよびセルプレート電圧等の各種の内部電源電圧を発生し、その発生した各種の内部電源電圧をメモリセルアレイ６０へ供給する。
【０１０５】
図２を参照して、バンク６１〜６４の各々は、ロウデコーダ６１０と、ワード線ドライバ６２０と、コラムデコーダ６３０と、センスアンプ６４０と、メモリアレイ６５０とを含む。
【０１０６】
ロウデコーダ６１０は、制御回路４０から受けたロウアドレスをデコードし、そのデコードしたロウアドレスをワード線ドライバ６２０へ出力する。ワード線ドライバ６２０は、ロウデコーダ６１０から受けたロウアドレスによって指定されたワード線（ワード線ＷＬ１〜ＷＬｎのいずれか、ｎは自然数）を活性化する。
【０１０７】
コラムデコーダ６３０は、制御回路４０から受けたコラムアドレスをデコードし、そのデコードしたコラムアドレスによって指定されたビット線対（ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのいずれか、ｍは自然数）を活性化する。センスアンプ６４０は、書込モード時、Ｉ／Ｏバッファ９０からの書込データを、活性化されたビット線対（ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのいずれか）に書込む。また、センスアンプ６４０は、読出モード時、活性化されたビット線対（ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのいずれか）上の読出データを増幅し、その増幅した読出データをＩ／Ｏバッファ９０へ出力する。
【０１０８】
メモリアレイ６５０は、複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍと、複数のワード線ＷＬ１〜ＷＬｎと、複数のイコライズ回路６５１〜６５ｍと、ｎ×ｍ個のメモリセルＭＣとを含む。複数のイコライズ回路６５１〜６５ｍは、複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応して設けられる。そして、複数のイコライズ回路６５１〜６５ｍの各々は、メモリセルＭＣへのデータの書込前または読出前に、対応するビット線対（ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのいずれか）を所定の電圧ＶＢＬ（＝ＥＸＴＶＤＤ／２）にプリチャージする。
【０１０９】
ｎ×ｍ個のメモリセルＭＣの各々は、ビット線（ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍのいずれか）とワード線（ワードＷＬ１〜ＷＬｎのいずれか）との交点に配置される。
【０１１０】
したがって、メモリアレイ６５０においては、活性化されたワード線（ワード線ＷＬ１〜ＷＬｎのいずれか）と活性化されたビット線（ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍのいずれか）との交点に配置されたメモリセルＭＣにデータが入出力される。
【０１１１】
図３を参照して、信号選択回路７０は、ＰチャネルＭＯＳトランジスタ７０１，７０３と、ＮチャネルＭＯＳトランジスタ７０２，７０４と、インバータ７０５とを含む。ＰチャネルＭＯＳトランジスタ７０１は、そのソース端子がＮチャネルＭＯＳトランジスタ７０２のソース端子に接続され、ドレイン端子がＮチャネルＭＯＳトランジスタ７０２のドレイン端子に接続される。
【０１１２】
ＰチャネルＭＯＳトランジスタ７０３は、そのソース端子がＮチャネルＭＯＳトランジスタ７０４のソース端子に接続され、ドレイン端子がＮチャネルＭＯＳトランジスタ７０４のドレイン端子に接続される。
【０１１３】
ＰチャネルＭＯＳトランジスタ７０１およびＮチャネルＭＯＳトランジスタ７０４は、そのゲート端子にモードレジスタ５０からの信号ＴＭＤＱＳを受ける。
【０１１４】
ＰチャネルＭＯＳトランジスタ７０１およびＮチャネルＭＯＳトランジスタ７０２は、トランスファゲートＴＧ１を構成する。また、ＰチャネルＭＯＳトランジスタ７０３およびＮチャネルＭＯＳトランジスタ７０４は、トランスファゲートＴＧ２を構成する。
【０１１５】
インバータ７０５は、モードレジスタ５０からの信号ＴＭＤＱＳを受け、その受けた信号ＴＭＤＱＳを反転してＮチャネルＭＯＳトランジスタ７０２およびＰチャネルＭＯＳトランジスタ７０３のゲート端子へ出力する。
【０１１６】
モードレジスタ５０がＬレベルの信号ＴＭＤＱＳを信号選択回路７０へ出力すると、インバータ７０５は、Ｌレベルの信号ＴＭＤＱＳを反転してＨレベルの信号をＮチャネルＭＯＳトランジスタ７０２およびＰチャネルＭＯＳトランジスタ７０３のゲート端子へ出力する。また、ＰチャネルＭＯＳトランジスタ７０１およびＮチャネルＭＯＳトランジスタ７０４は、Ｌレベルの信号ＴＭＤＱＳをゲート端子に受ける。
【０１１７】
そうすると、ＰチャネルＭＯＳトランジスタ７０１およびＮチャネルＭＯＳトランジスタ７０２はオンされ、ＰチャネルＭＯＳトランジスタ７０３およびＮチャネルＭＯＳトランジスタ７０４はオフされる。そして、トランスファゲートＴＧ１は、入出力端子ＤＱＳから入力されたデータストローブ信号ＤＱＳを信号ＤＱＳ０としてＱＳバッファ１１０へ出力する。
【０１１８】
一方、モードレジスタ５０がＨレベルの信号ＴＭＤＱＳを信号選択回路７０へ出力すると、インバータ７０５は、Ｈレベルの信号ＴＭＤＱＳを反転してＬレベルの信号をＮチャネルＭＯＳトランジスタ７０２およびＰチャネルＭＯＳトランジスタ７０３のゲート端子へ出力する。また、ＰチャネルＭＯＳトランジスタ７０１およびＮチャネルＭＯＳトランジスタ７０４は、Ｈレベルの信号ＴＭＤＱＳをゲート端子に受ける。
【０１１９】
そうすると、ＰチャネルＭＯＳトランジスタ７０１およびＮチャネルＭＯＳトランジスタ７０２はオフされ、ＰチャネルＭＯＳトランジスタ７０３およびＮチャネルＭＯＳトランジスタ７０４はオンされる。そして、トランスファゲートＴＧ２は、入出力端子ＣＬＫから供給されたクロックＣＬＫを信号ＤＱＳ０としてＱＳバッファ１１０へ出力する。
【０１２０】
このように、信号選択回路７０は、Ｌレベルの信号ＴＭＤＱＳに応じてデータストローブ信号ＤＱＳを選択し、その選択したデータストローブ信号ＤＱＳをＱＳバッファ１１０へ出力し、Ｈレベルの信号ＴＭＤＱＳに応じてクロックＣＬＫを選択し、その選択したクロックＣＬＫをＱＳバッファ１１０へ出力する。
【０１２１】
図４を参照して、クロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０は、差動増幅回路ＤＦＡ１を含む。差動増幅回路ＤＦＡ１は、ＰチャネルＭＯＳトランジスタ１，２と、ＮチャネルＭＯＳトランジスタ３，４を含む。ＰチャネルＭＯＳトランジスタ１およびＮチャネルＭＯＳトランジスタ３は、電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。
【０１２２】
ＰチャネルＭＯＳトランジスタ２およびＮチャネルＭＯＳトランジスタ４は、電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。ＰチャネルＭＯＳトランジスタ１およびＮチャネルＭＯＳトランジスタ３は、ＰチャネルＭＯＳトランジスタ２およびＮチャネルＭＯＳトランジスタ４に対して並列に接続される。
【０１２３】
ＰチャネルＭＯＳトランジスタ１，２は、ノードＮ１上の電圧をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ３は、内部参照電圧ＩＮＴＶＲＥＦをゲート端子に受ける。ＮチャネルＭＯＳトランジスタ４は、信号ＳＧＮをゲート端子に受ける。
【０１２４】
信号ＳＧＮは、差動増幅回路ＤＦＡ１が制御信号バッファ３０に含まれるとき、チップセレクト信号／ＣＳ等の制御信号であり、差動増幅回路ＤＦＡ１がＱＳバッファ１１０に含まれるとき、信号選択回路７０からのデータストローブ信号ＤＱＳまたはクロックＣＬＫである。
【０１２５】
差動増幅回路ＤＦＡ１は、信号ＳＧＮを構成する電圧を内部参照電圧ＩＮＴＶＲＥＦと比較し、その比較結果に応じた論理レベルを有する信号をノードＮ１から出力する。より具体的には、差動増幅回路ＤＦＡ１は、信号ＳＧＮを構成する電圧が内部参照電圧ＩＮＴＶＲＥＦよりも高いとき、Ｈレベルの信号をノードＮ１から出力し、信号ＳＧＮを構成する電圧が内部参照電圧ＩＮＴＶＲＥＦ以下であるとき、Ｌレベルの信号をノードＮ１から出力する。
【０１２６】
図５を参照して、クロックバッファ２０は、さらに、差動増幅回路ＤＦＡ２を含む。差動増幅回路ＤＦＡ２は、ＰチャネルＭＯＳトランジスタ５，６と、ＮチャネルＭＯＳトランジスタ７，８とを含む。ＰチャネルＭＯＳトランジスタ５およびＮチャネルＭＯＳトランジスタ７は、電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。
【０１２７】
ＰチャネルＭＯＳトランジスタ６およびＮチャネルＭＯＳトランジスタ８は、電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。ＰチャネルＭＯＳトランジスタ５およびＮチャネルＭＯＳトランジスタ７は、ＰチャネルＭＯＳトランジスタ６およびＮチャネルＭＯＳトランジスタ８に対して並列に接続される。
【０１２８】
ＰチャネルＭＯＳトランジスタ５，６は、ノードＮ２上の電圧をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ７は、入出力端子ＣＬＫからクロックＣＬＫをゲート端子に受ける。ＮチャネルＭＯＳトランジスタ８は、入出力端子／ＣＬＫからクロック／ＣＬＫをゲート端子に受ける。
【０１２９】
差動増幅回路ＤＦＡ２は、クロックＣＬＫを構成する電圧をクロック／ＣＬＫを構成する電圧と比較し、その比較結果に応じた電圧からなるクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫを、それぞれ、ノードＮ３，Ｎ２から出力する。
【０１３０】
図６を参照して、差動増幅回路ＤＦＡ１，２の動作を具体的な信号を例にして説明する。まず、差動増幅回路ＤＦＡ１が制御信号バッファ３０を構成する場合の動作をライトイネーブル信号／ＷＥを例にして説明する。差動増幅回路ＤＦＡ１が制御信号バッファ３０を構成するとき、ＮチャネルＭＯＳトランジスタ４は、ライトイネーブル信号／ＷＥをゲート端子に受ける。
【０１３１】
ＮチャネルＭＯＳトランジスタ４がＨレベルのライトイネーブル信号／ＷＥをゲート端子に受けると、差動増幅回路ＤＦＡ１は、Ｈレベルのライトイイネーブル信号／ＷＥを構成する電圧を内部参照電圧ＩＮＴＶＲＥＦと比較し、その比較結果に応じた電圧からなるライトイネーブル信号／ＷＥをノードＮ１から出力する。
【０１３２】
Ｈレベルのライトイネーブル信号／ＷＥは、内部参照電圧ＩＮＴＶＲＥＦよりも高い電圧からなるので、差動増幅回路ＤＦＡ１は、この場合、Ｈレベルのライトイネーブル信号／ＷＥをノードＮ１から出力する。
【０１３３】
また、ＮチャネルＭＯＳトランジスタ４がＬレベルのライトイネーブル信号／ＷＥをゲート端子に受けると、差動増幅回路ＤＦＡ１は、Ｌレベルのライトイネーブル信号／ＷＥを構成する電圧を内部参照電圧ＩＮＴＶＲＥＦと比較し、その比較結果に応じた電圧からなるライトイネーブル信号／ＷＥをノードＮ１から出力する。
【０１３４】
Ｌレベルのライトイネーブル信号／ＷＥは、内部参照電圧ＩＮＴＶＲＥＦ以下の電圧からなるので、差動増幅回路ＤＦＡ１は、この場合、Ｌレベルのライトイネーブル信号／ＷＥをノードＮ１から出力する。
【０１３５】
このように、差動増幅回路ＤＦＡ１は、ＮチャネルＭＯＳトランジスタ４のゲート端子に入力されるライトイネーブル信号／ＷＥの電圧を内部参照電圧ＩＮＴＶＲＥＦと比較し、その比較結果に応じた電圧からなるライトイネーブル信号／ＷＥをノードＮ１から出力する。
【０１３６】
差動増幅回路ＤＦＡ１は、ライトイネーブル信号／ＷＥ以外のチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびデータマスク信号ＤＭがＮチャネルＭＯＳトランジスタ４のゲート端子に入力される場合も、ライトイネーブル信号／ＷＥがＮチャネルＭＯＳトランジスタ４のゲート端子に入力される場合の動作と同じ動作を行なう。
【０１３７】
これにより、制御信号バッファ３０は、ライトイネーブル信号／ＷＥ等の制御信号を内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングする。
【０１３８】
次に、差動増幅回路ＤＦＡ１がＱＳバッファ１１０に含まれる場合の動作をデータストローブ信号ＤＱＳを例にして説明する。差動増幅回路ＤＦＡ１がＱＳバッファ１１０に含まれる場合、ＮチャネルＭＯＳトランジスタ４は、データストローブ信号ＤＱＳをゲート端子に受ける。
【０１３９】
ＮチャネルＭＯＳトランジスタ４がＬレベルのデータストローブ信号ＤＱＳをゲート端子に受けるとき、差動増幅回路ＤＦＡ１は、Ｌレベルのデータストローブ信号ＤＱＳを構成する電圧を内部参照電圧ＩＮＴＶＲＥＦと比較し、その比較結果に応じた電圧からなるデータストローブ信号ＤＱＳをノードＮ１から出力する。
【０１４０】
Ｌレベルのデータストローブ信号ＤＱＳは、内部参照電圧ＩＮＴＶＲＥＦ以下の電圧からなるので、差動増幅回路ＤＦＡ１は、この場合、Ｌレベルの内部データストローブ信号ＩＮＴＤＱＳをノードＮ１から出力する。
【０１４１】
ＮチャネルＭＯＳトランジスタ４がＨレベルのデータストローブ信号ＤＱＳをゲート端子に受けるとき、差動増幅回路ＤＦＡ１は、Ｈレベルのデータストローブ信号ＤＱＳを構成する電圧を内部参照電圧ＩＮＴＶＲＥＦと比較し、その比較結果に応じた電圧からなる内部データストローブ信号ＩＮＴＤＱＳをノードＮ１から出力する。
【０１４２】
Ｈレベルのデータストローブ信号ＤＱＳは、内部参照電圧ＩＮＴＶＲＥＦよりも高い電圧からなるので、差動増幅回路ＤＦＡ１は、この場合、Ｈレベルの内部データストローブ信号ＩＮＴＤＱＳをノードＮ１から出力する。
【０１４３】
このように、差動増幅回路ＤＦＡ１は、ＮチャネルＭＯＳトランジスタ４のゲート端子に入力されるデータストローブ信号ＤＱＳの電圧を内部参照電圧ＩＮＴＶＲＥＦと比較し、その比較結果に応じた電圧からなるデータストローブ信号ＤＱＳをノードＮ１から出力する。なお、書込データＤＱＷは、データストローブ信号ＤＱＳの立上りおよび立下りに同期して入出力端子ＤＱ０−ＤＱ７からＩ／Ｏバッファ９０に入力される。
【０１４４】
差動増幅回路ＤＦＡ１は、データストローブ信号ＤＱＳに代えてクロックＣＬＫがＮチャネルＭＯＳトランジスタ４のゲート端子に入力される場合もデータストローブ信号ＤＱＳがＮチャネルＭＯＳトランジスタ４のゲート端子に入力される場合の動作と同じ動作を行なう。
【０１４５】
これにより、ＱＳバッファ１１０は、データストローブ信号ＤＱＳまたはクロックＣＬＫを内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングする。
【０１４６】
差動増幅回路ＤＦＡ１がクロックバッファ２０に含まれる場合、ＮチャネルＭＯＳトランジスタ４は、クロックイネーブル信号ＣＫＥをゲート端子に受ける。そして、差動増幅回路ＤＦＡ１は、上述した動作に従ってクロックイネーブル信号ＣＫＥをバッファリングする。
【０１４７】
最後に、差動増幅回路ＤＦＡ２がクロックバッファ２０を構成するときの動作について説明する。ＮチャネルＭＯＳトランジスタ７は、クロックＣＬＫをゲート端子に受け、ＮチャネルＭＯＳトランジスタ８は、クロックＣＬＫと相補なクロック／ＣＬＫをゲート端子に受ける。
【０１４８】
差動増幅回路ＤＦＡ２は、クロック／ＣＬＫを構成する電圧をクロックＣＬＫを構成する電圧と比較し、その比較結果に応じた電圧からなるクロックＢＵＦＦ＿／ＣＬＫをノードＮ２から出力し、比較結果に応じた電圧からなるクロックＢＵＦＦ＿ＣＬＫをノードＮ３から出力する。
【０１４９】
ＮチャネルＭＯＳトランジスタ７がＨレベルのクロックＣＬＫをゲート端子に受け、ＮチャネルＭＯＳトランジスタ８がＬレベルのクロック／ＣＬＫをゲート端子に受けるとき、差動増幅回路ＤＦＡ２は、ＬレベルのクロックＢＵＦＦ＿／ＣＬＫをノードＮ２から出力し、ＨレベルのクロックＢＵＦＦ＿ＣＬＫをノードＮ３から出力する。
【０１５０】
また、ＮチャネルＭＯＳトランジスタ７がＬレベルのクロックＣＬＫをゲート端子に受け、ＮチャネルＭＯＳトランジスタ８がＨレベルのクロック／ＣＬＫをゲート端子に受けるとき、差動増幅回路ＤＦＡ２は、ＨレベルのクロックＢＵＦＦ＿／ＣＬＫをノードＮ２から出力し、ＬレベルのクロックＢＵＦＦ＿ＣＬＫをノードＮ３から出力する。
【０１５１】
そして、差動増幅回路ＤＦＡ２がクロック／ＣＬＫを構成する電圧をクロックＣＬＫを構成する電圧と比較し、その比較結果に応じた電圧からなる論理レベルを決定するときの基準となる電圧が内部参照電圧ＩＮＴＶＲＥＦである。
【０１５２】
このように、差動増幅回路ＤＦＡ２は、内部参照電圧ＩＮＴＶＲＥＦを基準にして上述した動作に従ってクロックＣＬＫ，／ＣＬＫをバッファリングし、そのバッファリングしたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫを出力する。
【０１５３】
したがって、図６に示すレベルＬＶは、上述した各種の信号をバッファリングした信号がＨレベルかＬレベルかを決定するときの基準となるレベルであり、内部参照電圧ＩＮＴＶＲＥＦからなる。
【０１５４】
図７および図８を参照して、半導体記憶装置１００の通常動作モードにおける動作について説明する。この通常動作モードとは、ＤＤＲ−ＳＤＲＡＭにおける通常動作モードを言う。
【０１５５】
半導体記憶装置１００が通常動作モードにおいて動作する場合、モードレジスタ５０は、Ｌレベルの信号ＴＭＤＱＳを信号選択回路７０へ出力する。したがって、信号選択回路７０は、Ｌレベルの信号ＴＭＤＱＳに応じて、入出力端子ＤＱＳから入力されたデータストローブ信号ＤＱＳを選択してＱＳバッファ１１０へ出力する。
【０１５６】
図７を参照して、通常動作モードにおけるデータの書込動作について説明する。なお、参照電圧ＶＲＥＦが外部から半導体記憶装置１００に供給され、クロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０は、参照電圧ＶＲＥＦと同じ電圧レベルを有する内部参照電圧ＩＮＴＶＲＥＦを受けていることを前提とする。
【０１５７】
データの書込動作が開始されると、クロックＣＬＫ，／ＣＬＫおよびクロックイネーブル信号ＣＫＥが外部から半導体記憶装置１００に供給される。そして、クロックバッファ２０は、差動増幅回路ＤＦＡ２によってクロックＣＬＫ，／ＣＬＫをバッファリングし、そのバッファリングしたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫをアドレスバッファ１０、制御信号バッファ３０、制御回路４０およびＤＬＬ８０へ出力する。また、クロックバッファ２０は、差動増幅回路ＤＦＡ１によってクロックイネーブル信号ＣＫＥをバッファリングし、そのバッファリングしたクロックイネーブル信号ＣＫＥを制御回路４０へ出力する。
【０１５８】
また、Ｌレベルのチップセレクト信号／ＣＳが外部から半導体記憶装置１００に供給される。そして、制御信号バッファ３０は、内部参照電圧ＩＮＴＶＲＥＦを用いてＬレベルのチップセレクト信号／ＣＳをバッファリングし、そのバッファリングしたＬレベルのチップセレクト信号／ＣＳをクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。
【０１５９】
そして、制御回路４０は、クロックＢＵＦＦ＿ＣＬＫまたはＢＵＦＦ＿／ＣＬＫのある立上りにおいてクロックイネーブル信号ＣＫＥがＨレベルかＬレベルかを判定する。この場合、クロックイネーブル信号ＣＫＥはＨレベルであるので、制御回路４０は、クロックＢＵＦＦ＿ＣＬＫまたはＢＵＦＦ＿／ＣＬＫの次の立上りにおいてＬレベルのチップセレクト信号／ＣＳを有効と見なし、半導体記憶装置１００を選択状態にする。
【０１６０】
その後、Ｌレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳが外部から半導体記憶装置１００に供給され、制御信号バッファ３０は、Ｌレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳを内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングする。そして、制御信号バッファ３０は、バッファリングしたＬレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳを制御回路４０へ出力する。
【０１６１】
そうすると、制御回路４０は、制御信号バッファ３０からのＬレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳに応じて、データの書込モードを認識する。
【０１６２】
一方、書込モードにおいては、モードレジスタ５０は、ＤＬＬ８０の出力を不活性化するように制御回路４０に指示し、制御回路４０は、モードレジスタ５０からの指示に応じてＤＬＬ８０の出力を不活性化する。
【０１６３】
その後、バンクアドレスＢＡ０，１が外部から半導体記憶装置１００に供給される。そして、アドレスバッファ１０は、バンクアドレスＢＡ０，１をバッファリングし、そのバッファリングしたバンクアドレスＢＡ０，１をクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。
【０１６４】
制御回路４０は、アドレスバッファ１０からのバンクアドレスＢＡ０，１に基づいて、メモリセルアレイ６０に含まれるバンク６１〜６４から１つのバンクを選択する。
【０１６５】
そして、ロウアドレスストローブ信号／ＲＡＳがＨレベルからＬレベルに切換わるタイミングに同期してアドレスＡ０−Ａ１２が外部から半導体記憶装置１００に供給され、アドレスバッファ１０は、アドレスＡ０−Ａ１２をバッファリングし、そのバッファリングしたアドレスＡ０−Ａ１２をクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。また、Ｌレベルのロウアドレスストローブ信号／ＲＡＳが外部から半導体記憶装置１００に供給され、制御信号バッファ３０は、上述した動作によってＬレベルのロウアドレスストローブ信号／ＲＡＳをバッファリングし、そのバッファリングしたＬレベルのロウアドレスストローブ信号／ＲＡＳをクロックＢＵＦＦ＿ＣＬＫに同期して制御回路４０へ出力する。
【０１６６】
制御回路４０は、内部コマンドデコーダ（図示せず）がＬレベルのロウアドレスストローブ信号／ＲＡＳ、Ｈレベルのコラムアドレスストローブ信号／ＣＡＳおよびＨレベルのライトイネーブル信号／ＷＥを認識するタイミングで、アドレスバッファ１０から受けたアドレスＡ０−Ａ１２をロウアドレスＸと見なし、そのロウアドレスＸをクロックＢＵＦＦ＿ＣＬＫに同期してメモリセルアレイ６０の選択されたバンク（バンク６１〜６４のいずれか）へ出力する。
【０１６７】
その後、コラムアドレスストローブ信号／ＣＡＳがＨレベルからＬレベルに切換わるタイミングに同期してアドレスＡ０−Ａ１２が外部から半導体記憶装置１００に供給され、アドレスバッファ１０は、アドレスＡ０−Ａ１２をバッファリングし、そのバッファリングしたアドレスＡ０−Ａ１２をクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。
【０１６８】
また、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳが外部から入力され、制御信号バッファ３０は、内部参照電圧ＩＮＴＶＲＥＦを用いてＬレベルのコラムアドレスストローブ信号／ＣＡＳをバッファリングし、そのバッファリングしたＬレベルのコラムアドレスストローブ信号／ＣＡＳをクロックＢＵＦＦ＿ＣＬＫに同期して制御回路４０へ出力する。
【０１６９】
制御回路４０は、内部コマンドデコーダ（図示せず）がＨレベルのロウアドレスストローブ信号／ＲＡＳ、およびＬレベルのコラムアドレスストローブ信号／ＣＡＳを認識するタイミングで、アドレスバッファ１０から受けたアドレスＡ０−Ａ１２をコラムアドレスＹと見なし、そのコラムアドレスＹをクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期してメモリセルアレイ６０の選択されたバンク（バンク６１〜６４のいずれか）へ出力する。
【０１７０】
また、ＱＳバッファ１１０は、データストローブ信号ＤＱＳを信号選択回路７０から受け、その受けたデータストローブ信号ＤＱＳを内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングする。そして、ＱＳバッファ１１０は、バッファリングした内部データストローブ信号ＩＮＴＤＱＳをＩ／Ｏバッファ９０へ出力する。
【０１７１】
Ｉ／Ｏバッファ９０は、データストローブ信号ＤＱＳの立上りおよび立下りに同期して書込データＤＱＷＨを入出力端子ＤＱ０−ＤＱ７から受け、その受けた書込データＤＱＷＨをバッファリングする。そして、Ｉ／Ｏバッファ９０は、バッファリングした書込データＤＱＷＨをＱＳバッファ１１０からの内部データストローブ信号ＩＮＴＤＱＳの立上りおよび立下りに同期してメモリセルアレイ６０の選択されたバンク（バンク６１〜６４のいずれか）へ出力する。
【０１７２】
そして、メモリセルアレイ６０においては、ロウデコーダ６１０は、制御回路４０からのロウアドレスＸをデコードし、そのデコードしたロウアドレスＸをワード線ドライバ６２０へ出力する。ワード線ドライバ６２０は、デコードされたロウアドレスＸによって指定されたワード線ＷＬｉ（１≦ｉ≦ｎ）を活性化する。
【０１７３】
また、コラムデコーダ６３０は、制御回路４０からのコラムアドレスＹをデコードし、そのデコードしたコラムアドレスＹによって指定されたビット線対ＢＬｊ，／ＢＬｊ（１≦ｊ≦ｍ）を活性化する。そして、書込データＤＱＷＨは、活性化されたワード線ＷＬｉとビット線対ＢＬｊ，／ＢＬｊとによって指定されたメモリセルＭＣにセンスアンプ６４０を介して書込まれる。
【０１７４】
このように、通常動作モードにおいては、書込データＤＱＷＨは、データストローブ信号ＤＱＳの立上りおよび立下りに同期して半導体記憶装置１００に入力され、内部データストローブ信号ＩＮＴＤＱＳの立上りおよび立下りに同期してメモリセルＭＣに書込まれる。
【０１７５】
次に、図８を参照して、通常動作モードにおけるメモリセルＭＣからのデータの読出動作について説明する。なお、読出動作においても、参照電圧ＶＲＥＦが外部から半導体記憶装置１００に供給され、クロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０は、参照電圧ＶＲＥＦと同じ電圧レベルを有する内部参照電圧ＩＮＴＶＲＥＦを受けていることを前提とする。
【０１７６】
読出動作が開始されてから、クロックＣＬＫ，／ＣＬＫ、クロックイネーブル信号ＣＫＥおよびＬレベルのチップセレクト信号／ＣＳが外部から半導体記憶装置１００に供給され、制御回路４０が半導体記憶装置１００を選択状態にするまでの動作は、書込動作の場合と同じである。
【０１７７】
半導体記憶装置１００が選択状態になると、Ｈレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳが外部から半導体記憶装置１００に供給され、制御信号バッファ３０は、Ｈレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳを内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングする。制御信号バッファ３０は、バッファリングしたＨレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳを制御回路４０へ出力する。
【０１７８】
そうすると、制御回路４０は、制御信号バッファ３０からのＨレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳに応じて、データの読出モードを認識する。
【０１７９】
一方、読出モードにおいては、モードレジスタ５０は、ＤＬＬ８０の出力を活性化するように制御回路４０に指示し、制御回路４０は、モードレジスタ５０からの指示に応じてＤＬＬ８０の出力を活性化する。また、モードレジスタ５０は、キャスレイテンシＣＬを設定し、制御回路４０は、モードレジスタ５０によって指定されたキャスレイテンシＣＬによるタイミングで、読出データを入出力端子ＤＱ０−ＤＱ７へ出力するようにＩ／Ｏバッファ９０を制御する。
【０１８０】
そして、ＤＬＬ８０は、クロックバッファ２０からのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに基づいて、クロックＣＬＫ，／ＣＬＫに対して一定の位相を有する周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを生成し、その生成した周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿ＮをＩ／Ｏバッファ９０およびＱＳバッファ１１０へ出力する。
【０１８１】
また、バンクアドレスＢＡ０，１が外部から半導体記憶装置１００に供給され、書込動作と同じ動作によって、バンクアドレスＢＡ０，１によって指定されたバンク（バンク６１〜６４のいずれか）が選択される。
【０１８２】
さらに、アドレスＡ０−Ａ１２が外部から半導体記憶装置１００に供給され、書込動作と同じ動作によって、ロウアドレスＸおよびコラムアドレスＹがメモリセルアレイ６０の選択されたバンク（バンク６１〜６４のいずれか）に入力され、ロウアドレスＸおよびコラムアドレスＹによって指定されたメモリセルＭＣが活性化される。
【０１８３】
そして、データが活性化されたメモリセルＭＣから読出され、メモリセルアレイ６０に含まれるセンスアンプ６４０は、読出データＤＱＲＨを増幅してデータバスＢＳ２を介してＩ／Ｏバッファ９０へ出力する。
【０１８４】
そうすると、Ｉ／Ｏバッファ９０は、モードレジスタ５０によって設定されたキャスレイテンシＣＬ（図８に示す場合はＣＡＬ＝２．０）によるタイミングで、ＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿ＰおよびＤＬＬＣＬＫ＿Ｎの各立上りに同期して読出データＤＱＲＨを入出力端子ＤＱ０−ＤＱ７へ出力する。また、ＱＳバッファ１１０は、ＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿ＰおよびＤＬＬＣＬＫ＿Ｎを入出力端子ＤＱＳへ直接出力する。
【０１８５】
このように、半導体記憶装置１００の通常動作モードにおいては、データがクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期してメモリセルから読出され、読出データＤＱＲＨは、半導体記憶装置１００の内部で生成された周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎに同期して外部へ出力される。
【０１８６】
したがって、半導体記憶装置１００は、Ｌレベルの信号ＴＭＤＱＳがモードレジスタ５０から信号選択回路７０へ出力されると、データストローブ信号ＤＱＳの立上りおよび立下り、または周期信号ＤＬＬＣＬＫ＿ＰおよびＤＬＬＣＬＫ＿Ｎの立上りに同期してデータのメモリセルＭＣへの書込および読出を行なう。
【０１８７】
図９および図１０を参照して、半導体記憶装置１００の低速動作モードにおける動作について説明する。この低速動作モードとは、ＤＤＲ−ＳＤＲＡＭにおける通常動作モードよりも速度が遅いモードを言う。
【０１８８】
半導体記憶装置１００が低速動作モードにおいて動作する場合、モードレジスタ５０は、Ｈレベルの信号ＴＭＤＱＳを信号選択回路７０へ出力する。したがって、信号選択回路７０は、Ｈレベルの信号ＴＭＤＱＳに応じて、入出力端子ＣＬＫから入力されたクロックＣＬＫを選択してＱＳバッファ１１０へ出力する。
【０１８９】
図９を参照して、低速動作モードにおけるデータの書込動作について説明する。なお、参照電圧ＶＲＥＦが外部から半導体記憶装置１００に供給され、クロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０は、参照電圧ＶＲＥＦと同じ電圧レベルを有する内部参照電圧ＩＮＴＶＲＥＦを受けていることを前提とする。
【０１９０】
書込動作が開始されてから、メモリセルアレイ６０に含まれるバンク６１〜６４のいずれかが選択され、その選択されたバンク（バンク６１〜６４のいずれか）のワード線ＷＬｉおよびビット線対ＢＬｊ，／ＢＬｊが活性化されるまでの動作は、上述した通常動作モードにおける書込動作と同じである。
【０１９１】
その後、ＱＳバッファ１１０は、クロックＣＬＫを信号選択回路７０から受け、その受けたクロックＣＬＫを内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングする。そして、ＱＳバッファ１１０は、バッファリングしたクロックＣＬＫを内部データストローブ信号ＩＮＴＤＱＳとしてＩ／Ｏバッファ９０へ出力する。
【０１９２】
Ｉ／Ｏバッファ９０は、クロックＣＬＫの立上りに同期して書込データＤＱＷＬ１を入出力端子ＤＱ０−ＤＱ７から受け、その受けた書込データＤＱＷＬ１をバッファリングする。そして、Ｉ／Ｏバッファ９０は、バッファリングした書込データＤＱＷＬ１をＱＳバッファ１１０からの内部データストローブ信号ＩＮＴＤＱＳ（＝ＣＬＫ）の立上りに同期してメモリセルアレイ６０の選択されたバンク（バンク６１〜６４のいずれか）へ出力する。
【０１９３】
その後の動作は、通常動作モードにおける書込動作と同じである。
このように、低速動作モードにおいては、書込データＤＱＷＬ１は、クロックＣＬＫの立上りに同期して半導体記憶装置１００に入力され、内部データストローブ信号ＩＮＴＤＱＳ（＝ＣＬＫ）の立上りに同期してメモリセルＭＣに書込まれる。
【０１９４】
次に、図１０を参照して、低速動作モードにおけるメモリセルＭＣからのデータの読出動作について説明する。なお、読出動作においても、参照電圧ＶＲＥＦが外部から半導体記憶装置１００に供給され、クロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０は、参照電圧ＶＲＥＦと同じ電圧レベルを有する内部参照電圧ＩＮＴＶＲＥＦを受けていることを前提とする。
【０１９５】
読出動作が開始されてから、メモリセルアレイ６０に含まれるバンク６１〜６４のいずれかが選択され、その選択されたバンク（バンク６１〜６４のいずれか）のワード線ＷＬｉおよびビット線対ＢＬｊ，／ＢＬｊが活性化されるまでの動作は、上述した通常動作モードにおける読出動作と同じである。
【０１９６】
その後、データが活性化されたメモリセルＭＣから読出され、メモリセルアレイ６０に含まれるセンスアンプ６４０は、読出データＤＱＲＬ１を増幅してデータバスＢＳ２を介してＩ／Ｏバッファ９０へ出力する。
【０１９７】
また、制御回路４０は、ＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿Ｐの立上りに同期して読出データＤＱＲＬ１を入出力端子ＤＱ０−ＤＱ７へ出力するようにＩ／Ｏバッファ９０を制御する。
【０１９８】
そうすると、Ｉ／Ｏバッファ９０は、モードレジスタ５０によって設定されたキャスレイテンシＣＬ（図１０に示す場合はＣＡＬ＝２．０）によるタイミングで、ＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿Ｐの立上りに同期して読出データＤＱＲＬ１を入出力端子ＤＱ０−ＤＱ７へ出力する。また、ＱＳバッファ１１０は、ＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿Ｐを入出力端子ＤＱＳへ直接出力する。
【０１９９】
このように、半導体記憶装置１００の通常動作モードにおいては、データがクロックＢＵＦＦ＿ＣＬＫに同期してメモリセルＭＣから読出され、読出データＤＱＲＬ１は、半導体記憶装置１００の内部で生成された周期信号ＤＬＬＣＬＫ＿Ｐに同期して外部へ出力される。
【０２００】
したがって、半導体記憶装置１００は、Ｈレベルの信号ＴＭＤＱＳがモードレジスタ５０から信号選択回路７０へ出力されると、クロックＣＬＫまたは周期信号ＤＬＬＣＬＫ＿Ｐの立上りに同期してデータのメモリセルＭＣへの書込および読出を行なう。つまり、データは、通常動作モードよりも遅い速度で半導体記憶装置１００へ書込まれ、かつ、読出される。
【０２０１】
上述したように、半導体記憶装置１００においては、モードレジスタ５０がＬレベルの信号ＴＭＤＱＳを信号選択回路７０へ出力すると、信号選択回路７０は、Ｌレベルの信号ＴＭＤＱＳに応じて入出力端子ＣＬＫからのクロックＣＬＫに代えて入出力端子ＤＱＳからのデータストローブ信号ＤＱＳを選択してＱＳバッファ１１０へ出力する。そして、半導体記憶装置１００は、ＤＤＲ−ＳＤＲＡＭにおける通常動作モードに設定される。
【０２０２】
また、モードレジスタ５０がＨレベルの信号ＴＭＤＱＳを信号選択回路７０へ出力すると、信号選択回路７０は、Ｈレベルの信号ＴＭＤＱＳに応じて入出力端子ＤＱＳからのデータストローブ信号ＤＱＳに代えて入出力端子ＣＬＫからのクロックＣＬＫを選択してＱＳバッファ１１０へ出力する。そして、半導体記憶装置１００は、ＤＤＲ−ＳＤＲＡＭにおける通常動作モードよりも速度が遅い低速動作モードに設定される。
【０２０３】
なお、実施の形態１においては、データストローブ信号ＤＱＳは、通常動作モードにおいてのみ使用される入出力端子（入出力端子ＤＱＳ）から受けた第１の信号に相当し、クロックＣＬＫは、低速動作モードおよび通常動作モードの両方において使用される入出力端子（入出力端子ＣＬＫ）から受けた第２の信号に相当する。
【０２０４】
また、Ｌレベルの信号ＴＭＤＱＳは、「第１の選択信号」に相当し、Ｈレベルの信号ＴＭＤＱＳは、「第２の選択信号」に相当する。
【０２０５】
さらに、アドレスバッファ１０、クロックバッファ２０、制御信号バッファ３０、制御回路４０、ＤＬＬ８０、Ｉ／Ｏバッファ９０、ＱＳバッファ１１０、ロウデコーダ６１０、ワード線ドライバ６２０、コラムデコーダ６３０およびセンスアンプ６４０は、低速動作モードまたは通常動作モードに従って複数のメモリセルへのデータの書込および／または読出を信号選択回路７０によって選択された信号を用いて行なう「周辺回路」を構成する。
【０２０６】
さらに、クロックＣＬＫ，／ＣＬＫ，ＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫ、データストローブ信号ＤＱＳおよび周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎは、同じ周波数を有する。そして、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫを「内部周期信号」とも言う。
【０２０７】
さらに、半導体記憶装置１００は、Ｈレベルの信号ＴＭＤＱＳまたはＬレベルの信号ＴＭＤＱＳがモードレジスタ５０に設定された状態で出荷される。つまり、半導体記憶装置１００が通常動作モードで使用される場合、Ｌレベルの信号ＴＭＤＱＳがモードレジスタ５０に予め設定され、半導体記憶装置１００が低速動作モードで使用される場合、Ｈレベルの信号ＴＭＤＱＳがモードレジスタ５０に予め設定される。
【０２０８】
半導体記憶装置１００が通常動作モードで動作する場合、図１１に示すように、チップセレクト信号／ＣＳ等の制御信号、アドレスＡ０−Ａ１２、バンクアドレスＢＡ０，１、外部電源電圧ＥＸＴＶＲＥＦおよび参照電圧ＶＲＥＦ等が入力または入出力される全ての入出力端子がワイヤＷＲＥに接続され、使用される。
【０２０９】
一方、半導体記憶装置１００が低速動作モードで動作する場合、図１２に示すように、データストローブ信号ＤＱＳ以外の信号等が入力または入出力される入出力端子がワイヤＷＲＥに接続され、使用される。つまり、データストローブ信号ＤＱＳ用の入出力端子は、低速動作モードにおいて使用されない。その結果、半導体記憶装置１００を低速動作モードで使用する場合、外部ピンの数を少なくでき、同時にテストできるチップの数を増加させることができる。
【０２１０】
実施の形態１によれば、半導体記憶装置は、低速動作モードにおいては、データストローブ信号ＤＱＳに代えてクロックＣＬＫを選択する信号選択回路を備え、低速動作モードにおいてデータストローブ信号用の入出力端子は使用されないので、低速テスター評価、生産テスト、および低速システムにおいて、同時にテストできる半導体記憶装置の個数を従来よりも増加できる。また、半導体記憶装置を低速動作モードで使用するユーザは、従来よりもコストを削減できる。
【０２１１】
［実施の形態２］
図１３を参照して、実施の形態２による半導体記憶装置１０１は、半導体記憶装置１００のモードレジスタ５０をモードレジスタ５１に代え、信号選択回路７０を信号選択回路７１に代え、参照電圧発生回路１２０を追加したものであり、その他は、半導体記憶装置１００と同じである。
【０２１２】
モードレジスタ５１は、信号ＴＭＤＱＳに代えて信号ＴＭＶＲＥＦを信号選択回路７１に出力する点がモードレジスタ５０と異なる点であり、その他の機能はモードレジスタ５０と同じである。
【０２１３】
参照電圧発生回路１２０は、外部電源電圧ＥＸＴＶＤＤを外部から受け、その受けた外部電源電圧ＥＸＴＶＤＤを２分の１に分圧して内部参照電圧ＶＲＥＦ２を発生する。そして、参照電圧発生回路１２０は、発生した参照電圧ＶＲＥＦ２を信号選択回路７１へ出力する。
【０２１４】
信号選択回路７１は、参照電圧ＶＲＥＦを外部から受け、内部参照電圧ＶＲＥＦ２を参照電圧発生回路１２０から受ける。そして、信号選択回路７１は、モードレジスタ５１からの信号ＴＭＶＲＥＦの論理レベルに応じて、参照電圧ＶＲＥＦおよび内部参照電圧ＶＲＥＦ２のいずれか一方を選択し、その選択した参照電圧ＶＲＥＦまたは内部参照電圧ＶＲＥＦ２を内部参照電圧ＩＮＴＶＲＥＦとしてクロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０へ出力する。
【０２１５】
図１４を参照して、参照電圧発生回路１２０は、抵抗１２１，１２２を含む。抵抗１２１，１２２は、電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。電源ノードＶＤＤは、外部から外部電源電圧ＥＸＴＶＤＤを受ける。抵抗１２１は、抵抗１２２と同じ抵抗値を有する。
【０２１６】
したがって、参照電圧発生回路１２０は、外部電源電圧ＥＸＴＶＤＤを２分の１に分圧し、その分圧した電圧を内部参照電圧ＶＲＥＦ２としてノードＮ４から出力する。
【０２１７】
図１５を参照して、信号選択回路７１は、ＰチャネルＭＯＳトランジスタ７１１，７１３と、ＮチャネルＭＯＳトランジスタ７１２，７１４と、インバータ７１５とを含む。
【０２１８】
ＰチャネルＭＯＳトランジスタ７１１は、そのソース端子およびドレイン端子が、ＮチャネルＭＯＳトランジスタ７１２のソース端子およびドレイン端子に、それぞれ、接続される。そして、ＰチャネルＭＯＳトランジスタ７１１は、モードレジスタ５１からの信号ＴＭＶＲＥＦをゲート端子に受ける。また、ＮチャネルＭＯＳトランジスタ７１２は、インバータ７１５の出力信号をゲート端子に受ける。
【０２１９】
ＰチャネルＭＯＳトランジスタ７１１およびＮチャネルＭＯＳトランジスタ７１２は、トランスファゲートＴＧ３を構成する。そして、トランスファゲートＴＧ３は、外部から供給された参照電圧ＶＲＥＦを受ける。
【０２２０】
ＰチャネルＭＯＳトランジスタ７１３は、そのソース端子およびドレイン端子が、ＮチャネルＭＯＳトランジスタ７１４のソース端子およびドレイン端子に、それぞれ、接続される。そして、ＰチャネルＭＯＳトランジスタ７１３は、インバータ７１５の出力信号をゲート端子に受ける。また、ＮチャネルＭＯＳトランジスタ７１４は、モードレジスタ５１からの信号ＴＭＶＲＥＦをゲート端子に受ける。
【０２２１】
ＰチャネルＭＯＳトランジスタ７１３およびＮチャネルＭＯＳトランジスタ７１４は、トランスファゲートＴＧ４を構成する。そして、トランスファゲートＴＧ４は、信号選択回路７１からの内部参照電圧ＶＲＥＦ２を受ける。
【０２２２】
モードレジスタ５１がＬレベルの信号ＴＭＶＲＥＦを信号選択回路７１へ出力すると、インバータ７１５は、Ｌレベルの信号ＴＭＶＲＥＦを反転したＨレベルの信号をＮチャネルＭＯＳトランジスタ７１２およびＰチャネルＭＯＳトランジスタ７１３のゲート端子へ出力する。また、ＰチャネルＭＯＳトランジスタ７１１およびＮチャネルＭＯＳトランジスタ７１４は、Ｌレベルの信号ＴＭＶＲＥＦをゲート端子に受ける。
【０２２３】
そうすると、ＰチャネルＭＯＳトランジスタ７１１およびＮチャネルＭＯＳトランジスタ７１２はオンされ、ＰチャネルＭＯＳトランジスタ７１３およびＮチャネルＭＯＳトランジスタ７１４はオフされる。そして、トランスファゲートＴＧ３は、外部から供給された参照電圧ＶＲＥＦを内部参照電圧ＩＮＴＶＲＥＦとして出力する。
【０２２４】
一方、モードレジスタ５１がＨレベルの信号ＴＭＶＲＥＦを信号選択回路７１へ出力すると、インバータ７１５は、Ｈレベルの信号ＴＭＶＲＥＦを反転したＬレベルの信号をＮチャネルＭＯＳトランジスタ７１２およびＰチャネルＭＯＳトランジスタ７１３のゲート端子へ出力する。また、ＰチャネルＭＯＳトランジスタ７１１およびＮチャネルＭＯＳトランジスタ７１４は、Ｈレベルの信号ＴＭＶＲＥＦをゲート端子に受ける。
【０２２５】
そうすると、ＰチャネルＭＯＳトランジスタ７１１およびＮチャネルＭＯＳトランジスタ７１２はオフされ、ＰチャネルＭＯＳトランジスタ７１３およびＮチャネルＭＯＳトランジスタ７１４はオンされる。そして、トランスファゲートＴＧ４は、参照電圧発生回路１２０からの内部参照電圧ＶＲＥＦ２を内部参照電圧ＩＮＴＶＲＥＦとして出力する。
【０２２６】
このように、信号選択回路７１は、モードレジスタ５１からの信号ＴＭＶＲＥＦの論理レベルに応じて、外部から供給された参照電圧ＶＲＥＦまたは参照電圧発生回路１２０からの内部参照電圧ＶＲＥＦ２を選択し、その選択した参照電圧ＶＲＥＦまたは内部参照電圧ＶＲＥＦ２を内部参照電圧ＩＮＴＶＲＥＦとして出力する。
【０２２７】
なお、クロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０は、信号選択回路７１において参照電圧ＶＲＥＦが内部参照電圧ＩＮＴＶＲＥＦとして選択されたとき、参照電圧ＶＲＥＦを基準レベルＬＶ（図６参照）として、それぞれ、入力された信号をバッファリングする。
【０２２８】
また、クロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０は、信号選択回路７１において内部参照電圧ＶＲＥＦ２が内部参照電圧ＩＮＴＶＲＥＦとして選択されたとき、内部参照電圧ＶＲＥＦ２を基準レベルＬＶ（図６参照）として、それぞれ、入力された信号をバッファリングする。
【０２２９】
参照電圧ＶＲＥＦは、内部参照電圧ＶＲＥＦ２と同じ電圧レベルを有し、ＤＤＲ−ＳＤＲＡＭにおける通常動作モードに適した参照電圧である。つまり、参照電圧ＶＲＥＦは、その変動幅が±２％程度と小さい電圧である。これは、ＤＤＲ−ＳＤＲＡＭにおいては、データが１００ＭＨｚ以上の高速で入出力されるので、変動幅の小さい参照電圧ＶＲＥＦを用いてライトイネーブル信号／ＷＥ等の各種の制御信号およびクロックＣＬＫ，／ＣＬＫ等をバッファリングする必要があるからである。したがって、参照電圧ＶＲＥＦは、変動幅を小さくして外部から半導体記憶装置１０１に供給される。
【０２３０】
一方、内部参照電圧ＶＲＥＦ２は、参照電圧ＶＲＥＦと同じ電圧レベルを有するが、上述したように外部電源電圧ＥＸＴＶＤＤを分圧して発生されるので、外部電源電圧ＥＸＴＶＤＤの変動幅の影響を受けやすい。すなわち、外部電源電圧ＥＸＴＶＤＤは、その変動幅が１割程度と大きく、その変動幅の大きい外部電源電圧ＥＸＴＶＤＤを分圧して発生した内部参照電圧ＶＲＥＦ２も、その変動幅が参照電圧ＶＲＥＦに比べ、大きくなる。
【０２３１】
そうすると、クロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０は、変動幅の大きい内部参照電圧ＶＲＥＦ２を基準レベルＬＶとして、入力された信号等を正確、かつ、高速にバッファリングすることが困難である。
【０２３２】
そこで、この発明においては、半導体記憶装置１０１が通常動作モードで動作する場合、参照電圧ＶＲＥＦを用い、半導体記憶装置１０１が低速動作モードで動作する場合、内部参照電圧ＶＲＥＦ２を用いることとした。
【０２３３】
したがって、モードレジスタ５１は、半導体記憶装置１０１が通常動作モードで動作される場合、Ｌレベルの信号ＴＭＶＲＥＦを信号選択回路７１へ出力する。そして、信号選択回路７１は、Ｌレベルの信号ＴＭＶＲＥＦに応じて、外部から供給された参照電圧ＶＲＥＦを選択し、その選択した参照電圧ＶＲＥＦを内部参照電圧ＩＮＴＶＲＥＦとしてクロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０へ出力する。
【０２３４】
また、モードレジスタ５１は、半導体記憶装置１０１が低速動作モードで動作される場合、Ｈレベルの信号ＴＭＶＲＥＦを信号選択回路７１へ出力する。そして、信号選択回路７１は、Ｈレベルの信号ＴＭＶＲＥＦに応じて、参照電圧発生回路１２０からの内部参照電圧ＶＲＥＦ２を選択し、その選択した内部参照電圧ＶＲＥＦ２を内部参照電圧ＩＮＴＶＲＥＦとしてクロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０へ出力する。
【０２３５】
通常動作モードにおける半導体記憶装置１０１の動作は、図７および図８において、信号ＴＭＤＱＳを信号ＴＭＶＲＥＦに代え、信号選択回路７０の動作を上述した信号選択回路７１の動作に代えたものであり、その他は、実施の形態１において説明したとおりである。
【０２３６】
また、低速動作モードにおける半導体記憶装置１０１の動作は、図９および図１０において、信号ＴＭＤＱＳを信号ＴＭＶＲＥＦに代え、信号選択回路７０の動作を信号選択回路７１の動作に代えたものであり、その他は、実施の形態１において説明したとおりである。
【０２３７】
なお、実施の形態２においては、参照電圧ＶＲＥＦは、通常動作モードにおいてのみ使用される入出力端子（入出力端子ＶＲＥＦ）から受けた第１の信号に相当し、内部参照電圧ＶＲＥＦ２は、低速動作モードおよび通常動作モードの両方において使用される入出力端子（入出力端子ＥＸＴＶＤＤ）から受けた第２の信号に相当する。
【０２３８】
また、Ｌレベルの信号ＴＭＶＲＥＦは、「第１の選択信号」に相当し、Ｈレベルの信号ＴＭＶＲＥＦは、「第２の選択信号」に相当する。
【０２３９】
さらに、半導体記憶装置１０１は、Ｈレベルの信号ＴＭＶＲＥＦまたはＬレベルの信号ＴＭＶＲＥＦがモードレジスタ５１に設定された状態で出荷される。つまり、半導体記憶装置１０１が通常動作モードで使用される場合、Ｌレベルの信号ＴＭＶＲＥＦがモードレジスタ５１に予め設定され、半導体記憶装置１０１が低速動作モードで使用される場合、Ｈレベルの信号ＴＭＶＲＥＦがモードレジスタ５１に予め設定される。
【０２４０】
半導体記憶装置１０１が通常動作モードで動作する場合、図１１に示すように、チップセレクト信号／ＣＳ等の制御信号、アドレスＡ０−Ａ１２、バンクアドレスＢＡ０，１、外部電源電圧ＥＸＴＶＲＥＦおよび参照電圧ＶＲＥＦ等が入力または入出力される全ての入出力端子がワイヤＷＲＥに接続され、使用される。
【０２４１】
一方、半導体記憶装置１０１が低速動作モードで動作する場合、図１６に示すように、参照電圧ＶＲＥＦ以外の信号等が入力または入出力される入出力端子がワイヤＷＲＥに接続され、使用される。つまり、参照電圧ＶＲＥＦ用の入出力端子ＶＲＥＦは、低速動作モードにおいて使用されない。
【０２４２】
実施の形態２によれば、半導体記憶装置は、低速動作モードにおいては、参照電圧ＶＲＥＦに代えて内部参照電圧ＶＲＥＦ２を選択する信号選択回路を備え、低速動作モードにおいて参照電圧ＶＲＥＦ用の入出力端子は使用されないので、低速テスター評価、生産テスト、および低速システムにおいて、同時にテストできる半導体記憶装置の個数を従来よりも増加できる。また、半導体記憶装置を低速動作モードで使用するユーザは、従来よりもコストを削減できる。
【０２４３】
［実施の形態３］
図１７を参照して、実施の形態３による半導体記憶装置１０２は、半導体記憶装置１００のモードレジスタ５０をモードレジスタ５２に代え、信号選択回路７０を信号選択回路７２に代えたものであり、その他は、半導体記憶装置１００と同じである。
【０２４４】
モードレジスタ５２は、信号ＴＭＤＱＳに代えて信号ＴＭ／ＣＬＫを信号選択回路７２へ出力する点がモードレジスタ５０と異なる点であり、その他は、モードレジスタ５０と同じである。
【０２４５】
信号選択回路７２は、モードレジスタ５２からの信号ＴＭ／ＣＬＫの論理レベルに応じて、内部参照電圧ＩＮＴＶＲＥＦおよびクロック／ＣＬＫのいずれか一方を選択し、その選択した内部参照電圧ＩＮＴＶＲＥＦまたはクロック／ＣＬＫを信号／ＣＬＫ０としてクロックバッファ２０へ出力する。
【０２４６】
図１８を参照して、信号選択回路７２は、ＰチャネルＭＯＳトランジスタ７２１，７２３と、ＮチャネルＭＯＳトランジスタ７２２，７２４と、インバータ７２５とを含む。
【０２４７】
ＰチャネルＭＯＳトランジスタ７２１は、そのソース端子およびドレイン端子がＮチャネルＭＯＳトランジスタ７２２のソース端子およびドレイン端子に、それぞれ、接続される。ＰチャネルＭＯＳトランジスタ７２１は、モードレジスタ５２からの信号ＴＭ／ＣＬＫをゲート端子に受ける。ＮチャネルＭＯＳトランジスタ７２２は、インバータ７２５の出力信号をゲート端子に受ける。
【０２４８】
ＰチャネルＭＯＳトランジスタ７２１およびＮチャネルＭＯＳトランジスタ７２２は、トランスファゲートＴＧ５を構成する。そして、トランスファゲートＴＧ５は、外部からクロック／ＣＬＫを受ける。
【０２４９】
ＰチャネルＭＯＳトランジスタ７２３は、そのソース端子およびドレイン端子がＮチャネルＭＯＳトランジスタ７２４のソース端子およびドレイン端子に、それぞれ、接続される。ＰチャネルＭＯＳトランジスタ７２３は、インバータ７２５の出力信号をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ７２４は、モードレジスタ５２からの信号ＴＭ／ＣＬＫをゲート端子に受ける。
【０２５０】
ＰチャネルＭＯＳトランジスタ７２３およびＮチャネルＭＯＳトランジスタ７２４は、トランスファゲートＴＧ６を構成する。そして、トランスファゲートＴＧ６は、内部参照電圧ＩＮＴＶＲＥＦを受ける。
【０２５１】
モードレジスタ５２がＬレベルの信号ＴＭ／ＣＬＫを信号選択回路７２へ出力すると、インバータ７２５は、Ｌレベルの信号ＴＭ／ＣＬＫを反転してＨレベルの信号をＮチャネルＭＯＳトランジスタ７２２およびＰチャネルＭＯＳトランジスタ７２３のゲート端子へ出力する。また、ＰチャネルＭＯＳトランジスタ７２１およびＮチャネルＭＯＳトランジスタ７２４は、Ｌレベルの信号ＴＭ／ＣＬＫをゲート端子に受ける。
【０２５２】
そうすると、ＰチャネルＭＯＳトランジスタ７２１およびＮチャネルＭＯＳトランジスタ７２２はオンされ、ＰチャネルＭＯＳトランジスタ７２３およびＮチャネルＭＯＳトランジスタ７２４はオフされる。そして、トランスファゲートＴＧ５は、クロック／ＣＬＫを信号／ＣＬＫ０として出力する。
【０２５３】
一方、モードレジスタ５２がＨレベルの信号ＴＭ／ＣＬＫを信号選択回路７２へ出力すると、インバータ７２５は、Ｈレベルの信号ＴＭ／ＣＬＫを反転してＬレベルの信号をＮチャネルＭＯＳトランジスタ７２２およびＰチャネルＭＯＳトランジスタ７２３のゲート端子へ出力する。また、ＰチャネルＭＯＳトランジスタ７２１およびＮチャネルＭＯＳトランジスタ７２４は、Ｈレベルの信号ＴＭ／ＣＬＫをゲート端子に受ける。
【０２５４】
そうすると、ＰチャネルＭＯＳトランジスタ７２１およびＮチャネルＭＯＳトランジスタ７２２はオフされ、ＰチャネルＭＯＳトランジスタ７２３およびＮチャネルＭＯＳトランジスタ７２４はオンされる。そして、トランスファゲートＴＧ６は、内部参照電圧ＩＮＴＶＲＥＦを信号／ＣＬＫ０として出力する。
【０２５５】
このように、信号選択回路７２は、モードレジスタ５２からの信号ＴＭ／ＣＬＫの論理レベルに応じて、クロック／ＣＬＫまたは内部参照電圧ＩＮＴＶＲＥＦを選択し、その選択したクロック／ＣＬＫまたは内部参照電圧ＩＮＴＶＲＥＦを信号／ＣＬＫ０としてクロックバッファ２０へ出力する。
【０２５６】
なお、実施の形態３においては、クロックバッファ２０に含まれる差動増幅回路ＤＦＡ２は、図１９に示すように、信号／ＣＬＫ０をＮチャネルＭＯＳトランジスタ８のゲート端子に受ける。
【０２５７】
したがって、ＮチャネルＭＯＳトランジスタ８が信号／ＣＬＫ０としてクロック／ＣＬＫをゲート端子に受ける場合、差動増幅回路ＤＦＡ２は、上述した動作に従ってクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫを出力する。一方、ＮチャネルＭＯＳトランジスタ８が信号／ＣＬＫ０として内部参照電圧ＩＮＴＶＲＥＦを受ける場合、差動増幅回路ＤＦＡ２は、クロックＣＬＫを構成する電圧と内部参照電圧ＩＮＴＶＲＥＦとの大小関係に応じて論理レベルが変化するクロックＢＵＦＦ＿／ＣＬＫをノードＮ２から出力し、論理レベルの一定のクロックＢＵＦＦ＿ＣＬＫをノードＮ３から出力する。
【０２５８】
クロックＢＵＦＦ＿ＣＬＫの論理レベルが一定になるのは、差動増幅回路ＤＦＡ２の出力信号のＨレベルまたはＬレベルを決定する基準になる電圧が内部参照電圧ＩＮＴＶＲＥＦであり、ＮチャネルＭＯＳトランジスタ８のゲート端子に供給される信号／ＣＬＫ０も内部参照電圧ＩＮＴＶＲＥＦであるからである。
【０２５９】
したがって、クロックバッファ２０は、信号選択回路７２から信号／ＣＬＫ０として内部参照電圧ＩＮＴＶＲＥＦを受けるとき、周期信号としてクロックＢＵＦＦ＿／ＣＬＫのみを出力する。
【０２６０】
このように、クロックバッファ２０は、信号選択回路７２がクロック／ＣＬＫを選択したとき、相互に相補な２つのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫを出力し、信号選択回路７２が内部参照電圧ＩＮＴＶＲＥＦを選択したとき、１つのクロックＢＵＦＦ＿／ＣＬＫを出力する。
【０２６１】
そうすると、ＤＬＬ８０は、クロックバッファ２０からのクロックＢＵＦＦ＿／ＣＬＫに基づいて周期信号ＤＬＬＣＬＫ＿Ｎを生成し、その生成した周期信号ＤＬＬＣＬＫ＿ＮをＩ／Ｏバッファ９０およびＱＳバッファ１１０へ出力する。
【０２６２】
したがって、モードレジスタ５２は、半導体記憶装置１０２が通常動作モードで動作される場合、Ｌレベルの信号ＴＭ／ＣＬＫを信号選択回路７２へ出力する。そして、信号選択回路７２は、Ｌレベルの信号ＴＭ／ＣＬＫに応じて、外部から供給されたクロック／ＣＬＫを選択し、その選択したクロック／ＣＬＫをクロックバッファ２０へ出力する。
【０２６３】
また、モードレジスタ５２は、半導体記憶装置１０２が低速動作モードで動作される場合、Ｈレベルの信号ＴＭ／ＣＬＫを信号選択回路７２へ出力する。そして、信号選択回路７１は、Ｈレベルの信号ＴＭ／ＣＬＫに応じて、内部参照電圧ＩＮＴＶＲＥＦを選択し、その選択した内部参照電圧ＩＮＴＶＲＥＦをクロックバッファ２０へ出力する。
【０２６４】
通常動作モードにおける半導体記憶装置１０２の動作は、図７および図８において、信号ＴＭＤＱＳを信号ＴＭ／ＣＬＫに代え、信号選択回路７０の動作を上述した信号選択回路７２の動作に代えたものであり、その他は、実施の形態１において説明したとおりである。
【０２６５】
図２０および図２１を参照して、低速動作モードにおける半導体記憶装置１０２の動作について説明する。
【０２６６】
半導体記憶装置１０２が低速動作モードで動作する場合、モードレジスタ５２は、Ｈレベルの信号ＴＭ／ＣＬＫを信号選択回路７２へ出力する。したがって、信号選択回路７２は、Ｈレベルの信号ＴＭ／ＣＬＫに応じて、入出力端子ＶＲＥＦから入力された参照電圧ＶＲＥＦと電圧レベルが同じ内部参照電圧ＩＮＴＶＲＥＦを選択してクロックバッファ２０へ出力する。
【０２６７】
図２０を参照して、低速動作モードにおけるデータの書込動作について説明する。なお、参照電圧ＶＲＥＦが外部から半導体記憶装置１０２に供給され、クロックバッファ２０、制御信号バッファ３０、信号選択回路７２およびＱＳバッファ１１０は、参照電圧ＶＲＥＦと同じ電圧レベルを有する内部参照電圧ＩＮＴＶＲＥＦを受けていることを前提とする。
【０２６８】
データの書込動作が開始されると、クロックＣＬＫおよびクロックイネーブル信号ＣＫＥが外部から半導体記憶装置１０２に供給される。そして、モードレジスタ５２は、Ｈレベルの信号ＴＭ／ＣＬＫを信号選択回路７２へ出力する。
【０２６９】
そうすると、信号選択回路７２は、Ｈレベルの信号ＴＭ／ＣＬＫに応じて内部参照電圧ＩＮＴＶＲＥＦを選択してクロックバッファ２０へ出力する。クロックバッファ２０は、クロックＣＬＫをバッファリングし、そのバッファリングしたクロックＢＵＦＦ＿／ＣＬＫをアドレスバッファ１０、制御信号バッファ３０、制御回路４０およびＤＬＬ８０へ出力する。また、クロックバッファ２０は、差動増幅回路ＤＦＡ１によってクロックイネーブル信号ＣＫＥをバッファリングし、そのバッファリングしたクロックイネーブル信号ＣＫＥを制御回路４０へ出力する。
【０２７０】
また、Ｌレベルのチップセレクト信号／ＣＳが外部から半導体記憶装置１０２に供給される。そして、制御信号バッファ３０は、内部参照電圧ＩＮＴＶＲＥＦを用いてＬレベルのチップセレクト信号／ＣＳをバッファリングし、そのバッファリングしたＬレベルのチップセレクト信号／ＣＳをクロックＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。
【０２７１】
そして、制御回路４０は、クロックＢＵＦＦ＿／ＣＬＫのある立上りにおいてクロックイネーブル信号ＣＫＥがＨレベルかＬレベルかを判定する。この場合、クロックイネーブル信号ＣＫＥはＨレベルであるので、制御回路４０は、クロックＢＵＦＦ＿／ＣＬＫの次の立上りにおいてＬレベルのチップセレクト信号／ＣＳを有効と見なし、半導体記憶装置１０２を選択状態にする。
【０２７２】
その後、Ｌレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳが外部から半導体記憶装置１０２に供給され、制御信号バッファ３０は、Ｌレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳを内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングする。そして、制御信号バッファ３０は、バッファリングしたＬレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳを制御回路４０へ出力する。
【０２７３】
そうすると、制御回路４０は、制御信号バッファ３０からのＬレベルのライトイネーブル信号／ＷＥ、Ｈレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのコラムアドレスストローブ信号／ＣＡＳに応じて、データの書込モードを認識する。
【０２７４】
一方、書込モードにおいては、モードレジスタ５２は、ＤＬＬ８０の出力を不活性化するように制御回路４０に指示し、制御回路４０は、モードレジスタ５２からの指示に応じてＤＬＬ８０の出力を不活性化する。
【０２７５】
その後、バンクアドレスＢＡ０，１が外部から半導体記憶装置１０２に供給される。そして、アドレスバッファ１０は、バンクアドレスＢＡ０，１をバッファリングし、そのバッファリングしたバンクアドレスＢＡ０，１をクロックＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。
【０２７６】
制御回路４０は、アドレスバッファ１０からのバンクアドレスＢＡ０，１に基づいて、メモリセルアレイ６０に含まれるバンク６１〜６４から１つのバンクを選択する。
【０２７７】
そして、ロウアドレスストローブ信号／ＲＡＳがＨレベルからＬレベルに切換わるタイミングに同期してアドレスＡ０−Ａ１２が外部から半導体記憶装置１０２に供給され、アドレスバッファ１０は、アドレスＡ０−Ａ１２をバッファリングし、そのバッファリングしたアドレスＡ０−Ａ１２をクロックＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。また、Ｌレベルのロウアドレスストローブ信号／ＲＡＳが外部から半導体記憶装置１０２に供給され、制御信号バッファ３０は、上述した動作によってＬレベルのロウアドレスストローブ信号／ＲＡＳをバッファリングし、そのバッファリングしたＬレベルのロウアドレスストローブ信号／ＲＡＳをクロックＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。
【０２７８】
制御回路４０は、内部コマンドデコーダ（図示せず）がＬレベルのロウアドレスストローブ信号／ＲＡＳ、Ｈレベルのコラムアドレスストローブ信号／ＣＡＳおよびＨレベルのライトイネーブル信号／ＷＥを認識するタイミングで、アドレスバッファ１０から受けたアドレスＡ０−Ａ１２をロウアドレスＸと見なし、そのロウアドレスＸをクロックＢＵＦＦ＿／ＣＬＫに同期してメモリセルアレイ６０の選択されたバンク（バンク６１〜６４のいずれか）へ出力する。
【０２７９】
その後、コラムアドレスストローブ信号／ＣＡＳがＨレベルからＬレベルに切換わるタイミングに同期してアドレスＡ０−Ａ１２が外部から半導体記憶装置１０２に供給され、アドレスバッファ１０は、アドレスＡ０−Ａ１２をバッファリングし、そのバッファリングしたアドレスＡ０−Ａ１２をクロックＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。
【０２８０】
また、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳが外部から入力され、制御信号バッファ３０は、内部参照電圧ＩＮＴＶＲＥＦを用いてＬレベルのコラムアドレスストローブ信号／ＣＡＳをバッファリングし、そのバッファリングしたＬレベルのコラムアドレスストローブ信号／ＣＡＳをクロックＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。
【０２８１】
制御回路４０は、コマンドデコーダがＨレベルのロウアドレスストローブ信号／ＲＡＳ、およびＬレベルのコラムアドレスストローブ信号／ＣＡＳを認識するタイミングで、アドレスバッファ１０から受けたアドレスＡ０−Ａ１２をコラムアドレスＹと見なし、そのコラムアドレスＹをクロックＢＵＦＦ＿／ＣＬＫに同期してメモリセルアレイ６０の選択されたバンク（バンク６１〜６４のいずれか）へ出力する。
【０２８２】
また、ＱＳバッファ１１０は、データストローブ信号ＤＱＳを内部参照電圧ＩＮＴＶＲＥＦを用いてバッファリングする。そして、ＱＳバッファ１１０は、バッファリングした内部データストローブ信号ＩＮＴＤＱＳをＩ／Ｏバッファ９０へ出力する。
【０２８３】
Ｉ／Ｏバッファ９０は、データストローブ信号ＤＱＳの立上りに同期して書込データＤＱＷＬ２を入出力端子ＤＱ０−ＤＱ７から受け、その受けた書込データＤＱＷＬ２をバッファリングする。そして、Ｉ／Ｏバッファ９０は、バッファリングした書込データＤＱＷＬ２をＱＳバッファ１１０からの内部データストローブ信号ＩＮＴＤＱＳの立上りに同期してメモリセルアレイ６０の選択されたバンク（バンク６１〜６４のいずれか）へ出力する。
【０２８４】
そして、メモリセルアレイ６０においては、ロウデコーダ６１０は、制御回路４０からのロウアドレスＸをデコードし、そのデコードしたロウアドレスＸをワード線ドライバ６２０へ出力する。ワード線ドライバ６２０は、デコードされたロウアドレスＸによって指定されたワード線ＷＬｉを活性化する。
【０２８５】
また、コラムデコーダ６３０は、制御回路４０からのコラムアドレスＹをデコードし、そのデコードしたコラムアドレスＹによって指定されたビット線対ＢＬｊ，／ＢＬｊを活性化する。そして、書込データＤＱＷＬ２は、センスアンプ６４０を介して活性化されたワード線ＷＬｉとビット線対ＢＬｊ，／ＢＬｊとによって指定されたメモリセルＭＣに書込まれる。
【０２８６】
このように、低速動作モードにおいては、書込データＤＱＷＬ２は、データストローブ信号ＤＱＳの立上りに同期して半導体記憶装置１０２に入力され、内部データストローブ信号ＩＮＴＤＱＳの立上りに同期してメモリセルＭＣに書込まれる。
【０２８７】
次に、図２１を参照して、低速動作モードにおけるメモリセルＭＣからのデータの読出動作について説明する。なお、読出動作においても、参照電圧ＶＲＥＦが外部から半導体記憶装置１０２に供給され、クロックバッファ２０、制御信号バッファ３０、信号選択回路７２およびＱＳバッファ１１０は、参照電圧ＶＲＥＦと同じ電圧レベルを有する内部参照電圧ＩＮＴＶＲＥＦを受けていることを前提とする。
【０２８８】
読出動作が開始されてから、メモリセルアレイ６０に含まれるバンク６１〜６４のいずれかが選択され、その選択されたバンク（バンク６１〜６４のいずれか）のワード線ＷＬｉおよびビット線対ＢＬｊ，／ＢＬｊが活性化されるまでの動作は、上述した書込動作の場合と同じである。
【０２８９】
その後、データが活性化されたメモリセルＭＣから読出され、メモリセルアレイ６０に含まれるセンスアンプ６４０は、読出データＤＱＲＬ２を増幅してデータバスＢＳ２を介してＩ／Ｏバッファ９０へ出力する。
【０２９０】
また、制御回路４０は、ＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿Ｎの立上りに同期して読出データＤＱＲＬ２を入出力端子ＤＱ０−ＤＱ７へ出力するようにＩ／Ｏバッファ９０を制御する。
【０２９１】
そうすると、Ｉ／Ｏバッファ９０は、モードレジスタ５２によって設定されたキャスレイテンシＣＬ（図２１に示す場合はＣＡＬ＝２．０）によるタイミングで、ＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿Ｎの立上りに同期して読出データＤＱＲＬ２を入出力端子ＤＱ０−ＤＱ７へ出力する。また、ＱＳバッファ１１０は、ＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿Ｎを入出力端子ＤＱＳへ直接出力する。
【０２９２】
このように、半導体記憶装置１０２の低速動作モードにおいては、データがクロックＢＵＦＦ＿／ＣＬＫに同期してメモリセルＭＣから読出され、読出データＤＱＲＬ２は、半導体記憶装置１０２の内部で生成された周期信号ＤＬＬＣＬＫ＿Ｎに同期して外部へ出力される。
【０２９３】
したがって、半導体記憶装置１０２は、Ｈレベルの信号ＴＭ／ＣＬＫがモードレジスタ５２から信号選択回路７２へ出力されると、データストローブ信号ＤＱＳまたは周期信号ＤＬＬＣＬＫ＿Ｎの立上りに同期してデータのメモリセルＭＣへの書込および読出を行なう。つまり、データは、通常動作モードよりも遅い速度で半導体記憶装置１０２へ書込まれ、かつ、読出される。
【０２９４】
なお、実施の形態３においては、クロック／ＣＬＫは、通常動作モードにおいてのみ使用される入出力端子（入出力端子／ＣＬＫ）から受けた第１の信号に相当し、内部参照電圧ＩＮＴＶＲＥＦは、低速動作モードおよび通常動作モードの両方において使用される入出力端子（入出力端子ＶＲＥＦ）から受けた第２の信号に相当する。
【０２９５】
また、Ｌレベルの信号ＴＭ／ＣＬＫは、「第１の選択信号」に相当し、Ｈレベルの信号ＴＭ／ＣＬＫは、「第２の選択信号」に相当する。
【０２９６】
さらに、半導体記憶装置１０２は、Ｈレベルの信号ＴＭ／ＣＬＫまたはＬレベルの信号ＴＭ／ＣＬＫがモードレジスタ５２に設定された状態で出荷される。つまり、半導体記憶装置１０２が通常動作モードで使用される場合、Ｌレベルの信号ＴＭ／ＣＬＫがモードレジスタ５２に予め設定され、半導体記憶装置１０２が低速動作モードで使用される場合、Ｈレベルの信号ＴＭ／ＣＬＫがモードレジスタ５２に予め設定される。
【０２９７】
半導体記憶装置１０２が通常動作モードで動作する場合、図１１に示すように、チップセレクト信号／ＣＳ等の制御信号、アドレスＡ０−Ａ１２、バンクアドレスＢＡ０，１、外部電源電圧ＥＸＴＶＲＥＦおよび参照電圧ＶＲＥＦ等が入力または入出力される全ての入出力端子がワイヤＷＲＥに接続され、使用される。
【０２９８】
一方、半導体記憶装置１０２が低速動作モードで動作する場合、図２２に示すように、クロック／ＣＬＫ以外の信号等に対応する入出力端子がワイヤＷＲＥに接続され、使用される。つまり、相補クロック／ＣＬＫ用の入出力端子は、低速動作モードにおいて使用されない。
【０２９９】
その他は、実施の形態１と同じである。
実施の形態３によれば、半導体記憶装置は、低速動作モードにおいては、クロック／ＣＬＫに代えて内部参照電圧ＩＮＴＶＲＥＦを選択する信号選択回路を備え、低速動作モードにおいてクロック／ＣＬＫ用の入出力端子は使用されないので、低速テスター評価、生産テスト、および低速システムにおいて、同時にテストできる半導体記憶装置の個数を従来よりも増加できる。また、半導体記憶装置を低速動作モードで使用するユーザは、従来よりもコストを削減できる。
【０３００】
［実施の形態４］
図２３を参照して、実施の形態４による半導体記憶装置１０３は、半導体記憶装置１００のモードレジスタ５０をモードレジスタ５３に代え、信号選択回路７１および参照電圧発生回路１２０を追加したものであり、その他は、半導体記憶装置１００と同じである。
【０３０１】
モードレジスタ５３は、モードレジスタ５０の機能に加え、信号ＴＭＶＲＥＦを信号選択回路７１へ出力する。
【０３０２】
信号選択回路７１および参照電圧発生回路１２０については、実施の形態２において説明したとおりである。
【０３０３】
半導体記憶装置１０３が通常動作モードで動作する場合、モードレジスタ５３は、Ｌレベルの信号ＴＭＤＱＳを信号選択回路７０へ出力し、Ｌレベルの信号ＴＭＶＲＥＦを信号選択回路７１へ出力する。
【０３０４】
信号選択回路７０は、Ｌレベルの信号ＴＭＤＱＳに応じて入出力端子ＤＱＳからのデータストローブ信号ＤＱＳを選択してＱＳバッファ１１０へ出力する。また、信号選択回路７１は、Ｌレベルの信号ＴＭＶＲＥＦに応じて入出力端子ＶＲＥＦからの参照電圧ＶＲＥＦを選択し、その選択した参照電圧ＶＲＥＦを内部参照電圧ＩＮＴＶＲＥＦとしてクロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０へ出力する。
【０３０５】
一方、半導体記憶装置１０３が低速動作モードで動作する場合、モードレジスタ５３は、Ｈレベルの信号ＴＭＤＱＳを信号選択回路７０へ出力し、Ｈレベルの信号ＴＭＶＲＥＦを信号選択回路７１へ出力する。
【０３０６】
信号選択回路７０は、Ｈレベルの信号ＴＭＤＱＳに応じて入出力端子ＣＬＫからのクロックＣＬＫを選択してＱＳバッファ１１０へ出力する。また、信号選択回路７１は、Ｈレベルの信号ＴＭＶＲＥＦに応じて参照電圧発生回路１２０からの内部参照電圧ＶＲＥＦ２を選択し、その選択した内部参照電圧ＶＲＥＦ２を内部参照電圧ＩＮＴＶＲＥＦとしてクロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０へ出力する。
【０３０７】
通常動作モードにおける半導体記憶装置１０３の動作は、Ｌレベルを保持する信号ＴＭＶＲＥＦを図７および図８に追加したタイミングチャートに従って行なわれる。すなわち、半導体記憶装置１０３の通常動作モードにおける動作は、実施の形態１の通常動作モードにおける動作に、実施の形態２の通常動作モードにおける参照電圧発生回路１２０および信号選択回路７１の動作を追加したものである。
【０３０８】
また、低速動作モードにおける半導体記憶装置１０３の動作は、Ｈレベルを保持する信号ＴＭＶＲＥＦを図９および図１０に追加したタイミングチャートに従って行なわれる。すなわち、半導体記憶装置１０３の低速動作モードにおける動作は、実施の形態１における低速動作モードにおける動作に、実施の形態２の低速動作モードにおける参照電圧発生回路１２０および信号選択回路７１の動作を追加したものである。
【０３０９】
なお、実施の形態４においては、データストローブ信号ＤＱＳは、通常動作モードにおいてのみ使用される入出力端子（入出力端子ＤＱＳ）から受けた第１の信号に相当し、参照電圧ＶＲＥＦは、通常動作モードにおいてのみ使用される入出力端子（入出力端子ＶＲＥＦ）から受けた第１の信号に相当し、クロックＣＬＫは、低速動作モードおよび通常動作モードの両方において使用される入出力端子（入出力端子ＣＬＫ）から受けた第２の信号に相当し、内部参照電圧ＶＲＥＦ２は、低速動作モードおよび通常動作モードの両方において使用される入出力端子（入出力端子ＥＸＴＶＤＤ）から受けた第２の信号に相当する。
【０３１０】
また、Ｌレベルの信号ＴＭＤＱＳおよびＴＭＶＲＥＦは、「第１の選択信号」に相当し、Ｈレベルの信号ＴＭＤＱＳおよびＴＭＶＲＥＦは、「第２の選択信号」に相当する。
【０３１１】
このように、実施の形態４においては、半導体記憶装置１０３の低速動作モード時、通常動作モードにおいてのみ使用される入出力端子から受けた２つの信号に代えて低速動作モードおよび通常動作モードの両方において使用される入出力端子から受けた２つの信号を選択することを特徴とする。
【０３１２】
さらに、半導体記憶装置１０３は、Ｈレベルの信号ＴＭＤＱＳおよびＴＭＶＲＥＦ、またはＬレベルの信号ＴＭＤＱＳおよびＴＭＶＲＥＦがモードレジスタ５３に設定された状態で出荷される。つまり、半導体記憶装置１０３が通常動作モードで使用される場合、Ｌレベルの信号ＴＭＤＱＳおよびＴＭＶＲＥＦがモードレジスタ５３に予め定され、半導体記憶装置１０３が低速動作モードで使用される場合、Ｈレベルの信号ＴＭＤＱＳおよびＴＭＶＲＥＦがモードレジスタ５３に予め設定される。
【０３１３】
半導体記憶装置１０３が通常動作モードで動作する場合、図１１に示すように、チップセレクト信号／ＣＳ等の制御信号、アドレスＡ０−Ａ１２、バンクアドレスＢＡ０，１、外部電源電圧ＥＸＴＶＲＥＦおよび参照電圧ＶＲＥＦ等が入力または入出力される全ての入出力端子がワイヤＷＲＥに接続され、使用される。
【０３１４】
一方、半導体記憶装置１０３が低速動作モードで動作する場合、図２４に示すように、データストローブ信号ＤＱＳおよび参照電圧ＶＲＥＦ以外の信号等に対応する入出力端子がワイヤＷＲＥに接続され、使用される。つまり、データストローブ信号ＤＱＳおよび参照電圧ＶＲＥＦ用の２つの入出力端子は、低速動作モードにおいて使用されない。
【０３１５】
なお、信号選択回路７０および信号選択回路７１は、通常動作モードにおいてのみ使用される入出力端子から受けた第１の信号と低速動作モードおよび通常動作モードの両方において使用される入出力端子から受けた第２の信号とのうち、いずれか一方を選択する信号選択回路を構成する。
【０３１６】
また、信号選択回路７０および信号選択回路７１は、通常動作モードにおいてのみ使用される入出力端子から受けた複数の第１の信号と低速動作モードおよび通常動作モードの両方において使用される入出力端子から受けた複数の第２の信号とのうち、いずれか一方の複数の信号を選択する信号選択回路を構成する。
【０３１７】
その他は、実施の形態１および実施の形態２と同じである。
実施の形態４によれば、半導体記憶装置は、低速動作モードにおいては、データストローブ信号ＤＱＳに代えてクロックＣＬＫを選択する信号選択回路と、参照電圧ＶＲＥＦに代えて内部で発生された内部参照電圧ＩＮＴＶＲＥＦを選択する信号選択回路とを備え、低速動作モードにおいてデータストローブ信号用の入出力端子および参照電圧用の入出力端子は使用されないので、低速テスター評価、生産テスト、および低速システムにおいて、同時にテストできる半導体記憶装置の個数をさらに増加できる。また、半導体記憶装置を低速動作モードで使用するユーザは、コストをさらに削減できる。
【０３１８】
［実施の形態５］
図２５を参照して、実施の形態５による半導体記憶装置１０４は、半導体記憶装置１００のモードレジスタ５０をモードレジスタ５４に代え、信号選択回路７２を追加したものであり、その他は、半導体記憶装置１００と同じである。
【０３１９】
モードレジスタ５４は、モードレジスタ５０の機能に加え、信号ＴＭ／ＣＬＫを信号選択回路７２へ出力する。
【０３２０】
信号選択回路７２については、実施の形態３において説明したとおりである。半導体記憶装置１０４が通常動作モードで動作する場合、モードレジスタ５４は、Ｌレベルの信号ＴＭＤＱＳを信号選択回路７０へ出力し、Ｌレベルの信号ＴＭ／ＣＬＫを信号選択回路７２へ出力する。
【０３２１】
信号選択回路７０は、Ｌレベルの信号ＴＭＤＱＳに応じて入出力端子ＤＱＳからのデータストローブ信号ＤＱＳを選択してＱＳバッファ１１０へ出力する。また、信号選択回路７２は、Ｌレベルの信号ＴＭ／ＣＬＫに応じて入出力端子／ＣＬＫからのクロック／ＣＬＫを選択してクロックバッファ２０へ出力する。
【０３２２】
一方、半導体記憶装置１０４が低速動作モードで動作する場合、モードレジスタ５４は、Ｈレベルの信号ＴＭＤＱＳを信号選択回路７０へ出力し、Ｈレベルの信号ＴＭ／ＣＬＫを信号選択回路７２へ出力する。
【０３２３】
信号選択回路７０は、Ｈレベルの信号ＴＭＤＱＳに応じて入出力端子ＣＬＫからのクロックＣＬＫを選択してＱＳバッファ１１０へ出力する。また、信号選択回路７２は、Ｈレベルの信号ＴＭ／ＣＬＫに応じて内部参照電圧ＩＮＴＶＲＥＦを選択してクロックバッファ２０へ出力する。
【０３２４】
通常動作モードにおける半導体記憶装置１０４の動作は、Ｌレベルを保持する信号ＴＭ／ＣＬＫを図７および図８に追加したタイミングチャートに従って行なわれる。すなわち、半導体記憶装置１０４の通常動作モードにおける動作は、実施の形態１の通常動作モードにおける動作に、実施の形態３の通常動作モードにおける信号選択回路７２の動作を追加したものである。
【０３２５】
また、低速動作モードにおける半導体記憶装置１０４へのデータの書込動作は、図２６に示すタイミングチャートに従って行なわれる。図２６に示すタイミングチャートは、図９に示すタイミングチャートにＨレベルを保持する信号ＴＭ／ＣＬＫを追加し、クロック／ＣＬＫおよびＢＵＦＦ＿ＣＬＫを削除したタイミングチャートである。
【０３２６】
したがって、半導体記憶装置１０３の低速動作モードにおけるデータの書込動作は、実施の形態１の低速動作モードにおける動作に、実施の形態３の低速動作モードにおける信号選択回路７２の動作を追加したものである。
【０３２７】
さらに、低速動作モードにおける半導体記憶装置１０４からのデータの読出動作は、図２７に示すタイミングチャートに従って行なわれる。図２７に示すタイミングチャートは、図１０に示すタイミングチャートにＨレベルを保持する信号ＴＭ／ＣＬＫを追加し、クロック／ＣＬＫおよびＢＵＦＦ＿ＣＬＫを削除したタイミングチャートである。
【０３２８】
したがって、半導体記憶装置１０３の低速動作モードにおけるデータの読出動作は、実施の形態１の低速動作モードにおけるＩ／Ｏバッファ９０の動作を実施の形態３におけるＩ／Ｏバッファ９０の動作に代え、実施の形態３の低速動作モードにおける信号選択回路７２の動作を追加したものである。
【０３２９】
なお、実施の形態５においては、データストローブ信号ＤＱＳは、通常動作モードにおいてのみ使用される入出力端子（入出力端子ＤＱＳ）から受けた第１の信号に相当し、クロック／ＣＬＫは、通常動作モードにおいてのみ使用される入出力端子（入出力端子／ＣＬＫ）から受けた第１の信号に相当し、クロックＣＬＫは、低速動作モードおよび通常動作モードの両方において使用される入出力端子（入出力端子ＣＬＫ）から受けた第２の信号に相当し、内部参照電圧ＩＮＴＶＲＥＦは、低速動作モードおよび通常動作モードの両方において使用される入出力端子（入出力端子ＶＲＥＦ）から受けた第２の信号に相当する。
【０３３０】
また、Ｌレベルの信号ＴＭＤＱＳおよびＴＭ／ＣＬＫは、「第１の選択信号」に相当し、Ｈレベルの信号ＴＭＤＱＳおよびＴＭ／ＣＬＫは、「第２の選択信号」に相当する。
【０３３１】
このように、実施の形態５においては、半導体記憶装置１０４の低速動作モード時、通常動作モードにおいてのみ使用される入出力端子から受けた２つの信号に代えて低速動作モードおよび通常動作モードの両方において使用される入出力端子から受けた２つの信号を選択することを特徴とする。
【０３３２】
さらに、半導体記憶装置１０４は、Ｈレベルの信号ＴＭＤＱＳおよびＴＭ／ＣＬＫ、またはＬレベルの信号ＴＭＤＱＳおよびＴＭ／ＣＬＫがモードレジスタ５４に設定された状態で出荷される。つまり、半導体記憶装置１０４が通常動作モードで使用される場合、Ｌレベルの信号ＴＭＤＱＳおよびＴＭ／ＣＬＫがモードレジスタ５４に予め設定され、半導体記憶装置１０４が低速動作モードで使用される場合、Ｈレベルの信号ＴＭＤＱＳおよびＴＭ／ＣＬＫがモードレジスタ５４に予め設定される。
【０３３３】
半導体記憶装置１０４が通常動作モードで動作する場合、図１１に示すように、チップセレクト信号／ＣＳ等の制御信号、アドレスＡ０−Ａ１２、バンクアドレスＢＡ０，１、外部電源電圧ＥＸＴＶＲＥＦおよび参照電圧ＶＲＥＦ等が入力または入出力される全ての入出力端子がワイヤＷＲＥに接続され、使用される。
【０３３４】
一方、半導体記憶装置１０４が低速動作モードで動作する場合、図２８に示すように、データストローブ信号ＤＱＳおよびクロック／ＣＬＫ以外の信号等に対応する入出力端子がワイヤＷＲＥに接続され、使用される。つまり、データストローブ信号ＤＱＳおよび相補クロック／ＣＬＫ用の２つの入出力端子は、低速動作モードにおいて使用されない。
【０３３５】
なお、信号選択回路７０および信号選択回路７２は、通常動作モードにおいてのみ使用される入出力端子から受けた第１の信号と低速動作モードおよび通常動作モードの両方において使用される入出力端子から受けた第２の信号とのうち、いずれか一方を選択する信号選択回路を構成する。
【０３３６】
また、信号選択回路７０および信号選択回路７２は、通常動作モードにおいてのみ使用される入出力端子から受けた複数の第１の信号と低速動作モードおよび通常動作モードの両方において使用される入出力端子から受けた複数の第２の信号とのうち、いずれか一方の複数の信号を選択する信号選択回路を構成する。
【０３３７】
その他は、実施の形態１および実施の形態３と同じである。
実施の形態５によれば、半導体記憶装置は、低速動作モードにおいては、データストローブ信号ＤＱＳに代えてクロックＣＬＫを選択する信号選択回路と、クロック／ＣＬＫに代えて内部参照電圧ＩＮＴＶＲＥＦを選択する信号選択回路とを備え、低速動作モードにおいてデータストローブ信号用の入出力端子および相補クロック用の入出力端子は使用されないので、低速テスター評価、生産テスト、および低速システムにおいて、同時にテストできる半導体記憶装置の個数をさらに増加できる。また、半導体記憶装置を低速動作モードで使用するユーザは、コストをさらに削減できる。
【０３３８】
［実施の形態６］
図２９を参照して、実施の形態６による半導体記憶装置１０５は、半導体記憶装置１０１のモードレジスタ５１をモードレジスタ５５に代え、信号選択回路７２を追加したものであり、その他は、半導体記憶装置１０１と同じである。
【０３３９】
モードレジスタ５５は、モードレジスタ５１の機能に加え、信号ＴＭ／ＣＬＫを信号選択回路７２へ出力する。信号選択回路７２については、実施の形態３において説明したとおりである。
【０３４０】
つまり、半導体記憶装置１０５は、実施の形態２による半導体記憶装置１０１と実施の形態３による半導体記憶装置１０２とを組合わせたものである。
【０３４１】
半導体記憶装置１０５が通常動作モードで動作する場合、モードレジスタ５５は、Ｌレベルの信号ＴＭＶＲＥＦを信号選択回路７１へ出力し、Ｌレベルの信号ＴＭ／ＣＬＫを信号選択回路７２へ出力する。
【０３４２】
信号選択回路７１は、Ｌレベルの信号ＴＭＶＲＥＦに応じて入出力端子ＶＲＥＦからの参照電圧ＶＲＥＦを選択し、その選択した参照電圧ＶＲＥＦを内部参照電圧ＩＮＴＶＲＥＦとしてクロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０へ出力する。また、信号選択回路７２は、Ｌレベルの信号ＴＭ／ＣＬＫに応じて入出力端子／ＣＬＫからのクロック／ＣＬＫを選択してクロックバッファ２０へ出力する。
【０３４３】
一方、半導体記憶装置１０５が低速動作モードで動作する場合、モードレジスタ５５は、Ｈレベルの信号ＴＭＶＲＥＦを信号選択回路７２へ出力し、Ｈレベルの信号ＴＭ／ＣＬＫを信号選択回路７２へ出力する。
【０３４４】
信号選択回路７１は、Ｈレベルの信号ＴＭＶＲＥＦに応じて参照電圧発生回路１２０からの内部参照電圧ＶＲＥＦ２を選択し、その選択した内部参照電圧ＶＲＥＦ２を内部参照電圧ＩＮＴＶＲＥＦとしてクロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０へ出力する。また、信号選択回路７２は、Ｈレベルの信号ＴＭ／ＣＬＫに応じて内部参照電圧ＩＮＴＶＲＥＦを選択してクロックバッファ２０へ出力する。
【０３４５】
通常動作モードにおける半導体記憶装置１０５の動作は、図７および図８に示すタイミングチャートにおいてＬレベルを保持する信号ＴＭＤＱＳを、Ｌレベルを保持する信号ＴＭ／ＣＬＫおよび信号ＴＭＶＲＥＦに代えたタイミングチャートに従って行なわれる。すなわち、半導体記憶装置１０５の通常動作モードにおける動作は、実施の形態１の通常動作モードにおいて、信号選択回路７０の動作を実施の形態２の通常動作モードにおける信号選択回路７１の動作と実施の形態３の通常動作モードにおける信号選択回路７２の動作とに代えたものである。
【０３４６】
低速動作モードにおける半導体記憶装置１０５の動作は、図２０および図２１に示すタイミングチャートに、Ｌレベルを保持する信号ＴＭＶＲＥＦを追加したタイミングチャートに従って行なわれる。すなわち、半導体記憶装置１０５の低速動作モードにおける動作は、実施の形態３の低速動作モードにおいて、実施の形態２の低速動作モードにおける信号選択回路７１の動作を追加したものである。
【０３４７】
なお、実施の形態６においては、クロック／ＣＬＫは、通常動作モードにおいてのみ使用される入出力端子（入出力端子／ＣＬＫ）から受けた第１の信号に相当し、参照電圧ＶＲＥＦは、通常動作モードにおいてのみ使用される入出力端子（入出力端子ＶＲＥＦ）から受けた第１の信号に相当し、内部参照電圧ＶＲＥＦ２およびＩＮＴＶＲＥＦは、低速動作モードおよび通常動作モードの両方において使用される入出力端子（入出力端子ＥＸＴＶＤＤ）から受けた第２の信号に相当する。
【０３４８】
また、Ｌレベルの信号ＴＭＶＲＥＦおよびＴＭ／ＣＬＫは、「第１の選択信号」に相当し、Ｈレベルの信号ＴＭＶＲＥＦおよびＴＭ／ＣＬＫは、「第２の選択信号」に相当する。
【０３４９】
このように、実施の形態６においては、半導体記憶装置１０５の低速動作モード時、通常動作モードにおいてのみ使用される入出力端子から受けた２つの信号に代えて低速動作モードおよび通常動作モードの両方において使用される入出力端子から受けた２つの信号を選択することを特徴とする。
【０３５０】
さらに、半導体記憶装置１０５は、Ｈレベルの信号ＴＭＶＲＥＦおよびＴＭ／ＣＬＫ、またはＬレベルの信号ＴＭＶＲＥＦおよびＴＭ／ＣＬＫがモードレジスタ５５に設定された状態で出荷される。つまり、半導体記憶装置１０５が通常動作モードで使用される場合、Ｌレベルの信号ＴＭＶＲＥＦおよびＴＭ／ＣＬＫがモードレジスタ５５に予め設定され、半導体記憶装置１０５が低速動作モードで使用される場合、Ｈレベルの信号ＴＭＶＲＥＦおよびＴＭ／ＣＬＫがモードレジスタ５５に予め設定される。
【０３５１】
半導体記憶装置１０５が通常動作モードで動作する場合、図１１に示すように、チップセレクト信号／ＣＳ等の制御信号、アドレスＡ０−Ａ１２、バンクアドレスＢＡ０，１、外部電源電圧ＥＸＴＶＲＥＦおよび参照電圧ＶＲＥＦ等が入力または入出力される全ての入出力端子がワイヤＷＲＥに接続され、使用される。
【０３５２】
一方、半導体記憶装置１０５が低速動作モードで動作する場合、図３０に示すように、参照電圧ＶＲＥＦおよびクロック／ＣＬＫ以外の信号等に対応する入出力端子がワイヤＷＲＥに接続され、使用される。つまり、参照電圧ＶＲＥＦおよび相補クロック／ＣＬＫ用の２つの入出力端子は、低速動作モードにおいて使用されない。
【０３５３】
なお、信号選択回路７１および信号選択回路７２は、通常動作モードにおいてのみ使用される入出力端子から受けた第１の信号と低速動作モードおよび通常動作モードの両方において使用される入出力端子から受けた第２の信号とのうち、いずれか一方を選択する信号選択回路を構成する。
【０３５４】
また、信号選択回路７１および信号選択回路７２は、通常動作モードにおいてのみ使用される入出力端子から受けた複数の第１の信号と低速動作モードおよび通常動作モードの両方において使用される入出力端子から受けた複数の第２の信号とのうち、いずれか一方の複数の信号を選択する信号選択回路を構成する。
【０３５５】
その他は、実施の形態１〜実施の形態３と同じである。
実施の形態６によれば、半導体記憶装置は、低速動作モードにおいては、参照電圧ＶＲＥＦに代えて内部参照電圧ＶＲＥＦ２を選択する信号選択回路と、クロック／ＣＬＫに代えて内部参照電圧ＩＮＴＶＲＥＦを選択する信号選択回路とを備え、低速動作モードにおいて参照電圧用の入出力端子および相補クロック用の入出力端子は使用されないので、低速テスター評価、生産テスト、および低速システムにおいて、同時にテストできる半導体記憶装置の個数をさらに増加できる。また、半導体記憶装置を低速動作モードで使用するユーザは、コストをさらに削減できる。
【０３５６】
［実施の形態７］
図３１を参照して、実施の形態７による半導体記憶装置１０６は、半導体記憶装置１００のモードレジスタ５０をモードレジスタ５６に代え、信号選択回路７１，７２および参照電圧発生回路１２０を追加したものであり、その他は、半導体記憶装置１００と同じである。
【０３５７】
モードレジスタ５６は、モードレジスタ５０の機能に加え、信号ＴＭＶＲＥＦを信号選択回路７１へ出力し、信号ＴＭ／ＣＬＫを信号選択回路７２へ出力する。
【０３５８】
信号選択回路７１および参照電圧発生回路１２０については、実施の形態２において説明したとおりである。また、信号選択回路７２については、実施の形態３において説明したとおりである。
【０３５９】
半導体記憶装置１０６が通常動作モードで動作する場合、モードレジスタ５６は、Ｌレベルの信号ＴＭＤＱＳを信号選択回路７０へ出力し、Ｌレベルの信号ＴＭＶＲＥＦを信号選択回路７１へ出力し、Ｌレベルの信号ＴＭ／ＣＬＫを信号選択回路７２へ出力する。
【０３６０】
信号選択回路７０は、Ｌレベルの信号ＴＭＤＱＳに応じて入出力端子ＤＱＳからのデータストローブ信号ＤＱＳを選択してＱＳバッファ１１０へ出力する。また、信号選択回路７１は、Ｌレベルの信号ＴＭＶＲＥＦに応じて入出力端子ＶＲＥＦからの参照電圧ＶＲＥＦを選択してクロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０へ出力する。さらに、信号選択回路７２は、Ｌレベルの信号ＴＭ／ＣＬＫに応じて入出力端子／ＣＬＫからのクロック／ＣＬＫを選択してクロックバッファ２０へ出力する。
【０３６１】
一方、半導体記憶装置１０６が低速動作モードで動作する場合、モードレジスタ５６は、Ｈレベルの信号ＴＭＤＱＳを信号選択回路７０へ出力し、Ｈレベルの信号ＴＭＶＲＥＦを信号選択回路７１へ出力し、Ｈレベルの信号ＴＭ／ＣＬＫを信号選択回路７２へ出力する。
【０３６２】
信号選択回路７０は、Ｈレベルの信号ＴＭＤＱＳに応じて入出力端子ＣＬＫからのクロックＣＬＫを選択してＱＳバッファ１１０へ出力する。また、信号選択回路７１は、Ｈレベルの信号ＴＭＶＲＥＦに応じて参照電圧発生回路１２０からの内部参照電圧ＶＲＥＦ２を選択してクロックバッファ２０、制御信号バッファ３０およびＱＳバッファ１１０へ出力する。さらに、信号選択回路７２は、Ｈレベルの信号ＴＭ／ＣＬＫに応じて信号選択回路７１からの内部参照電圧ＩＮＴＶＲＥＦを選択してクロックバッファ２０へ出力する。
【０３６３】
通常動作モードにおける半導体記憶装置１０６の動作は、Ｌレベルを保持する信号ＴＭＶＲＥＦおよびＴＭ／ＣＬＫを図７および図８に追加したタイミングチャートに従って行なわれる。すなわち、半導体記憶装置１０６の通常動作モードにおける動作は、実施の形態１の通常動作モードにおける動作に、実施の形態２の通常動作モードにおける参照電圧発生回路１２０および信号選択回路７１の動作と実施の形態３の通常動作モードにおける信号選択回路７２の動作とを追加したものである。
【０３６４】
また、低速動作モードにおける半導体記憶装置１０６の動作は、Ｈレベルを保持する信号ＴＭＶＲＥＦを図２６および図２７に追加したタイミングチャートに従って行なわれる。すなわち、半導体記憶装置１０６の低速動作モードにおける動作は、実施の形態１における低速動作モードにおける動作に、実施の形態２の低速動作モードにおける参照電圧発生回路１２０および信号選択回路７１の動作と実施の形態３の通常動作モードにおける信号選択回路７２の動作とを追加したものである。
【０３６５】
なお、実施の形態７においては、データストローブ信号ＤＱＳは、通常動作モードにおいてのみ使用される入出力端子（入出力端子ＤＱＳ）から受けた第１の信号に相当し、参照電圧ＶＲＥＦは、通常動作モードにおいてのみ使用される入出力端子（入出力端子ＶＲＥＦ）から受けた第１の信号に相当し、クロック／ＣＬＫは、通常動作モードにおいてのみ使用される入出力端子（入出力端子／ＣＬＫ）から受けた第１の信号に相当し、クロックＣＬＫは、低速動作モードおよび通常動作モードの両方において使用される入出力端子（入出力端子ＣＬＫ）から受けた第２の信号に相当し、内部参照電圧ＶＲＥＦ２およびＩＮＴＶＲＥＦは、低速動作モードおよび通常動作モードの両方において使用される入出力端子（入出力端子ＥＸＴＶＤＤ）から受けた第２の信号に相当する。
【０３６６】
また、Ｌレベルの信号ＴＭＤＱＳ，ＴＭＶＲＥＦ，ＴＭ／ＣＬＫは、「第１の選択信号」に相当し、Ｈレベルの信号ＴＭＤＱＳ，ＴＭＶＲＥＦ，ＴＭ／ＣＬＫは、「第２の選択信号」に相当する。
【０３６７】
このように、実施の形態７においては、半導体記憶装置１０６の低速動作モード時、通常動作モードにおいてのみ使用される入出力端子を介して入力される３つの信号に代えて低速動作モードおよび通常動作モードの両方において使用される入出力端子を介して入力される３つの信号を選択することを特徴とする。
【０３６８】
さらに、半導体記憶装置１０６は、Ｈレベルの信号ＴＭＤＱＳ，ＴＭＶＲＥＦ，ＴＭ／ＣＬＫ、またはＬレベルの信号ＴＭＤＱＳ，ＴＭＶＲＥＦ，ＴＭ／ＣＬＫがモードレジスタ５６に設定された状態で出荷される。つまり、半導体記憶装置１０６が通常動作モードで使用される場合、Ｌレベルの信号ＴＭＤＱＳ，ＴＭＶＲＥＦ，ＴＭ／ＣＬＫがモードレジスタ５６に予め設定され、半導体記憶装置１０６が低速動作モードで使用される場合、Ｈレベルの信号ＴＭＤＱＳ，ＴＭＶＲＥＦ，ＴＭ／ＣＬＫがモードレジスタ５６に予め設定される。
【０３６９】
半導体記憶装置１０６が通常動作モードで動作する場合、図１１に示すように、チップセレクト信号／ＣＳ等の制御信号、アドレスＡ０−Ａ１２、バンクアドレスＢＡ０，１、外部電源電圧ＥＸＴＶＲＥＦおよび参照電圧ＶＲＥＦ等が入力または入出力される全ての入出力端子がワイヤＷＲＥに接続され、使用される。
【０３７０】
一方、半導体記憶装置１０６が低速動作モードで動作する場合、図３２に示すように、データストローブ信号ＤＱＳ、参照電圧ＶＲＥＦおよびクロック／ＣＬＫ以外の信号等に対応する入出力端子がワイヤＷＲＥに接続され、使用される。つまり、データストローブ信号ＤＱＳ、参照電圧ＶＲＥＦおよび相補クロック／ＣＬＫ用の３つの入出力端子は、低速動作モードにおいて使用されない。
【０３７１】
なお、信号選択回路７０、信号選択回路７１および信号選択回路７２は、通常動作モードにおいてのみ使用される入出力端子から受けた第１の信号と低速動作モードおよび通常動作モードの両方において使用される入出力端子から受けた第２の信号とのうち、いずれか一方を選択する信号選択回路を構成する。
【０３７２】
また、信号選択回路７０、信号選択回路７１および信号選択回路７２は、通常動作モードにおいてのみ使用される入出力端子から受けた複数の第１の信号と低速動作モードおよび通常動作モードの両方において使用される入出力端子から受けた複数の第２の信号とのうち、いずれか一方の複数の信号を選択する信号選択回路を構成する。
【０３７３】
その他は、実施の形態１〜実施の形態３と同じである。
実施の形態７によれば、半導体記憶装置は、低速動作モードにおいては、データストローブ信号ＤＱＳに代えてクロックＣＬＫを選択する信号選択回路と、参照電圧ＶＲＥＦに代えて内部で発生された内部参照電圧ＩＮＴＶＲＥＦを選択する信号選択回路と、クロック／ＣＬＫに代えて内部参照電圧ＩＮＴＶＲＥＦを選択する信号選択回路とを備え、低速動作モードにおいてデータストローブ信号用の入出力端子、参照電圧用の入出力端子および相補クロック用の入出力端子は使用されないので、低速テスター評価、生産テスト、および低速システムにおいて、同時にテストできる半導体記憶装置の個数をさらに増加できる。また、半導体記憶装置を低速動作モードで使用するユーザは、コストをさらに削減できる。
【０３７４】
上記の実施の形態１〜実施の形態７においては、ＤＤＲ−ＳＤＲＡＭを例にして、ＤＤＲ−ＳＤＲＡＭの通常動作において使用されるデータストローブ信号ＤＱＳ、外部から供給される参照電圧ＶＲＥＦ、および相補クロック／ＣＬＫを、低速動作モードにおいて、それぞれ、クロックＣＬＫ、内部参照電圧ＶＲＥＦ２、および内部参照電圧ＩＮＴＶＲＥＦに代えると説明したが、この発明は、これに限らず、通常動作モードにおいて使用される信号および／または電圧を低速動作モードにおいて使用される信号および／または電圧に代えるものであれば、どのようなものでもよい。また、低速動作モードにおいて代える信号および／または電圧の数も、１〜３個に限られず、それ以上であってもよい。
【０３７５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０３７６】
【発明の効果】
この発明によれば、半導体記憶装置は、低速動作モード時、通常動作モード時よりも少ない入出力端子が使用されるので、低速テスター評価、生産テスト、および低速システムにおいて、同時にテストできる半導体記憶装置の個数を増加できる。また、半導体記憶装置を低速動作モードで使用するユーザは、コストを削減できる。
【図面の簡単な説明】
【図１】実施の形態１による半導体記憶装置の概略ブロック図である。
【図２】図１に示すメモリセルアレイのブロック図である。
【図３】図１に示す信号選択回路の回路図とＱＳバッファのブロック図である。
【図４】図１に示すクロックバッファ、制御信号バッファおよびＱＳバッファに含まれる差動増幅回路の回路図である。
【図５】図１に示すクロックバッファに含まれる差動増幅回路の回路図である。
【図６】図１に示すクロックバッファ、制御信号バッファおよびＱＳバッファにおいて処理される信号のタイミングチャートである。
【図７】図１に示す半導体記憶装置の通常動作モードにおけるデータの書込動作を説明するための信号のタイミングチャートである。
【図８】図１に示す半導体記憶装置の通常動作モードにおけるデータの読出動作を説明するための信号のタイミングチャートである。
【図９】図１に示す半導体記憶装置の低速動作モードにおけるデータの書込動作を説明するための信号のタイミングチャートである。
【図１０】図１に示す半導体記憶装置の低速動作モードにおけるデータの読出動作を説明するための信号のタイミングチャートである。
【図１１】図１に示す半導体記憶装置の通常動作モードにおける使用状態を示す平面図である。
【図１２】図１に示す半導体記憶装置の低速動作モードにおける使用状態を示す平面図である。
【図１３】実施の形態２による半導体記憶装置の概略ブロック図である。
【図１４】図１３に示す参照電圧発生回路の回路図である。
【図１５】図１３に示す信号選択回路の回路図である。
【図１６】図１３に示す半導体記憶装置の低速動作モードにおける使用状態を示す平面図である。
【図１７】実施の形態３による半導体記憶装置の概略ブロック図である。
【図１８】図１７に示す信号選択回路の回路図である。
【図１９】図１７に示すクロックバッファに含まれる差動増幅回路の回路図である。
【図２０】図１７に示す半導体記憶装置の低速動作モードにおけるデータの書込動作を説明するための信号のタイミングチャートである。
【図２１】図１７に示す半導体記憶装置の低速動作モードにおけるデータの読出動作を説明するための信号のタイミングチャートである。
【図２２】図１７に示す半導体記憶装置の低速動作モードにおける使用状態を示す平面図である。
【図２３】実施の形態４による半導体記憶装置の概略ブロック図である。
【図２４】図２３に示す半導体記憶装置の低速動作モードにおける使用状態を示す平面図である。
【図２５】実施の形態５による半導体記憶装置の概略ブロック図である。
【図２６】図２５に示す半導体記憶装置の低速動作モードにおけるデータの書込動作を説明するための信号のタイミングチャートである。
【図２７】図２５に示す半導体記憶装置の低速動作モードにおけるデータの読出動作を説明するための信号のタイミングチャートである。
【図２８】図２５に示す半導体記憶装置の低速動作モードにおける使用状態を示す平面図である。
【図２９】実施の形態６による半導体記憶装置の概略ブロック図である。
【図３０】図２９に示す半導体記憶装置の低速動作モードにおける使用状態を示す平面図である。
【図３１】実施の形態７による半導体記憶装置の概略ブロック図である。
【図３２】図３１に示す半導体記憶装置の低速動作モードにおける使用状態を示す平面図である。
【図３３】従来のＤＤＲ−ＳＤＲＡＭの概略ブロック図である。
【図３４】図３３に示すＤＤＲ−ＳＤＲＡＭにおけるデータの書込動作を説明するための信号のタイミングチャートである。
【図３５】図３３に示すＤＤＲ−ＳＤＲＡＭにおけるデータの読出動作を説明するための信号のタイミングチャートである。
【符号の説明】
１，２，５，６，７０１，７０３，７１１，７１３，７２１，７２３　ＰチャネルＭＯＳトランジスタ、３，４，７，８，７０２，７０４，７１２，７１４，７２２，７２４　ＮチャネルＭＯＳトランジスタ、１０，２１０　アドレスバッファ、２０，２２０　クロックバッファ、３０，２３０　制御信号バッファ、４０，２４０　制御回路、５０〜５６，２５０　モードレジスタ、６０，２６０　メモリセルアレイ、６１〜６４　バンク、７０〜７２　信号選択回路、８０，２７０　ＤＬＬ、９０，２８０　Ｉ／Ｏバッファ、１００〜１０６　半導体記憶装置、１１０，２９０　ＱＳバッファ、１２０　参照電圧発生回路、１２１，１２２　抵抗、２００　ＤＤＲ−ＳＤＲＡＭ、６１０　ロウデコーダ、６２０　ワード線ドライバ、６３０　コラムデコーダ、６４０　センスアンプ、６５０　メモリアレイ、６５１〜６５ｍ　イコライズ回路、７０５，７１５，７２５　インバータ、ＷＬ１〜ＷＬｎ　ワード線、ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ　ビット線対、ＭＣ　メモリセル、ＢＳ１，ＢＳ２　データバス、ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４，ＴＧ５，ＴＧ６　トランスファゲート、ＤＦＡ１，ＤＦＡ２　差動増幅回路、ＷＲＥ　ワイヤ、Ｎ１〜Ｎ４　ノード、ＶＤＤ　電源ノード、ＧＮＤ　接地ノード。

Claims (16)

1. データの書込および読出を周期的に行なう通常動作モードと、前記通常動作モードよりも遅い速度で前記データの書込および読出を周期的に行なう低速動作モードとのうち、いずれか一方の動作モードで動作する半導体記憶装置であって、
   データを記憶する複数のメモリセルと、
   前記通常動作モードにおいてのみ使用される入出力端子から受けた第１の信号と前記低速動作モードおよび前記通常動作モードの両方において使用される入出力端子から受けた第２の信号とのうち、いずれか一方を選択する信号選択回路と、
   前記信号選択回路において前記第２の信号が選択されたとき、前記低速動作モードに従って前記複数のメモリセルへの前記データの書込および／または読出を前記選択された第２の信号を用いて行ない、前記信号選択回路において前記第１の信号が選択されたとき、前記通常動作モードに従って前記複数のメモリセルへの前記データの書込および／または読出を前記選択された第１の信号を用いて行なう周辺回路とを備え、
   前記信号選択回路は、前記通常動作モード時、前記第１の信号を選択し、前記低速動作モード時、前記第２の信号を選択する、半導体記憶装置。
2. 前記通常動作モードにおいて、第１の選択信号を前記信号選択回路へ出力し、前記低速動作モードにおいて、第２の選択信号を前記信号選択回路へ出力するモード設定回路をさらに備え、
   前記信号選択回路は、前記第１の選択信号に基づいて前記第１の信号を選択し、前記第２の選択信号に基づいて前記第２の信号を選択する、請求項１に記載の半導体記憶装置。
3. 前記第１および第２の選択信号のうち、いずれか一方の選択信号は、前記モード設定回路に予め設定される、請求項２に記載の半導体記憶装置。
4. 前記信号選択回路は、前記第１の選択信号に応じて、前記通常動作モードにおいてのみ使用される１つの前記第１の信号を選択し、前記第２の選択信号に応じて、前記低速動作モードおよび前記通常動作モードの両方において使用される１つの前記第２の信号を選択する、請求項２に記載の半導体記憶装置。
5. 前記信号選択回路は、書込データを当該半導体記憶装置に取込むための第１の周期信号と、前記第１の周期信号と同じ周波数を有する内部周期信号を生成するための第２の周期信号とを受け、前記モード設定回路からの前記第２の選択信号に応じて前記第１の周期信号に代えて前記第２の周期信号を選択し、前記モード設定回路からの前記第１の選択信号に応じて前記第２の周期信号に代えて前記第１の周期信号を選択し、
   前記周辺回路は、
   前記信号選択回路において前記第２の周期信号が選択されたとき、前記第２の周期信号の立上りに同期して前記書込データを前記複数のメモリセルに書込み、前記内部周期信号の立上りに同期して前記複数のメモリセルからデータを読出し、
   前記信号選択回路において前記第１の周期信号が選択されたとき、前記第１の周期信号の立上りおよび立下りに同期して前記書込データを前記複数のメモリセルに書込み、前記内部同期信号の立上りおよび立下りに同期して前記複数のメモリセルからデータを読出す、請求項４に記載の半導体記憶装置。
6. 前記信号選択回路は、外部参照電圧と内部参照電圧とを受け、前記モード設定回路からの前記第２の選択信号に応じて前記外部参照電圧に代えて前記内部参照電圧を選択し、前記モード設定回路からの前記第１の選択信号に応じて前記内部参照電圧に代えて前記外部参照電圧を選択し、
   前記周辺回路は、
   前記信号選択回路において前記内部参照電圧が選択されたとき、前記複数のメモリセルへの前記データの書込および読出に必要な信号を前記内部参照電圧を用いて当該半導体記憶装置に取込み、その取込んだ信号を用いて前記データの前記複数のメモリセルへの書込および読出を行ない、
   前記信号選択回路において前記外部参照電圧が選択されたとき、前記複数のメモリセルへの前記データの書込および読出に必要な信号を前記外部参照電圧を用いて当該半導体記憶装置に取込み、その取込んだ信号を用いて前記データの前記複数のメモリセルへの書込および読出を行なう、請求項４に記載の半導体記憶装置。
7. 外部電源電圧に基づいて前記内部参照電圧を発生し、その発生した内部参照電圧を前記信号選択回路へ出力する参照電圧発生回路をさらに備える、請求項６に記載の半導体記憶装置。
8. 前記信号選択回路は、第１の周期信号と相補な第２の周期信号と、参照電圧からなる参照信号とを受け、前記モード設定回路からの前記第２の選択信号に応じて前記第２の周期信号に代えて前記参照信号を選択し、前記モード設定回路からの前記第１の選択信号に応じて前記参照信号に代えて前記第２の周期信号を選択し、
   前記周辺回路は、
   前記信号選択回路において前記参照電圧が選択されたとき、前記第１の周期信号の立上りに同期して前記複数のメモリセルへの前記データの書込および読出を行ない、
   前記信号選択回路において前記第２の周期信号が選択されたとき、前記第１および第２の周期信号の立上りに同期して前記複数のメモリセルへの前記データの書込および読出を行なう、請求項４に記載の半導体記憶装置。
9. 前記信号選択回路は、前記第１の選択信号に応じて、前記通常動作モードにおいてのみ使用される複数の前記第１の信号を選択し、前記第２の選択信号に応じて、前記低速動作モードおよび前記通常動作モードの両方において使用される複数の前記第２の信号を選択する、請求項２に記載の半導体記憶装置。
10. 前記信号選択回路は、
    書込データを当該半導体記憶装置に取込むための第１の周期信号と、前記第１の周期信号と同じ周波数を有する内部周期信号を生成するための第２の周期信号とを受け、前記モード設定回路からの前記第２の選択信号に応じて前記第１の周期信号に代えて前記第２の周期信号を選択し、前記モード設定回路からの前記第１の選択信号に応じて前記第２の周期信号に代えて前記第１の周期信号を選択する第１の信号選択回路と、
    外部参照電圧と内部参照電圧とを受け、前記モード設定回路からの前記第２の選択信号に応じて前記外部参照電圧に代えて前記内部参照電圧を選択し、前記モード設定回路からの前記第１の選択信号に応じて前記内部参照電圧に代えて前記外部参照電圧を選択する第２の信号選択回路とを含み、
    前記周辺回路は、
    前記第１の信号選択回路において前記第２の周期信号が選択され、かつ、前記第２の信号選択回路において前記内部参照電圧が選択されたとき、前記複数のメモリセルへの前記データの書込および読出に必要な信号を前記内部参照電圧を用いて当該半導体記憶装置に取込み、その取込んだ信号を用いて前記第２の周期信号の立上りに同期した前記書込データの前記複数のメモリセルへの書込、および前記内部同期信号の立上りに同期した前記複数のメモリセルからのデータの読出を行ない、
    前記第１の信号選択回路において前記第１の周期信号が選択され、かつ、前記第２の信号選択回路において前記外部参照電圧が選択されたとき、前記複数のメモリセルへの前記データの書込および読出に必要な信号を前記外部参照電圧を用いて当該半導体記憶装置に取込み、その取込んだ信号を用いて前記第１の周期信号の立上りおよび立下りに同期した前記書込データの前記複数のメモリセルへの書込、および前記内部同期信号の立上りおよび立下りに同期した前記複数のメモリセルからのデータの読出を行なう、請求項９に記載の半導体記憶装置。
11. 外部電源電圧に基づいて前記内部参照電圧を発生し、その発生した内部参照電圧を前記第２の信号選択回路へ出力する参照電圧発生回路をさらに備える、請求項１０に記載の半導体記憶装置。
12. 前記信号選択回路は、
    書込データを当該半導体記憶装置に取込むための第１の周期信号と、前記第１の周期信号と同じ周波数を有する内部周期信号を生成するための第２の周期信号とを受け、前記モード設定回路からの前記第２の選択信号に応じて前記第１の周期信号に代えて前記第２の周期信号を選択し、前記モード設定回路からの前記第１の選択信号に応じて前記第２の周期信号に代えて前記第１の周期信号を選択する第１の信号選択回路と、
    前記第２の周期信号と相補な第３の周期信号と、参照電圧からなる参照信号とを受け、前記モード設定回路からの前記第２の選択信号に応じて前記第３の周期信号に代えて前記参照信号を選択し、前記モード設定回路からの前記第１の選択信号に応じて前記参照信号に代えて前記第３の周期信号を選択する第２の信号選択回路とを含み、
    前記周辺回路は、
    前記第１の信号選択回路において前記第２の周期信号が選択され、かつ、前記第２の信号選択回路において前記参照信号が選択されたとき、前記第２の周期信号の立上りに同期して前記書込データを前記複数のメモリセルに書込み、前記第２の周期信号の立上りに同期して前記複数のメモリセルからデータを読出し、
    前記第１の信号選択回路において前記第１の周期信号が選択され、かつ、前記第２の信号選択回路において前記第３の周期信号が選択されたとき、前記第１の周期信号の立上りおよび立下りに同期して前記書込データを前記複数のメモリセルに書込み、前記第２および第３の周期信号の立上りに同期して前記複数のメモリセルからデータを読出す、請求項９に記載の半導体記憶装置。
13. 前記信号選択回路は、
    外部参照電圧と内部参照電圧とを受け、前記モード設定回路からの前記第２の選択信号に応じて前記外部参照電圧に代えて前記内部参照電圧を選択し、前記モード設定回路からの前記第１の選択信号に応じて前記内部参照電圧に代えて前記外部参照電圧を選択する第１の信号選択回路と、
    第１の周期信号と相補な第２の周期信号と、参照電圧からなる参照信号とを受け、前記モード設定回路からの前記第２の選択信号に応じて前記第２の周期信号に代えて前記参照信号を選択し、前記モード設定回路からの前記第１の選択信号に応じて前記参照信号に代えて前記第２の周期信号を選択する第２の信号選択回路とを含み、
    前記周辺回路は、
    前記第１の信号選択回路において前記内部参照電圧が選択され、かつ、前記第２の信号選択回路において前記参照信号が選択されたとき、前記複数のメモリセルへの前記データの書込および読出に必要な信号を前記内部参照電圧を用いて取込み、その取込んだ信号を用いて前記第１の周期信号の立上りに同期した前記複数のメモリセルへのデータの書込および読出を行ない、
    前記第１の信号選択回路において前記外部参照電圧が選択され、かつ、前記第２の信号選択回路において前記第２の周期信号が選択されたとき、前記複数のメモリセルへの前記データの書込および読出に必要な信号を前記外部参照電圧を用いて取込み、その取込んだ信号を用いて前記第１および第２の周期信号の立上りに同期した前記複数のメモリセルへのデータの書込および読出を行なう、請求項９に記載の半導体記憶装置。
14. 外部電源電圧に基づいて前記内部参照電圧を発生し、その発生した内部参照電圧を前記第１の信号選択回路へ出力する参照電圧発生回路をさらに備える、請求項１３に記載の半導体記憶装置。
15. 前記信号選択回路は、
    書込データを当該半導体記憶装置に取込むための第１の周期信号と、前記第１の周期信号と同じ周波数を有する内部周期信号を生成するための第２の周期信号とを受け、前記モード設定回路からの前記第２の選択信号に応じて前記第１の周期信号に代えて前記第２の周期信号を選択し、前記モード設定回路からの前記第１の選択信号に応じて前記第２の周期信号に代えて前記第１の周期信号を選択する第１の信号選択回路と、
    外部参照電圧と内部参照電圧とを受け、前記モード設定回路からの前記第２の選択信号に応じて前記外部参照電圧に代えて前記内部参照電圧を選択し、前記モード設定回路からの前記第１の選択信号に応じて前記内部参照電圧に代えて前記外部参照電圧を選択する第２の信号選択回路と、
    前記第２の周期信号と相補な第３の周期信号と、参照電圧からなる参照信号とを受け、前記モード設定回路からの前記第２の選択信号に応じて前記第３の周期信号に代えて前記参照信号を選択し、前記モード設定回路からの前記第１の選択信号に応じて前記参照信号に代えて前記第３の周期信号を選択する第３の信号選択回路とを含み、
    前記周辺回路は、
    前記第１の信号選択回路において前記第２の周期信号が選択され、前記第２の信号選択回路において前記内部参照電圧が選択され、さらに、前記第３の信号選択回路において前記参照信号が選択されたとき、前記複数のメモリセルへの前記データの書込および読出に必要な信号を前記内部参照電圧を用いて当該半導体記憶装置に取込み、その取込んだ信号を用いて前記第２の周期信号の立上りに同期した前記書込データの前記複数のメモリセルへの書込および読出を行ない、
    前記第１の信号選択回路において前記第１の周期信号が選択され、前記第２の信号選択回路において前記外部参照電圧が選択され、さらに、前記第３の信号選択回路において前記第３の周期信号が選択されたとき、前記複数のメモリセルへの前記データの書込および読出に必要な信号を前記外部参照電圧を用いて当該半導体記憶装置に取込み、その取込んだ信号を用いて前記第１の周期信号の立上りおよび立下りに同期した前記書込データの前記複数のメモリセルへの書込、および前記第２および第３の同期信号の立上りに同期した前記複数のメモリセルからのデータの読出を行なう、請求項９に記載の半導体記憶装置。
16. 外部電源電圧に基づいて前記内部参照電圧を発生し、その発生した内部参照電圧を前記第２の信号選択回路へ出力する参照電圧発生回路をさらに備える、請求項１５に記載の半導体記憶装置。

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