JPH04318399A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置に関し
、特に、基準電圧等のトリミング用として用いられる不
揮発性の半導体メモリ装置に関する。

【０００２】

【従来の技術】従来の、この種の基準電圧などのトリミ
ング用の半導体メモリ装置の一例を図５に示す。図５の
従来例は、トリミング用コード信号の入力がシリアル入
力で、４個のトリミング用４ビットメモリが内蔵され、
トリミング信号が４ビットのパラレル出力であり、且つ
トリミング用コード信号の読出しがシリアル出力により
行われている半導体メモリ装置の構成例である。

【０００３】図５に示されるように、この従来例は、被
トリミング回路６８に対応して、入力端子８７から入力
されるシリアルなトリミング用コード信号２０８をパラ
レル信号に変換し、パラレルバス３０３に出力するシリ
アル・パラレル変換回路４４と、パラレルバス３０３か
らの信号を入力とするラッチ回路４５と、ラッチ回路４
５の出力信号を選択して出力するセレクト回路４６と、
セレクト回路４６の選択出力信号を受けて、それぞれ対
応する選択出力信号を格納するメモリ回路４７〜５０と
、これらのメモリ回路４７〜５０の出力信号を、それぞ
れ個別に入力とするトライステートバッファ５１〜６６
と、これらのトライステートバッファの出力信号をパラ
レルバス３０４に接続し、このパラレルバス３０４の信
号を入力としてパラレル・シリアル変換し、出力端子１
０５より、シリアルなトリミング用コード信号２１１を
出力するパラレル・シリアル変換回路６７とを備えて構
成される。

【０００４】次に、動作について説明する。図５におい
て、入力端子８７からは、シリアルなトリミング用コー
ド信号２０８がシリアル・パラレル変換回路４４に入力
され、パラレル信号に変換されてパラレルバス３０３に
出力される。このパラレル信号はラッチ回路４５にラッ
チされ、ラッチ回路４５より出力されるパラレルのトリ
ミング用コード信号は、セレクト回路４６に入力されて
、当該トリミング用コード信号の書込み対象となるメモ
リ回路が、メモリ回路４７、４８、４９および５０の内
より選択され、その選択されたメモリ回路に出力される
。例えば、セレクト回路４６においてメモリ回路４７が
選択されたものとすると、このトリミング用コード信号
は、メモリ回路４７に入力されて書込まれる。このよう
な選択動作を通じて、各メモリ回路から出力されるトリ
ミング用コード信号は、被トリミング回路６８に入力さ
れて、所定のトリミングが行われる。例えば、被トリミ
ング回路６８が基準電圧トリミング回路である場合には
、基準電圧のトリミングが行われる。

【０００５】ここにおいて、各メモリ回路からの出力信
号は、それぞれ対応するトライステートバッファ５１、
５２、５３および５４と、５５、５６、５７および５８
と、５９、６０、６１および６２と、６３、６４、６５
および６６とに対して入力され、且つ、各トライステー
トバッファに対応する制御端子８８〜１０３より入力さ
れる制御信号を介して、それぞれ個別のタイミングでパ
ラレルバス３０４に出力され、更にパラレル・シリアル
変換回路６７において、端子１０４より入力されるシス
テムクロック信号２０９を介して、シリアルのトリミン
グ用コード信号２１１に変換されて、出力端子１０５を
経由し出力される。図６（ａ）、（ｂ）および（ｃ）に
示されるのは、それぞれシステムクロック信号２０９、
トライステートバッファ５４に対して、端子９１より入
力される制御信号２１０および出力端子１０５より出力
されるシリアルなトリミング用コード信号２１１を示す
タイミング図であり、一例として、メモリ回路４７より
出力されたトリミング用コード信号が、トライステート
バッファ５４を介して、シリアル信号として出力端子１
０５より出力される例を示している。

【０００６】このようにして、入力端子８７より入力さ
れるトリミング用コード信号２０８に対応して、出力端
子１０５より当該トリミング用コード信号を取出すこと
により、両者の比較照合によって、メモリ回路に対する
不良チェックが行われる。

【０００７】

【発明が解決しようとする課題】上述した従来の半導体
メモリ装置においては、メモリ回路の不良検査を行う場
合に、内蔵されているメモリ回路ごとに、それぞれ格納
されている全ビットのデータをパラレル・シリアル変換
して読出す必要があり、従って、内蔵されるメモリ回路
の個数が増加し、不良検査の対象となるビット数が多く
なると、そのための膨大な検査時間を必要とするという
欠点がある。

【０００８】

【課題を解決するための手段】本発明の半導体メモリ装
置は、トリミング用コード信号を入力として、当該トリ
ミング用コード信号を書込むメモリ回路を備え、前記メ
モリ回路から読出される前記トリミング用コード信号に
より、対象トリミング回路に対して所定のトリミングを
行う半導体メモリ装置において、所定のテスト用コード
信号の入力に対応して、前記メモリ回路から読出される
テスト用コード信号を受けて、前記テスト用コード信号
の組合せビットを識別することにより、前記メモリ回路
の良否を判定する組合せビット識別回路を含むテスト回
路を備えて構成される。

【０００９】なお、前記組合せビット識別回路は、前記
メモリ回路を構成するメモリセルのレベルが“１”であ
るか、または“０”であるかを判定する手段として、前
記メモリセルのレベルに対応して設定される特定のテス
ト用コード信号の入力に対応して、“１”または“０”
の識別レベル信号を出力する論理回路により構成しても
よい。

【００１０】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１１】図１は本発明の基本構成を示すブロック図
であり、トリミング用コード信号が従来例の場合と同様
に、４ビットの信号である場合の一例である。図１に示
されるように、本発明の半導体メモリ装置は、トリミン
グ用コード信号の入力端子７１、システムクロックの入
力端子７２および７６、制御端子７２、７３、７４およ
び７５と、出力端子７７およびパラレルバス３０１およ
び３０２と、被トリミング回路１３に対応して、シリア
ル・パラレル変換回路１と、ラッチ回路２と、セレクト
回路３と、メモリ回路４、５、６および７と、テスト回
路８と、トライステートバッファ９、１０、１１および
１２と、パラレル・シリアル変換回路１３とを備えて構
成される。

【００１２】図１により明らかなように、本発明の従来
例と異なる点は、入力端子７１から入力されるテスト用
コード信号に対応して、メモリ回路４、５、６および７
から出力されるパラレルのテスト用コード信号が、新た
に設けられているテスト回路８に入力され、前記テスト
用コード信号の組合せビットの如何がテスト回路８内に
おいて識別され、この識別結果に対応して、テスト回路
８から出力される組合せビット識別信号が、各メモリ回
路ごとに対応するトライトライステートバッファ９、１
０、１１および１２を介して、パラレルバス２０２に出
力されていることである。即ち、本発明においては、ト
リミング用コード信号が選択されて格納されるメモリ回
路４〜７の試験用として、各メモリ回路から出力される
テスト用コード信号の特定の組合せビットがテスト回路
８において識別され、テスト回路８より出力される特定
の組合せビット識別信号のみにより、メモリ回路４〜７
の良否の判定を行うための試験を実行しようとするとこ
ろに、その特徴がある。

【００１３】図１において、入力端子７１より入力され
るシリアルなテスト用コード信号２０１が、シリアル・
パラレル変換回路１においてパラレル信号に変換されて
パラレルバス３０１に出力され、ラッチ回路２によりラ
ッチされて、セレクト回路３を介して、それぞれメモリ
回路４、５、６および７に入力されて格納される動作に
ついては、前述の従来例の場合と同様である。

【００１４】他方、それぞれのメモリ回路４、５、６お
よび７より出力されるテスト用コード信号は、テスト回
路８に含まれている、各メモリ回路４、５、６および７
に対応する組合せビット識別回路（図１のテスト回路８
には図示されていない）に入力されて、その組合せビッ
トが識別され、それぞれの組合せビット識別回路から出
力される識別レベル信号は、それぞれ対応するトライス
テートバッファ９、１０、１１および１２に入力され、
それぞれの制御端子７２、７３、７４および７５から入
力される制御信号２０３、２０４、２０５および２０６
を介して、それぞれ個別のタイミングでパラレルバス３
０２に出力され、更にパラレル・シリアル変換回路１３
において、端子７６より入力されるシステムクロック信
号２０２を介して、シリアルのテスト用コード信号２０
７に変換されて、出力端子７７を経由し出力される。

【００１５】なお、図４（ａ）、（ｂ）および（ｃ）に
示されるのは、それぞれシステムクロック信号２０２、
トライステートバッファ９に対し端子７２より入力され
る制御信号２０３および出力端子７７より出力されるシ
リアルなトリミング用コード信号２０７を示すタイミン
グ図であり、一例として、メモリ回路４より出力された
トリミング用コード信号が、トライステートバッファ９
を介して、シリアル信号として出力端子２０７より出力
される例を示している。

【００１６】図２に示されるのは、本発明におけるテス
ト回路の一実施例を含む第１の実施例を示す図で、図１
におけるメモリ回路４と、これに関連するセレクタ回路
３、テスト回路８およびトライステートバッファ９等に
対応する回路構成部分のみを抜粋して示した部分ブロッ
ク図である。従って、図２においては、図１におけるシ
リアル・パラレル変換回路１、ラッチ回路２、トライス
テートバッファ１０〜１２、パラレル・シリアル変換回
路１３等に対応する回路構成部分は省略されており、ま
た、図１におけるセレクト回路３およびテスト回路８も
、メモリ回路４に対応する部分のみが図示されている。 また、被トリミング回路１３に対するトリミング用コー
ド信号の入力線も、図１のメモリ回路４に対応する線の
みが記載されている。

【００１７】図２に示されるように、本実施例の部分構
成としては、被トリミング回路２５に対応して、セレク
ト回路１５（図１におけるセレクト回路３の、メモリ回
路４に対応する一部分のみを示す）と、メモリセル１７
、１８、１９および２０を含むメモリ回路１６（図１に
おけるメモリ回路４に対応する）と、ＮＯＲ回路２３に
より形成される組合せビット識別回路２２を含むテスト
回路２１（図１におけるテスト回路８の、メモリ回路４
に対応する一部分のみを示す）と、テスト回路２１に対
応するトライステートバッファ２４とを備えて構成され
る。なお、トライステートバッファ２４の出力信号は、
パラレルバス３０３の内の一つの線に接続されているが
、それ以外の他の線は、図１におけるメモリ回路５〜７
に対応してパラレルバス３０３に含まれる線であり、図
２においては、それらの他の線に対する接続線は、説明
上必要がないので省略されている。

【００１８】今、予め設定されるテスト用コード信号を
“００００”とし、メモリ回路１６の不良検査の実施に
おいて、メモリ回路１６に含まれているメモリセル１７
〜２０が“０”であると判定する場合についての動作説
明を行う。この場合における組合せビット識別回路２２
は、図２に示されるように、ＮＯＲ回路２３により形成
される。メモリセル１７〜２０から出力されるテスト用
コード信号は、端子７８〜８１を介してテスト回路２１
に入力され、組合せビット識別回路２２に含まれるＮＯ
Ｒ回路２３に入力される。この場合、各メモリセルから
ＮＯＲ回路２３に入力されるテスト用コード信号は、そ
れぞれ“０”であるため、端子８２から出力されてトラ
イステートバッファ２４に入力される識別レベル信号は
“１”レベルとなる。この識別レベル信号は、端子８３
から入力される制御信号２０８を介して、所定のタイミ
ングにてパラレルバス３０３に出力される。同様に、図
２には示されてはいないが、他のメモリ回路から出力さ
れるテスト用コード信号も、パラレルバス３０３に入力
され、これらのパラレルのテスト用コード信号は、図１
に示されるパラレル・シリアル変換回路６７により、シ
リアルのテスト用コード信号に変換されて出力される。 この場合、パラレル・シリアル変換回路６７から出力さ
れるシリアルなテスト用コード信号が“１１１１”であ
れば、内蔵されているメモリ回路における全メモリセル
が“０”であると判定される。

【００１９】次に、本発明の第２の実施例について説明
する。図３に示されるのは、第２の実施例におけるテス
ト回路のみを示す回路図で、このテスト回路以外の回路
構成要素については第１の実施例の場合と同様である。

【００２０】図３に示されるように、本実施例における
テスト回路２６は、ＮＯＲ回路３１を含む組合せビット
識別回路２７と、ＮＡＮＤ回路３２およびインバータ３
３を含む組合せビット識別回路２８と、ＮＯＲ回路３６
およびインバータ３４、３５を含む組合せビット識別回
路２９と、ＮＯＲ回路３９およびインバータ３７、３８
を含む組合せビット識別回路３０と、スイッチ４０〜４
３とを備えて構成される。

【００２１】図３において、テスト回路２６の内部には
、メモリ回路からのテスト用コード信号に対応する端子
８２〜８５に対して、テスト用コード信号“００００”
に対応する組合せビット識別回路２７と、テスト用コー
ド信号“１１１１”に対応する組合せビット識別回路２
８と、テスト用コード信号“０１０１”に対応する組合
せビット識別回路２９と、テスト用コード信号“１０１
０”に対応する組合せビット識別回路３０とを含む、四
つの組合せビット識別回路が設けられている。

【００２２】メモリ回路の良否判定の検査を行う場合に
は、全てのビットに対する全部の組合せを確認すること
は膨大な時間を要し、無意味である。そこで、通常は、
全てのビットが“０”あるいは“１”であるのか、また
は“０１０１”あるいは“１０１０”であるのか、とい
う組合せにより、各メモリセルに対して正確に書込みを
行い、且つ読出しができることを確認すれば十分である
。従って、テスト回路２６に入力されるテスト用コード
信号が全て“０”であることの確認については、スイッ
チ４０をオンとすることにより、テスト回路２６よりは
端子８６を介して“１”レベルの識別レベル信号が出力
され、テスト用コード信号が全て“１”であることの確
認については、スイッチ４１をオンとすることにより、
テスト回路２６よりは端子８６を介して、同様に“１”
レベルの識別レベル信号が出力される。また、“０１０
１”のテスト用コード信号、および“１０１０”のテス
ト用コード信号に対しては、それぞれスイッチ４２そよ
び４３をオンとすることにより、テスト回路２６からは
全く同様に“１”レベルの識別レベル信号が出力される
。即ち、極めて簡易な方法により、メモリ回路内のメモ
リセルの良否の判定を行うことが可能となる。

【００２３】

【発明の効果】以上説明したように、本発明は、半導体
メモリ装置におけるメモリ回路の不良検査時において、
テスト用コード信号の入力に対応して、メモリ回路から
読出されるテスト用コード信号の組合せビットを識別す
ることにより、前記メモリ回路の不良検査の所要時間を
短縮することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の基本構成を示すブロック図である。

【図２】本発明の第１の実施例における部分ブロック図
である。

【図３】本発明の第２の実施例における部分ブロック図
である。

【図４】本発明における信号のタイミングチャートを示
す図である。

【図５】従来例を示すブロック図である。

【図６】従来例における信号のタイミングチャートを示
す図である。

【符号の説明】

１、４４　　　　シリアル・パラレル変換回路２、４５
　　　　ラッチ回路 ３、１５、４６　　　　セレクト回路 ４〜７、１６、４７〜５０　　　　メモリ回路８、２１
、２６　　　　テスト回路 ９〜１２、２４、５１〜６６　　　　トライステートバ
ッファ １３、６７　　　　パラレル・シリアル変換回路１４、
２５、６８　　　　被トリミング回路１７〜２０　　　
　メモリセル ２２、２７〜３０　　　　組合せビット識別回路２３、
３１、３６、３９　　　　ＮＯＲ回路３２　　　　ＮＡ
ＮＤ回路 ３３〜３５、３７、３８　　　　インバータ４０〜４３
　　　　スイッチ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　トリミング用コード信号を入力として
   、当該トリミング用コード信号を書込むメモリ回路を備
   え、前記メモリ回路から読出される前記トリミング用コ
   ード信号により、対象トリミング回路に対して所定のト
   リミングを行う半導体メモリ装置において、所定のテス
   ト用コード信号の入力に対応して、前記メモリ回路から
   読出されるテスト用コード信号を受けて、前記テスト用
   コード信号の組合せビットを識別することにより、前記
   メモリ回路の良否を判定する組合せビット識別回路を含
   むテスト回路を備えることを特徴とする半導体メモリ装
   置。
2. 【請求項２】　　前記組合せビット識別回路が、前記メ
   モリ回路を構成するメモリセルのレベルが“１”である
   か、または“０”であるかを判定する手段として、前記
   メモリセルのレベルに対応して設定される特定のテスト
   用コード信号の入力に対応して、“１”または“０”の
   識別レベル信号を出力する論理回路により構成されるこ
   とを特徴とする請求項１記載の半導体メモリ装置。