[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPS63201575A - Method for testing circuit mounted on printed circuit board - Google Patents

Method for testing circuit mounted on printed circuit board

Info

Publication number
JPS63201575A
JPS63201575A JP62033425A JP3342587A JPS63201575A JP S63201575 A JPS63201575 A JP S63201575A JP 62033425 A JP62033425 A JP 62033425A JP 3342587 A JP3342587 A JP 3342587A JP S63201575 A JPS63201575 A JP S63201575A
Authority
JP
Japan
Prior art keywords
printed circuit
net
circuit board
probe
pin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62033425A
Other languages
Japanese (ja)
Other versions
JPH077042B2 (en
Inventor
Hayashi Kajitani
梶谷 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP62033425A priority Critical patent/JPH077042B2/en
Publication of JPS63201575A publication Critical patent/JPS63201575A/en
Publication of JPH077042B2 publication Critical patent/JPH077042B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

PURPOSE:To test a circuit which a probe pin can not be stood without providing a land for testing and a test point by dividing and extracting the circuit where the probe pin can not be stood and supplying a test pattern to the whole circuit. CONSTITUTION:A CPU 1 read and stores package design information on all components mounted on a printed circuit board and logic design information on a printed board in a memory 4. Then the CPU 1 reads information on one net and judges and registers whether or not a pin can be stood on the read net in the table in the memory 4. Then all pieces of net information are read and then an advance to a step 108 is made; when there is a net where a probe pin can not be stood, logic design information on one net in a pin stand disable net table to form division circuits. This process is repeated to generate a test pattern for all probe pin standing disable sequence on the printed circuit board.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプリント基板の動作テストを行なうインサーキ
ットテスタに係り、特に、プリント基板上で電子部品同
士が直接接続される等してプローブピンを接触すること
ができない回路のインサーキットテストを行なうのに好
適なプリント基板搭載回路試験方法に関する。
Detailed Description of the Invention [Field of Industrial Application] The present invention relates to an in-circuit tester for testing the operation of a printed circuit board, and in particular, it relates to an in-circuit tester for testing the operation of a printed circuit board, and in particular, for testing probe pins when electronic components are directly connected to each other on the printed circuit board. The present invention relates to a printed circuit board mounted circuit testing method suitable for in-circuit testing of circuits that cannot be contacted.

〔従来の方法〕[Conventional method]

第3図はインサーキットテスタと被検査プリント基板の
概要図である。第3図において、テスタCPU 9はフ
ロッピーディスク8から読出したテストパターン情報に
従い、テーブル10上のテストピン11に検査信号を出
力し、被検査プリント基板14の搭載回路から返ってき
たデータを演算処理する。
FIG. 3 is a schematic diagram of an in-circuit tester and a printed circuit board to be tested. In FIG. 3, the tester CPU 9 outputs a test signal to the test pin 11 on the table 10 according to the test pattern information read from the floppy disk 8, and processes the data returned from the circuit mounted on the printed circuit board 14 to be tested. do.

テスト治具製造数値制御情報に基づいて位置が設定され
るテスト治具13のプローブピン14と、テスタビン1
1とは、自動布線数値制御情報に基づいてケーブル12
により布線接続される。プリント基板15の表側には、
回路を構成する電子部品16.17等が搭載される。
The probe pin 14 of the test jig 13 whose position is set based on the test jig manufacturing numerical control information and the test tube 1
1 means cable 12 based on automatic wiring numerical control information.
Wired connection is made by On the front side of the printed circuit board 15,
Electronic components 16, 17, etc. that make up the circuit are mounted.

プリント基板15は、通常、格子点位置に等間隔に部品
ピン挿入用の穴が穿設されている。そして、電子部品の
ピンはプリント基板15の裏側で接続され、回路が構成
されるようになっている。
The printed circuit board 15 usually has holes for inserting component pins formed at equal intervals at grid point positions. The pins of the electronic components are connected on the back side of the printed circuit board 15 to form a circuit.

近年、電子部品の小型化が進み、ICのピン等はプリン
ト基板の穴の間隔より狭いピン間隔のもの(以下、格子
踏み外し部品という。)も出現している。また、プリン
ト基板の搭載回路規模も大きくするようになってきてお
り、このため、電子部品をプリント基板の表面側で直に
接続する(か斯る部品を表面実装部品という。)場合が
多い。
In recent years, as electronic components have become smaller, some IC pins and the like (hereinafter referred to as lattice-missing components) have appeared whose pin spacing is narrower than the hole spacing of a printed circuit board. Additionally, the scale of the circuits mounted on printed circuit boards has become larger, and for this reason electronic components are often directly connected to the front surface of the printed circuit board (such components are referred to as surface-mounted components).

かする場合、テスト用のプローブピン14は、第3図に
示すように基板の裏側から接触させる構成のため、個々
の電子部品の良否のテストはできない。
In this case, since the test probe pins 14 are brought into contact with the back side of the board as shown in FIG. 3, it is not possible to test the quality of individual electronic components.

このため、従来は、例えば、エレクトロニックパッケー
ジング テクノロジー(ElectronicPack
aging Technology)1986.2.V
ol、2.No、2の「高密度高多層化における検査シ
ステムの動向j等に記載されているように、プリント基
板の実装設計時に、表面実装部品にはプローブピン接触
用の専用ランドを設け、格子踏み外し部品にはテストポ
イントを準備するようにしている。
For this reason, conventionally, for example, electronic packaging technology (ElectronicPack
aging Technology) 1986.2. V
ol, 2. As described in No. 2, "Trends in inspection systems for high-density, high-multilayer technology, etc.," when designing printed circuit board mounting, surface mount components are provided with dedicated lands for contacting probe pins, and parts that miss the grating are I am trying to prepare test points for this.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記従来技術は、表面実装部品や格子踏み外し部品同士
が非常に接近して実装され直接接続された場合のプロー
ブピンの接触方法については配慮しておらず、表面実装
部品や格子踏み外し部品が近接して実装され接続された
場合には、専用ランドや格子引き出し接触点を作成する
ことができず、この様な部品のテストができなくなると
いう問題点がある。
The above-mentioned conventional technology does not take into account the contact method of the probe pin when the surface mount components and the grid off-grid components are mounted very close to each other and are directly connected. If the components are mounted and connected, there is a problem that it is not possible to create dedicated lands or grid extraction contact points, making it impossible to test such components.

表面実装部品や格子踏み外し部品を使用した場合、実装
設計段階からプリント基板のテスト方法を考慮した設計
を行なわなくてはならず、高密度プリント基板の実装設
計を行なう際には、いかに無駄な間隙を作らずに効率良
く実装するが目的であるため、テスト用のランドや格子
引き出しのテストポイントを作成することは実装設計の
障害となっている。
When using surface mount components or grating off-grid components, it is necessary to consider the test method of the printed circuit board from the mounting design stage. Since the purpose is to implement efficiently without creating any problems, creating test lands and grid drawer test points is an obstacle to implementation design.

本発明の目的は、上記の様に実装設計に影響することな
く、インサーキットテスタによる表面実装部品、格子踏
み外し部品搭載プリント基板のテストを実施することが
できるプリント基板搭載回路試験方法を提供することに
ある。
An object of the present invention is to provide a printed circuit board mounting circuit testing method that allows testing of printed circuit boards mounted with surface mount components and grid off-grid components using an in-circuit tester without affecting the mounting design as described above. It is in.

(問題点を解決するための手段〕 上記目的は、試験対象プリント基板の回路を、プローブ
ピン立て可能な回路とプローブビン立て不可能な回路に
分割し、プローブピン立て可能な回路は論理接続ネット
1ネツトに対し1ピンずつプローブピンを接触させて部
品の動作テストを行ない、プローブピン立て不可能回路
は該回路゛を含む回路を抽出し、このプローブピン立て
不可能領域を囲むプローブビン立て可能部品へプローブ
ピンを接触させ、このプローブピンで囲む回路に対して
テストパターンを発生し、このテストパターンを先にプ
ローブピン立て可能領域に立てたプローブピンより供給
し、出力値を確認するようにすることにより、達成され
る。
(Means for solving the problem) The above purpose is to divide the circuit of the printed circuit board under test into circuits that can be pinned with probe pins and circuits that cannot be pinned with probes, and the circuits that can be pinned with probes are connected to logical connection networks. Test the operation of the component by touching one probe pin to each net, and extract circuits that include the circuit where probe pins cannot be set, and make probe bins that can surround the area where probe pins cannot be set. A probe pin is brought into contact with the component, a test pattern is generated for the circuit surrounded by this probe pin, and this test pattern is supplied from the probe pin that was previously set up in the area where the probe pin can be set up to check the output value. This is achieved by doing so.

〔作用〕[Effect]

プローブピン立て不可能な回路は、これを分割抽出し、
該回路全体に対してテストパターンを供給し、その出力
値により当該回路及び構成部品の良否を判定する。これ
により、テスト用のランドやテストポイントを設けずに
プローブピン立て不可能回路の試験が可能となり、実装
設計が容易になると共に、より大規模回路を蜜にプリン
ト基板に搭載することが可能となる。
For circuits that cannot be probe pinned, divide and extract them.
A test pattern is supplied to the entire circuit, and the quality of the circuit and its components is determined based on the output value. This makes it possible to test circuits that cannot be probe pinned without providing test lands or test points, which simplifies mounting design and allows larger circuits to be mounted on printed circuit boards. Become.

〔実施例〕〔Example〕

以下、本発明の一実施例を図面を参照して説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.

第2図は本発明の一実施例に係るプリント基板搭載回路
試験方法を実施する装置構成図である。
FIG. 2 is a configuration diagram of an apparatus for carrying out a printed circuit board mounting circuit testing method according to an embodiment of the present invention.

第2図において、1は中央処理装置(CPtl)であり
、定められたプログラムに従い各周辺機器からのデータ
の取り出し、処理及び各周辺機器の動作の制御を行なう
。2はビデオターミナルで、CPU 1へのバッチジゴ
プ投入及びジョブラン結果の確認を行なうためのもので
ある。3は磁気ディスク装置で、検査対象であるプリン
ト基板の論理設計情報及び実装設計情報、CPU iで
の処理の途中結果を収納する。4はメモリで、CPU 
1を動作させるプログラムを収納する。5は祇テープ出
力装置で、CPU 1における処理で決定されたプロー
ブピンのピン立て位置をインサーキットテスタのテスト
治具製造数値制御用紙チー・プに出力し、またインサー
キットテスタのテスタピンとテスト治具との布線接続を
自動布線数値制御用紙テープに出力する。
In FIG. 2, a central processing unit (CPtl) 1 extracts and processes data from each peripheral device according to a predetermined program, and controls the operation of each peripheral device. 2 is a video terminal for inputting batch jobs to the CPU 1 and checking job run results. A magnetic disk device 3 stores logical design information and packaging design information of the printed circuit board to be inspected, as well as intermediate results of processing by the CPU i. 4 is memory, CPU
Contains the program that operates 1. 5 is a tape output device that outputs the pin position of the probe pin determined by the processing in the CPU 1 to the test jig manufacturing numerical control paper chip of the in-circuit tester, and also outputs the pin position of the probe pin determined by the processing in the CPU 1 to the test jig manufacturing numerical control paper chip of the in-circuit tester. Outputs the wiring connection with the tool onto automatic wiring numerical control paper tape.

6はフロッピーディスク出力装置で、インサーキットテ
スタで使用するテストパターン情報をフロッピーディス
クへ収納する。7はラインプリンタ装置で、CPU 1
におけるジョブの処理結果を出力する。
A floppy disk output device 6 stores test pattern information used in the in-circuit tester on a floppy disk. 7 is a line printer device, CPU 1
Outputs the job processing results in .

第1図はプリント基板試験方法の一例を示すフローチャ
ートである。先ず、第2図のビデオターミナル2からC
PU 1への作業開始が指示され、CPU1での処理が
スタートする(ステップ100)。
FIG. 1 is a flowchart showing an example of a printed circuit board testing method. First, from video terminal 2 to C in Figure 2
PU 1 is instructed to start work, and processing in CPU 1 starts (step 100).

CPU 1は、プリント基板上へ搭載している全部品の
実装設計情報を磁気ディスク装置i3から読み取り、メ
モリ4へ収納する(ステップ101)。実装設計情報は
、第4図(a)に示すように、一部品の実装情報である
「部品情報」がプリント基板上の部品数分だけ繰り返し
て成り、各「部品情報」は、プリント基板上へ搭載した
部品の物理的な「実装位置名」や表面実装部品、格子踏
み外し部品、を表わす「部品種別」部品をプリント基板
の表面へ搭載したか裏面へ搭載したかを区別するための
「部品取り付は方向」、部品の持つピンの実装情報を表
わす「ピン番号」、「ピン座標」より構成される。尚、
「ピン番号」、「ピン座標」は、当該部品のピン数分繰
り返される。
The CPU 1 reads the mounting design information of all the components mounted on the printed circuit board from the magnetic disk device i3, and stores it in the memory 4 (step 101). As shown in Fig. 4(a), the mounting design information consists of "component information" which is the mounting information of one component repeated as many times as the number of components on the printed circuit board, and each "component information" is ``Component type'' that indicates the physical ``mounting position name'' of the component mounted on the board, surface mount component, or grid off-grid component. The mounting information consists of "direction,""pinnumber," which represents the mounting information of the pins of the component, and "pin coordinates." still,
The "pin number" and "pin coordinates" are repeated for the number of pins of the component.

CPU 1はこのような実装設計情報を読み取った後、
磁気ディスク装置3中のプリント基板の論理設計情報を
1同量位接続(以下、「ネット」と称す)読み取りメモ
リ4へ格納する(102 )。ここで、プリント基板の
論理設計情報とは、ぶりんと基板上の電子部品の論理的
な接続関係を示すデータであり、第4図(b)にその具
体例を示す。第4図(b)は1ネツト分の論理設計情報
を表現したもので、1部品の実装設計情報を指す「実装
位置ポインタ」、ネットに接続する部品ピンの「ピン番
号」、着目ネットの「ネット番号」がネット内ピン数分
収納されている。
After reading such mounting design information, CPU 1
The logical design information of the printed circuit board in the magnetic disk device 3 is read in one equivalent connection (hereinafter referred to as "net") and stored in the memory 4 (102). Here, the logical design information of the printed circuit board is data indicating the logical connection relationship between electronic components on the board and the printed circuit board, and a specific example thereof is shown in FIG. 4(b). Figure 4(b) represents the logical design information for one net, including the "mounting position pointer" pointing to the mounting design information of one component, the "pin number" of the component pin connected to the net, and the ""Netnumber" is stored for the number of pins in the net.

CPU 1は、この1ネツトの情報を読み取った後、論
理設計情報が終了か否か判断(ステップ103)し、終
了であれば論理回路分割処理10Bへ進む。
After reading this one net information, the CPU 1 determines whether the logic design information is complete (step 103), and if so, proceeds to logic circuit division processing 10B.

論理設計情報が終了でない場合はステップ104へ進み
、読み取ったネット上へピンを立てる事が可能か否か判
断する。この判断は、1ネツトに接続する部品のピン全
てが表面実装部品のプリント基板表面搭載であるか、又
は格子踏み外し部品であるか、又は通常部品のプリント
基板裏面搭載であるかにより行う。この判断(ステップ
104)の結果、1ネツト上の部品ピンの何れか1ピン
でもピン立て可能な点がなればステップ106へ進み、
プローブピン割り当て処理を行なう。1ネツト上に全く
プローブピンを立てる場所がない場合、このネットはプ
ローブピン立て不可ネットとしてメモ+74内に設けた
第4図(d)に示すピン立て不可ネットテーブルへ登録
し、次の1ネツトの読み込み処理102へ戻る。ステッ
プ106のプローブピン立て位置決定では、■ネットに
必らずプローブピンが1ピン立つようにプローブピン割
り当てを行なう。
If the logical design information is not complete, the process advances to step 104, and it is determined whether it is possible to place a pin on the read net. This judgment is made based on whether all the pins of the components connected to one net are surface-mounted components mounted on the front surface of the printed circuit board, components that are off-grid components, or regular components mounted on the back surface of the printed circuit board. As a result of this judgment (step 104), if any one of the component pins on one net can be pinned, the process advances to step 106.
Perform probe pin assignment processing. If there is no place to set a probe pin on one net, this net is registered as a net where probe pins cannot be set in the net table where pins cannot be set as shown in Figure 4(d) provided in Memo+74, and the next net is The process returns to the reading process 102. In step 106, where the probe pin stand position is determined, the probe pin assignment is performed so that one probe pin stands on the (1) net without fail.

こうして決定したプローブピン番号は、メモリ4内に設
けた第4図(C)に示すピン立て可テーブルへステップ
102で読み取ったネット情報の当該位置ヘセットし登
録する。
The probe pin number determined in this way is set and registered at the corresponding position of the net information read in step 102 in the pin setting table shown in FIG. 4(C) provided in the memory 4.

磁気ディスク装置4中のネット情報を全て読み取り、プ
ローブビン立て不可ネットとプローブピン立て可ネット
が分類できたならステップ108の処理へ進み、回路分
割処理を行なう。
Once all the net information in the magnetic disk drive 4 has been read and the nets that cannot be probe bin erected and the nets that can be erected probe pins have been classified, the process proceeds to step 108, where circuit division processing is performed.

ステップ108では、プローブピン立て不可ネットがあ
るか否かを判断し、該ネットが全くない場合にはステッ
プ114に進み、通常電子部品の処理を行なう。ステッ
プ108の判断の結果、プローブピン立て不可ネットが
存在する場合は、ピン立て不可ネットテーブル上の1ネ
ツト分の論理設計情報を書き換える。つまり、実装位置
ポインタの昇順あるいは降順にネット上の部品ピンを並
べ換え、同一実装位置にある部品のピンを集める(ステ
ップ109)。例えば第5図に示す回路がプリント基板
上に搭載されている場合(図中斜線を施しである部品が
プローブビン立て不可部品で、英大文字が実装位置ポイ
ンタ数で、1桁のアラビア数字がピン番号で、700番
台の数字がネット番号である。)、ステップ109の処
理を行なう前のピン立て不可ネットテーブルの内容は第
6図(a)の様になっているが、ステップ109の処理
が実行されると、第6図(b)に示す内容となる。ここ
で、このピン立て不可部品に接続するネット番号(70
0番台の数字)に着目し、同じ実装位置に接続するネッ
ト番号を分類し、プローブピン立て不可系列を作成する
。第5図の場合、第7図のステップ801で示す様に、
ネット番号701−702−703−704の組と70
5がそれぞれプローブビン立て不可系列である事が解る
。この様にして、第1図のステップ110においてプリ
ント基板上の全てのプローブピン立てに不可ネット系列
を作成する。次にここで作成したプローブピン立て不可
ネット系列に対し入力テストパターン(TP)を与える
ためのプローブピン立て位置や出力値を観測するプロー
ブピン立て位置を決定するネットを付加する処理(ステ
ップ112)を行なう、ここで完成するネット系列が目
的とする分割回路となる。処理手順は、先づステップ1
11でプローブピン立て不可系列がまだテーブルに残っ
ているか否か調べ、残りが無ければステップ114の通
常ネットのテストパターンTP生成へ進む。プローブピ
ン立て不可系列が存在する場合、着目しているプローブ
ピン立て不可系列に含まれる実装位置の部品に接続する
全てのネットをプローブピン立て可ネットテーブルより
抽出し、プローブピン立て不可ネットと合わせた分割回
路を形成する。
In step 108, it is determined whether or not there is a net that cannot be used to set the probe pin. If there is no such net, the process proceeds to step 114, and normal electronic component processing is performed. As a result of the determination in step 108, if there is a net that cannot be pinned, the logic design information for one net on the net table that cannot be pinned is rewritten. That is, the component pins on the net are rearranged in ascending or descending order of the mounting position pointer, and pins of components located at the same mounting position are collected (step 109). For example, if the circuit shown in Figure 5 is mounted on a printed circuit board (the parts with diagonal lines in the diagram are parts that cannot be mounted on a probe bottle, the capital letters are the mounting position pointer numbers, and the one-digit Arabic numerals are the pins). (The numbers in the 700s are net numbers.) The contents of the net table that cannot be pinned before the process of step 109 is as shown in Figure 6(a), but the process of step 109 is When executed, the contents shown in FIG. 6(b) will be obtained. Here, specify the net number (70
(numbers in the 0 range), classify the net numbers connected to the same mounting position, and create a series in which the probe pin cannot be set. In the case of FIG. 5, as shown in step 801 of FIG.
Net number 701-702-703-704 and 70
It can be seen that 5 is a series in which the probe bottle cannot be set. In this way, in step 110 of FIG. 1, an impossible net series is created for all the probe pin stands on the printed circuit board. Next, a process of adding a net for determining the probe pin position for providing an input test pattern (TP) and the probe pin position for observing the output value to the net series where the probe pin cannot be set created here (step 112) The net series completed here becomes the target divided circuit. The processing procedure is first step 1.
In step 11, it is checked whether or not there are any sequences in which probe pinning is not possible. If there is a series where probe pin-setting is not possible, extract all nets that connect to components at the mounting position included in the probe-pin-setting impossible series from the probe pin-setting possible net table, and combine them with the probe pin-setting impossible nets. form a divided circuit.

第5図の場合、第7図のステップ802と803の処理
手順となり、分割回路1.Itが完成する。次に、この
分割回路に対しテストパターンを発生させ、この結果は
一旦磁気ディスク装置3へ出力する(ステップ113)
。ステップlit〜113の処理を繰り返すことにより
、プリント基板上の全プローブピン立て不可系列に対す
るテストパターンを発生することができる。
In the case of FIG. 5, the processing procedure is steps 802 and 803 in FIG. 7, and the division circuit 1. It is completed. Next, a test pattern is generated for this divided circuit, and the result is temporarily output to the magnetic disk device 3 (step 113).
. By repeating the processes from steps lit to 113, test patterns for all probe pin-setting impossible series on the printed circuit board can be generated.

次に、ステップ114へ進み通常電子部品に対するパタ
ーン発生を行ないこのテストパターンも一旦磁気ディス
ク3へ出力しておき、ステップ115においてステップ
113で作成した分割回路のテストパターンと、ステッ
プ114で作成したテストパターンを磁気ディスク装置
3より読み取りインサーキットテスタ用テストパターン
として編集しフロッピーディスク装置6へ出力する。
Next, the process advances to step 114 to generate a pattern for normal electronic components, and this test pattern is also temporarily output to the magnetic disk 3. In step 115, the test pattern for the divided circuit created in step 113 and the test pattern created in step 114 are generated. The pattern is read from the magnetic disk device 3, edited as a test pattern for the in-circuit tester, and outputted to the floppy disk device 6.

最後にプローブピン立て可ネットテーブルと実装設計情
報に従ってテスト治具製造数値制御用紙テープと自動布
線数値制御用紙テープに出力しくステップ116)全て
の処理を完了する。
Finally, output the test jig manufacturing numerical control paper tape and the automatic wiring numerical control paper tape according to the probe pin erecting net table and mounting design information to complete all processes (step 116).

以上説明した様に、本実施例によれば、プリント基板搭
載回路の回路論理に従った分割方法ではなく、搭載部品
の形状、取付状態等によって生じた任意のプローブビン
立て不可領域に従った分割方法であるため、プリント基
板搭載回路の大規模化に容易に対応することができる。
As explained above, according to this embodiment, the division is not performed according to the circuit logic of the circuit mounted on the printed circuit board, but is performed according to the arbitrary region where the probe bin cannot be set up due to the shape of the mounted components, the mounting condition, etc. Since this is a method, it is possible to easily cope with increasing the scale of circuits mounted on printed circuit boards.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、プローブピンを接触させる事のできな
い部品同士が接続するネットがプリント基板上に存在す
る場合、当該部品と当該部品を囲むプローブピン接触可
能部品とで構成する分割回路を作成し、テストパターン
を発生することができるため、直接プローブピンを立て
る事のできないプリント基板に対してもインサーキット
テスタによる動作テストを行なう事ができる。
According to the present invention, when there is a net on a printed circuit board that connects components that cannot be brought into contact with probe pins, a divided circuit is created that is composed of the components and the components that can be contacted by the probe pins surrounding the components. Since test patterns can be generated, operation tests can be performed using an in-circuit tester even on printed circuit boards for which probe pins cannot be directly installed.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の処理手順の一実施例を示すフローチャ
ート、第2図は本発明を実施する電子計算機の機器構成
図、第3図はインサーキットテスタとプリント基板の概
念図、第4図(a)、Φ)、 (C)。 (d)は夫々実装設計情報、論理接続情報、ピン立て可
テーブル、ピン立て不可テーブルの説明図、第5図は本
発明の通用例を示す回路図、第6図(a)。 (b)は本発明による計算機メモリ内のテーブルの書換
動作の説明図、第7図は分割回路作成手順を示すフロー
チャートである。 1・・・中央処理装置(CPU)、2・・・ビデオター
ミナル、3・・・磁気ディスク装置、4・・・メモリ、
5・・・紙テープ出力装置、6フロツピーデイスク出力
装置、7・・・ラインプリンタ装置、8・・・フロッピ
ーディスク入力装置、9・・・テスタcpu 。 代理人 弁理士  秋  本  正  実第1図 第2図 第3図 1日 第4図 第5図 第6図 (a)(b) 手続有口正置(自発) 昭和63年3月10日
Fig. 1 is a flowchart showing one embodiment of the processing procedure of the present invention, Fig. 2 is a diagram of the equipment configuration of a computer implementing the present invention, Fig. 3 is a conceptual diagram of an in-circuit tester and a printed circuit board, and Fig. 4 (a), Φ), (C). (d) is an explanatory diagram of mounting design information, logical connection information, a pin-up possible table, and a pin-up impossible table, respectively; FIG. 5 is a circuit diagram showing a general example of the present invention; and FIG. 6 (a). (b) is an explanatory diagram of the table rewriting operation in the computer memory according to the present invention, and FIG. 7 is a flowchart showing the procedure for creating a divided circuit. 1...Central processing unit (CPU), 2...Video terminal, 3...Magnetic disk device, 4...Memory,
5... Paper tape output device, 6... Floppy disk output device, 7... Line printer device, 8... Floppy disk input device, 9... Tester CPU. Agent Patent Attorney Tadashi Akimoto Figure 1 Figure 2 Figure 3 Figure 1 Day Figure 4 Figure 5 Figure 6 (a) (b) Arrangement of procedure (voluntarily) March 10, 1988

Claims (1)

【特許請求の範囲】[Claims] 1、プリント基板へ立てたプローブピンよりテストパタ
ーンを基板搭載回路部品へ供給して電子部品からの出力
信号を観測するインサーキットテスタにおいて、プリン
ト基板上の電子部品の論理的接続関係を示す論理設計情
報と、プリント基板のプリントパターンの接続状態及び
プリント基板上の電子部品の搭載状態を示す実装設計情
報とを予め記録し、該論理設計情報と実装設計情報を処
理してプローブピン立て不可能な電子部品が互いに直接
接続している論理接続情報をそれ以外の論理接続情報か
ら分離し、プローブピン立て不可能な電子部品同士が互
いに接続している論理回路単位に当該論理回路のテスト
パターンを発生させ、このプローブピン立て不可能な前
記論理回路に接続するテストポイントにプローブピンを
立て前記テストパターンにて該論理回路のテストを行な
うことを特徴とするプリント基板搭載回路試験方法。
1. In an in-circuit tester that supplies test patterns to circuit components mounted on the board from probe pins set up on the printed circuit board and observes output signals from the electronic components, a logic design that shows the logical connection relationships of electronic components on the printed circuit board. information and mounting design information indicating the connection state of the printed circuit board's printed circuit board and the mounting state of electronic components on the printed circuit board, and process the logic design information and mounting design information to make it impossible to set up probe pins. Separates logical connection information where electronic components are directly connected to each other from other logical connection information, and generates a test pattern for each logic circuit where electronic components that cannot be probe pinned are connected to each other. A method for testing a circuit mounted on a printed circuit board, characterized in that a probe pin is set up at a test point connected to the logic circuit where it is impossible to set a probe pin, and the logic circuit is tested using the test pattern.
JP62033425A 1987-02-18 1987-02-18 Printed circuit board circuit test method Expired - Fee Related JPH077042B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62033425A JPH077042B2 (en) 1987-02-18 1987-02-18 Printed circuit board circuit test method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62033425A JPH077042B2 (en) 1987-02-18 1987-02-18 Printed circuit board circuit test method

Publications (2)

Publication Number Publication Date
JPS63201575A true JPS63201575A (en) 1988-08-19
JPH077042B2 JPH077042B2 (en) 1995-01-30

Family

ID=12386203

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62033425A Expired - Fee Related JPH077042B2 (en) 1987-02-18 1987-02-18 Printed circuit board circuit test method

Country Status (1)

Country Link
JP (1) JPH077042B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0404940A1 (en) * 1988-04-28 1991-01-02 Fanuc Ltd. Memory testing system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0404940A1 (en) * 1988-04-28 1991-01-02 Fanuc Ltd. Memory testing system
EP0404940A4 (en) * 1988-04-28 1992-03-25 Fanuc Ltd Memory testing system

Also Published As

Publication number Publication date
JPH077042B2 (en) 1995-01-30

Similar Documents

Publication Publication Date Title
JPH0756878B2 (en) Inspection method of printed wiring board
NL2024200B1 (en) A method for debugging a printed circuit board.
JP3191467B2 (en) Printed circuit board inspection data creation method
JP4160656B2 (en) Printed circuit board test method
JPS63201575A (en) Method for testing circuit mounted on printed circuit board
JP2523483B2 (en) Probe point determination device
CN114254583B (en) Method, device, equipment and storage medium for checking pin connection of device
JPH0636008B2 (en) Printed circuit board test method
JP3131047B2 (en) Wiring test method
JP3030935B2 (en) Automatic wiring method for wiring equipment for surface mounting
JP3691925B2 (en) Soldering appearance inspection apparatus and soldering appearance inspection method
JPH0787207B2 (en) Integrated circuit test equipment
JP2003307543A (en) Apparatus and method for inspecting lsi
JP2866105B2 (en) Pin display method of printed circuit board in figure processing device
JPS6363068B2 (en)
JP2964746B2 (en) Automatic verification processing method for printed circuit board
JP2539055B2 (en) Integrated circuit test equipment
Deno et al. A rapid prototyping methodology for reverse engineering of legacy electronic systems
GB2184555A (en) Assembling a module library for the generation of a PCB test program
CN117933173A (en) Pin processing method and device, storage medium and electronic equipment
JPH07209383A (en) Failure analyzer of printed circuit board
WO2004114050A2 (en) Method to evaluate and improve the testability of electronic products
Caulcutt et al. CAD postprocessing-how to increase quality in board manufacturing
JP2001155046A (en) Short-circuit inspecting device for integrated circuit and computer readable recording medium with recorded short-circuit inspection processing program
JPH0593758A (en) Generation of in-circuit test pattern

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees