JPS63198334A - 半導体シリコンウエ−ハの製造方法 - Google Patents
半導体シリコンウエ−ハの製造方法Info
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- JPS63198334A JPS63198334A JP2955687A JP2955687A JPS63198334A JP S63198334 A JPS63198334 A JP S63198334A JP 2955687 A JP2955687 A JP 2955687A JP 2955687 A JP2955687 A JP 2955687A JP S63198334 A JPS63198334 A JP S63198334A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、ＬＳＩ、超ＬＳＩ等の半導体デバイスに用い
られるシリコンウェーハの製造方法に関する。
られるシリコンウェーハの製造方法に関する。
［従来の技術］
従来、ＩＣやＬＳＩ用のシリコン基板には鏡面ウェーハ
が用いられてきた。
が用いられてきた。
最近、ＬＳＩから超ＬＳＩとデバーｒスの高集積化、高
密度化が進むにつれて、ドーパント濃度の微少な変化や
、結晶欠陥の発生が少ないエビクキシャルウエーハが注
目されてきつつある。
密度化が進むにつれて、ドーパント濃度の微少な変化や
、結晶欠陥の発生が少ないエビクキシャルウエーハが注
目されてきつつある。
［発明が解決しようとする問題点コ
良質のエピタキシャル（以下、ＥＰという）つ工−ハと
いえども、ＩＣやＬＳＩ、超ＬＳＩの製造工程中での汚
染や結晶欠陥の発生を防止するためには、いわゆるイン
トリンシックゲッター（以下、ＩＧという）といわれる
、ゲッタリング効果を付与することが必要である。そこ
で、たとえば、従来は、特開昭５８−８５５３４号、特
開昭５８−４４７２４号にあるように、ＥＰ成長に先立
ち、ＥＰ層に欠陥が伝播しないように、ＩＧ熱処理を行
なって、ＥＰ成長させる基板面に、表面無欠陥層（以下
、ＤＺという）を形成している。
いえども、ＩＣやＬＳＩ、超ＬＳＩの製造工程中での汚
染や結晶欠陥の発生を防止するためには、いわゆるイン
トリンシックゲッター（以下、ＩＧという）といわれる
、ゲッタリング効果を付与することが必要である。そこ
で、たとえば、従来は、特開昭５８−８５５３４号、特
開昭５８−４４７２４号にあるように、ＥＰ成長に先立
ち、ＥＰ層に欠陥が伝播しないように、ＩＧ熱処理を行
なって、ＥＰ成長させる基板面に、表面無欠陥層（以下
、ＤＺという）を形成している。
すなわち、一旦高温で酸素の外方向拡散をしてＤＺを形
成し、次に、低温で１０時間程ＩＧ熱処理を行なうとい
う、高温と低温の２段階の熱処理を施した基板を用いて
、ＥＰ成長を行なうという手段が用いられてきた。
成し、次に、低温で１０時間程ＩＧ熱処理を行なうとい
う、高温と低温の２段階の熱処理を施した基板を用いて
、ＥＰ成長を行なうという手段が用いられてきた。
しかし、この方法であると、ＥＰ成長炉が、１１００℃
という高温でしかも、水素ガスを含んだ還元性雰囲気で
あるため、ＩＧ熱処理で作られた内部微少欠陥（以下、
ＢＭＤという）が、再び溶解し、所望のゲッタリング効
果が得られなくなる。第４図は、この様子を示している
。
という高温でしかも、水素ガスを含んだ還元性雰囲気で
あるため、ＩＧ熱処理で作られた内部微少欠陥（以下、
ＢＭＤという）が、再び溶解し、所望のゲッタリング効
果が得られなくなる。第４図は、この様子を示している
。
すなわち、前記２段階のＩＧ熱処理を施した鏡面ウェー
ハならば、第５図のようにデバイス工程で格子間酸素濃
度が減少して所望のＩＣ効果が得られるが、前記２段階
のＩＧ熱処理を施した後さらに、ＥＰ成長させたウェー
ハの場合は、デバイス工程において、格子間酸素濃度は
、わずかしか減少せず、ＩＣ効果が得られない。
ハならば、第５図のようにデバイス工程で格子間酸素濃
度が減少して所望のＩＣ効果が得られるが、前記２段階
のＩＧ熱処理を施した後さらに、ＥＰ成長させたウェー
ハの場合は、デバイス工程において、格子間酸素濃度は
、わずかしか減少せず、ＩＣ効果が得られない。
このように、ＩＧ熱処理を施した鏡面ウェーハに、さら
にＥＰ成長を行なったウェーハは、ＩＣやＬＳ Ｉ、超
ＬＳＩに用いても、デバイスとしての性能、たとえばホ
ールドタイムの向上や、生産性、たとえば良品率の向上
にはほとんど寄与しない。
にＥＰ成長を行なったウェーハは、ＩＣやＬＳ Ｉ、超
ＬＳＩに用いても、デバイスとしての性能、たとえばホ
ールドタイムの向上や、生産性、たとえば良品率の向上
にはほとんど寄与しない。
［問題点を解決するための手段］
本発明は前述のように、デバイスにＥＰウェーハを用い
る場合に、従来法のままのＩＧ熱処理では充分なゲッタ
リング効果を付与できないという問題点を解決するため
になされたもので、引上げ法で製造した半導体シリコン
捧から得られる半導体デバイス用シリコンウェーハの製
造法において、シリコン鏡面ウェーハに、ＥＰ成長を行
なった後、６５０℃乃至９００℃の温度範囲下で、４時
間乃至２０時間、ＩＧ熱処理を施すもので、好ましくは
、ＥＰ成長が、１１００℃以上の温度下で行なわれるこ
と、さらには又、前記シリコン鏡面つ工−ハが、エピタ
キシャル成長に先立ち１１００℃以上で、且つ３分以上
、水素ガス処理または、塩化水素ガスエッチ処理を施さ
れたものであること、また、さらに好ましくは、熱処理
の温度が、６５０℃から９００℃まで、順次上昇するも
のであることを特徴とする。
る場合に、従来法のままのＩＧ熱処理では充分なゲッタ
リング効果を付与できないという問題点を解決するため
になされたもので、引上げ法で製造した半導体シリコン
捧から得られる半導体デバイス用シリコンウェーハの製
造法において、シリコン鏡面ウェーハに、ＥＰ成長を行
なった後、６５０℃乃至９００℃の温度範囲下で、４時
間乃至２０時間、ＩＧ熱処理を施すもので、好ましくは
、ＥＰ成長が、１１００℃以上の温度下で行なわれるこ
と、さらには又、前記シリコン鏡面つ工−ハが、エピタ
キシャル成長に先立ち１１００℃以上で、且つ３分以上
、水素ガス処理または、塩化水素ガスエッチ処理を施さ
れたものであること、また、さらに好ましくは、熱処理
の温度が、６５０℃から９００℃まで、順次上昇するも
のであることを特徴とする。
［作用］
本発明が、鏡面ウェーハに、予めＤＺ影形成ための熱処
理と、ＢＭＤ付与のためのＩＧ熱処理という、従来の２
段階の熱処理を施さないのは、前記のように、ＩＧ熱処
理で付与されたＢＭＤが、ＥＰ成長時に再溶解してしま
い、所望のゲッタリング効果が得られなくなるからであ
る。
理と、ＢＭＤ付与のためのＩＧ熱処理という、従来の２
段階の熱処理を施さないのは、前記のように、ＩＧ熱処
理で付与されたＢＭＤが、ＥＰ成長時に再溶解してしま
い、所望のゲッタリング効果が得られなくなるからであ
る。
本発明は、鏡面ウェーハ基板にＥＰ成長させた後、低温
１段のＩＧ熱処理を行なう。基板中にはＢ Ｍ Ｄの核
となる酸素原子が存在し、ＥＰＭには酸素原子は全く含
まれていないから、本発明のようにＥＰ成長させた後の
ウェーハに低温のＩＧ処理を行なえば、基板中にのみ所
望のＢＭＤが形成され、ＥＰＮは無欠陥のままにしてお
くことが可能となる。
１段のＩＧ熱処理を行なう。基板中にはＢ Ｍ Ｄの核
となる酸素原子が存在し、ＥＰＭには酸素原子は全く含
まれていないから、本発明のようにＥＰ成長させた後の
ウェーハに低温のＩＧ処理を行なえば、基板中にのみ所
望のＢＭＤが形成され、ＥＰＮは無欠陥のままにしてお
くことが可能となる。
したがって、従来のように、ＥＰ成長に先だちＥＰ成長
させる側の基板表面にＤＺを形成する必要は全くない。
させる側の基板表面にＤＺを形成する必要は全くない。
以下、実施例を掲げながらさらに本発明を詳説する。
［実施例１コ
チョクラルスキー法により得たシリコン無転位単結晶イ
ンゴットをウェーハにスライスし、これに面取工程、ラ
ップ工程、エツチング工程、鏡面研磨工程を実施した。
ンゴットをウェーハにスライスし、これに面取工程、ラ
ップ工程、エツチング工程、鏡面研磨工程を実施した。
このウェーハ（以下、原ウェーハという）の物性は、導
電型Ｐ型、結晶方位（１００）、抵抗率１０〜２０Ω・
唾、直径１５０ｍｍφ、厚み６２５μ、酸素濃度１４〜
１８ Ｘ １０” ａｔｏｍｓ／ｃｃ（１９７９年版ア
ニュアルブックオブエーエスティエムスタンダーズ［以
下の計測値は、この標準に従うコ表示）であった。
電型Ｐ型、結晶方位（１００）、抵抗率１０〜２０Ω・
唾、直径１５０ｍｍφ、厚み６２５μ、酸素濃度１４〜
１８ Ｘ １０” ａｔｏｍｓ／ｃｃ（１９７９年版ア
ニュアルブックオブエーエスティエムスタンダーズ［以
下の計測値は、この標準に従うコ表示）であった。
従来法同様、次に、二〇ウェーハを熱処理炉にセットし
、酸素の外方拡散のため、１１００℃で４時間処理しＤ
Ｚの形成を行ない、つづいて、ＢＭＤ形成のため、７０
０℃、１０時間の熱処理を施した後、５ｉＣ１４ガスを
用いてこれに約２０μのＥＰ層を成長させＩＣ用の基板
を得た。
、酸素の外方拡散のため、１１００℃で４時間処理しＤ
Ｚの形成を行ない、つづいて、ＢＭＤ形成のため、７０
０℃、１０時間の熱処理を施した後、５ｉＣ１４ガスを
用いてこれに約２０μのＥＰ層を成長させＩＣ用の基板
を得た。
［実施例２］
実施例１の原ウェーハを、エピタキシャル成長炉にセッ
トし、実施例１と同様５ｉＣ１４ガスを用いてこれに約
２０μのＥＰ層を成長させＩＣ用の基板を得た。
トし、実施例１と同様５ｉＣ１４ガスを用いてこれに約
２０μのＥＰ層を成長させＩＣ用の基板を得た。
［実施例３コ
実施例２によって得られたＩＣ用の基板を、さらにＡｒ
雰囲気中で７００℃、１０時間熱処理して別のＩＣ用の
基板を得た。
雰囲気中で７００℃、１０時間熱処理して別のＩＣ用の
基板を得た。
［実施例４］
実施例１〜３により得られたＩＣ用基板でＭ○Ｓメモリ
ーＩＣを作製し、そのホールドタイムの計測を行なった
。
ーＩＣを作製し、そのホールドタイムの計測を行なった
。
この結果を第１図に示す。
第１図の横軸はホールドタイム、縦軸は試料数を表す。
図中。
曲線Ａは実施例１、すなわち従来法により得られたＥＰ
ウェーハを基板として作製したＩＣの、曲線Ｂは実施例
２、すなわち熱処理を全く施さない鏡面ウェーハにＥＰ
成長した基板を用いて作製したＩＣの、 曲線Ｃは本発明の一実施態様である実施例３、すなわち
熱処理を全く施さない鏡面ウェーハにＥＰ成長を行なっ
た後、これにＩＧ熱処理を施した基板で作製したＩＣの
、試料数に対するホールドタイムの分布をそれぞれ示し
ている。
ウェーハを基板として作製したＩＣの、曲線Ｂは実施例
２、すなわち熱処理を全く施さない鏡面ウェーハにＥＰ
成長した基板を用いて作製したＩＣの、 曲線Ｃは本発明の一実施態様である実施例３、すなわち
熱処理を全く施さない鏡面ウェーハにＥＰ成長を行なっ
た後、これにＩＧ熱処理を施した基板で作製したＩＣの
、試料数に対するホールドタイムの分布をそれぞれ示し
ている。
これからも判るように、実施例１すなわち従来法による
ものは、そのホールドタイムが短く、実施例３の場合は
、得られるＩＣのホールドタイムは長くなる。
ものは、そのホールドタイムが短く、実施例３の場合は
、得られるＩＣのホールドタイムは長くなる。
すなわち、本発明によって得られるＥＰウェーハは、従
来法によったものにくらべてＩＣの性能を向上させるこ
とが判る。
来法によったものにくらべてＩＣの性能を向上させるこ
とが判る。
また、実施例３の本発明によるものは、ＩＣ作製後、Ｅ
Ｐ層とウェーハ基板の界面に、約３μのＤＺが形成され
ていることが確認できた。これは、５ｉＣ１，ガスによ
るＥＰ成長開始時に自然にＤＺが形成されるものと考え
られる。
Ｐ層とウェーハ基板の界面に、約３μのＤＺが形成され
ていることが確認できた。これは、５ｉＣ１，ガスによ
るＥＰ成長開始時に自然にＤＺが形成されるものと考え
られる。
なお、第３図は、実施例３の各工程経過後のウェーハ内
の格子間酸素濃度及び、最終的にデバイスにしたときの
格子間酸素濃度の値を示す。同様に、第４図は、実施例
１の各工程経過後のウェーハ内の格子間酸素濃度及び、
最終的にデバイスにしたときの格子間酸素濃度の値を示
している。
の格子間酸素濃度及び、最終的にデバイスにしたときの
格子間酸素濃度の値を示す。同様に、第４図は、実施例
１の各工程経過後のウェーハ内の格子間酸素濃度及び、
最終的にデバイスにしたときの格子間酸素濃度の値を示
している。
［実施例５コ
原ウェーハをＥＰ炉の中で、Ｈ２ガス雰囲気中、１１８
０℃、５分間の前処理を施した点を除けば、あとは全〈
実施例３と同様にしてＥＰ層を成長させＩＣ用基板を得
た。
０℃、５分間の前処理を施した点を除けば、あとは全〈
実施例３と同様にしてＥＰ層を成長させＩＣ用基板を得
た。
［実施例６コ
実施例５によって得られたＩＣ用基板に、 Ａｒ雰囲気
中で７００℃、４時間の熱処理を施して別のＩＣ用の基
板を得た。
中で７００℃、４時間の熱処理を施して別のＩＣ用の基
板を得た。
［実施例７］
実施例５によって得られたＩＣ用基板に、Ａｒ雰囲気中
で、６５０’Ｃかも９００℃まで、４時間かけ順次上昇
させる熱処理を施し、別のＩＣ用基板を得た。
で、６５０’Ｃかも９００℃まで、４時間かけ順次上昇
させる熱処理を施し、別のＩＣ用基板を得た。
温度上昇は、段階的に行なうものと、滑らかに上昇させ
て行なうものとの２通りを試た。
て行なうものとの２通りを試た。
［実施例８］
実施例５．６及び７により得られたＩＣ用基板でＭＯＳ
メモリー丁Ｃを作製し、そのホールドタイムの計測を行
なった。
メモリー丁Ｃを作製し、そのホールドタイムの計測を行
なった。
この結果を第２図に示す。
第２図の横軸はホールドタイム、縦軸は試料数を表す。
図中、
曲線Ａは実施例１、すなわち従来法により得られたＥＰ
ウェーハを基板として作製したＩＣの、曲線りは実施例
５、すなわち原ウェーハに、肌ガスで、１１８０’Ｃ１
５分間の前処理を施した後、これにＥＰ成長して得た基
板で作製したＩＣの、曲線Ｅは、本発明の一実施態様で
ある実施例６゜７すなわち、実施例５で得られたＩＣ用
基板にさらに熱処理を施して得た基板を用いて作製した
ＩＣの、 それぞれ試料数に対するホールドタイムの分布を示して
いる。
ウェーハを基板として作製したＩＣの、曲線りは実施例
５、すなわち原ウェーハに、肌ガスで、１１８０’Ｃ１
５分間の前処理を施した後、これにＥＰ成長して得た基
板で作製したＩＣの、曲線Ｅは、本発明の一実施態様で
ある実施例６゜７すなわち、実施例５で得られたＩＣ用
基板にさらに熱処理を施して得た基板を用いて作製した
ＩＣの、 それぞれ試料数に対するホールドタイムの分布を示して
いる。
これからも判るように、実施例１すなわち従来法による
ものは、そのホールドタイムが短く、実施例５．６及び
７の場合は、得られるＩＣのホールドタイムは長くなる
。
ものは、そのホールドタイムが短く、実施例５．６及び
７の場合は、得られるＩＣのホールドタイムは長くなる
。
すなわち、本発明によって得られるＥＰウェーハは、従
来法によったものにくらべてＩＣの性能を向上させる二
とが判る。
来法によったものにくらべてＩＣの性能を向上させる二
とが判る。
なお、実施例５．６及び７の本発明によるものは、ＩＣ
作製後、ＥＰ層とウェーハ基板の界面に、約１０μのＤ
Ｚが形成されている二とが確認できた。
作製後、ＥＰ層とウェーハ基板の界面に、約１０μのＤ
Ｚが形成されている二とが確認できた。
これは、ＥＰ成長前に１１．で前処理を行なったためで
、実施例１の場合に較べ大きな値になっている。
、実施例１の場合に較べ大きな値になっている。
したがって、ＤＺ幅を制御する必要があるデバイスに対
しては、Ｈ，処理において、温度と時間とを適当に選べ
ば、対応が可能であることを示している。
しては、Ｈ，処理において、温度と時間とを適当に選べ
ば、対応が可能であることを示している。
また、上記実施例５における１１．ガスの代りに、塩化
水素ガスを用いたものについても、実施例５以下と同様
の実験を行なったが、はとんど回−の結果が得られた。
水素ガスを用いたものについても、実施例５以下と同様
の実験を行なったが、はとんど回−の結果が得られた。
以上、各実施例の熱処理雰囲気はＡｒガスを用いたが、
窒素でも同様の結果が得られ、酸素又は窒素と酸素を交
ぜた場合でも、素子作製プロセス前に熱処理中に形成さ
れた酸化膜を除去するだけで、同様の結果が得られる。
窒素でも同様の結果が得られ、酸素又は窒素と酸素を交
ぜた場合でも、素子作製プロセス前に熱処理中に形成さ
れた酸化膜を除去するだけで、同様の結果が得られる。
［発明の効果］
本発明によれば、従来のように、ＥＰ成長雰囲気の影響
で、付与されたＩＧの効果が減少してしまうようなこと
はない。
で、付与されたＩＧの効果が減少してしまうようなこと
はない。
また、本発明の実施例からも分かるように、ＤＺ幅を制
御する必要のあるデバイスに対しては、ＥＰ成長前に、
Ｈ，あるいは塩化水素処理において、温度と時間とを適
当に選ぶことで対応できる。
御する必要のあるデバイスに対しては、ＥＰ成長前に、
Ｈ，あるいは塩化水素処理において、温度と時間とを適
当に選ぶことで対応できる。
以上のような、それぞれの効果からしたがって、最終的
に、本発明による基板をデバイスに用いれば、所望のゲ
ッタリング効果が発揮されデバイス性能、良品率ともに
向上する。
に、本発明による基板をデバイスに用いれば、所望のゲ
ッタリング効果が発揮されデバイス性能、良品率ともに
向上する。
さらにまた、本発明の一実施態様を用いれば、製造工程
においても、従来のようなりＺの形成のためと、ＩＧ付
与のための２段階の熱処理は必要なくなり、ただＩＧ付
与のための熱処理１段を行なうのみで実施できるから、
工程に要する時間が大中に短縮されて生産性が向上する
。
においても、従来のようなりＺの形成のためと、ＩＧ付
与のための２段階の熱処理は必要なくなり、ただＩＧ付
与のための熱処理１段を行なうのみで実施できるから、
工程に要する時間が大中に短縮されて生産性が向上する
。
特許出願人 小松電子金焉株式会社
１：ＥＩ ＴｆｉＴ
ホールドタイム
第１因
ボールドタイｌゎ
第２１４
ｘ １０”、Ｉｔｏｍｓ／ｃｃ
ＸＩＯ”ａｔｏＩＩＳ７ｃｃ
Ｘ １０”ａＬｏ＋＋ｓ／ｃｃ
手続ネｍ正書（方式）
％式％
１、事件の表示
昭和６２年特許願第２９５５６号
２、発明の名称
３、補正をする人
事件との関係 特許出願人
４、補正命令の日付 昭和６２年４月２８日５、補正
の対象 （別紙−１） 本願明細書の［発明の詳細な説明Ｊの欄の第１３頁１８
行（最終行）目以降に、
の対象 （別紙−１） 本願明細書の［発明の詳細な説明Ｊの欄の第１３頁１８
行（最終行）目以降に、
第１図は、本発明の一実施態様により得られたデバイス
のホールドタイムを従来法により得られたデバイスのそ
れと比較した図。 第２図は、本発明の別の実施態様により得られたデバイ
スのホールドタイムを従来法により得られたデバイスの
それと比較した図。 第３図は、本発明の一実施態様の各工程を経過した後の
ウェーハ内格子間酸素１度を示す図。 第４図は、従来法の各工程を経過した後のウェーハ内格
子間酸素濃度を示す図。 第５図は、別の従来法の各工程を経過した後のウェーハ
内格子間酸素濃度を示す図。 Ａ・・・・従来法によるウェーハを用いて作製したＩＣ
の、試料数に対するホール ドタイムの分布臼１；泉。 Ｂ・・・・別の従来法によるウェーハを用いて作製した
ＩＣの、試料数に対するホ ールドタイムの分布曲線。 Ｃ・・・・本発明の一実施態様によるウェーハを用いて
作製したＩＣの、試料数に 対するホールドタイムの分布曲線。 Ｄ・・・・さらに別の従来法によるウェーハを用いて作
製したＩＣの、試料数に対 するホールドタイムの分布曲線。 Ｅ・・・・本発明の別の実施態様によるウェーハを用い
て作製したＩＣの、試料数 の項を設ける。 愕・１祇−２） 図 面 −ｓｅｃ。 ホールドタイム 第１図 ホールドタイム 第２図
のホールドタイムを従来法により得られたデバイスのそ
れと比較した図。 第２図は、本発明の別の実施態様により得られたデバイ
スのホールドタイムを従来法により得られたデバイスの
それと比較した図。 第３図は、本発明の一実施態様の各工程を経過した後の
ウェーハ内格子間酸素１度を示す図。 第４図は、従来法の各工程を経過した後のウェーハ内格
子間酸素濃度を示す図。 第５図は、別の従来法の各工程を経過した後のウェーハ
内格子間酸素濃度を示す図。 Ａ・・・・従来法によるウェーハを用いて作製したＩＣ
の、試料数に対するホール ドタイムの分布臼１；泉。 Ｂ・・・・別の従来法によるウェーハを用いて作製した
ＩＣの、試料数に対するホ ールドタイムの分布曲線。 Ｃ・・・・本発明の一実施態様によるウェーハを用いて
作製したＩＣの、試料数に 対するホールドタイムの分布曲線。 Ｄ・・・・さらに別の従来法によるウェーハを用いて作
製したＩＣの、試料数に対 するホールドタイムの分布曲線。 Ｅ・・・・本発明の別の実施態様によるウェーハを用い
て作製したＩＣの、試料数 の項を設ける。 愕・１祇−２） 図 面 −ｓｅｃ。 ホールドタイム 第１図 ホールドタイム 第２図
Claims (1)
- 【特許請求の範囲】 １、半導体デバイス用シリコンウェーハの製造方法にお
いて、シリコン鏡面ウェーハにエピタキシャル成長を行
なった後、６５０℃乃至９００℃の温度範囲下で、４時
間乃至２０時間、熱処理を施すことを特徴とする半導体
デバイス用シリコンウェーハの製造方法。 ２、エピタキシャル成長が、１１００℃以上の温度下で
行なわれることを特徴とする特許請求の範囲第１項記載
の半導体デバイス用シリコンウェーハの製造方法。 ３、シリコン鏡面ウェーハに、エピタキシャル成長に先
立ち１１００℃以上で、且つ３分以上、水素ガス処理を
施すことを特徴とする特許請求の範囲第１項又は第２項
記載の半導体デバイス用シリコンウェーハの製造方法。 ４、シリコン鏡面ウェーハに、エピタキシャル成長に先
立ち１１００℃以上で、且つ３分以上、塩化水素ガスエ
ッチ処理を施すことを特徴とする特許請求の範囲第１項
又は第２項記載の半導体デバイス用シリコンウェーハの
製造方法。 ５、熱処理の温度が、６５０℃から９００℃まで、順次
上昇することを特徴とする特許請求の範囲第１項乃至第
４項のいずれか一項に記載の半導体デバイス用シリコン
ウェーハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2955687A JPS63198334A (ja) | 1987-02-13 | 1987-02-13 | 半導体シリコンウエ−ハの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2955687A JPS63198334A (ja) | 1987-02-13 | 1987-02-13 | 半導体シリコンウエ−ハの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63198334A true JPS63198334A (ja) | 1988-08-17 |
Family
ID=12279418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2955687A Pending JPS63198334A (ja) | 1987-02-13 | 1987-02-13 | 半導体シリコンウエ−ハの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63198334A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0496382A2 (en) * | 1991-01-22 | 1992-07-29 | Nec Corporation | Intrinsic gettering for a semiconducteur epitaxial wafer |
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-
1987
- 1987-02-13 JP JP2955687A patent/JPS63198334A/ja active Pending
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