JPH03185831A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03185831A JPH03185831A JP32378989A JP32378989A JPH03185831A JP H03185831 A JPH03185831 A JP H03185831A JP 32378989 A JP32378989 A JP 32378989A JP 32378989 A JP32378989 A JP 32378989A JP H03185831 A JPH03185831 A JP H03185831A
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 26
- 239000010703 silicon Substances 0.000 claims abstract description 26
- 230000007547 defect Effects 0.000 abstract description 30
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- 239000010410 layer Substances 0.000 description 25
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- 229910052760 oxygen Inorganic materials 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法において、とくに半導
体シリコン基板表面にエピタキシャル成長を行なうもの
にあって、成長に先立ち、基板に対し不純物等の除去の
ため施されるイントリンシック・ゲッタ（以下ＩＧとい
う）技術を用いた半導体装置の製造方法に関わる。
体シリコン基板表面にエピタキシャル成長を行なうもの
にあって、成長に先立ち、基板に対し不純物等の除去の
ため施されるイントリンシック・ゲッタ（以下ＩＧとい
う）技術を用いた半導体装置の製造方法に関わる。
［従来の技術］
従来、その表面にエピタキシャル成長を行なう半導体シ
リコン基板に適用される技術として、たとえば、特公昭
６２−１６５３７号公報に開示されているように、ゲッ
ターサイトとして働く酸素析出核（以下欠陥という）を
、デバイス作製領域に近くなるよう基板表層にまで形成
させ、不純物の捕捉効果を高めたものがある。この従来
技術は、基本的には欠陥が、エピタキシャル成長を行な
う前の基板本体表面にまで達していることが重要な点で
、この熱処理方法により、それまでエピタキシャル成長
前に必要とされていたボリシング工程を省くことができ
るようにしている。
リコン基板に適用される技術として、たとえば、特公昭
６２−１６５３７号公報に開示されているように、ゲッ
ターサイトとして働く酸素析出核（以下欠陥という）を
、デバイス作製領域に近くなるよう基板表層にまで形成
させ、不純物の捕捉効果を高めたものがある。この従来
技術は、基本的には欠陥が、エピタキシャル成長を行な
う前の基板本体表面にまで達していることが重要な点で
、この熱処理方法により、それまでエピタキシャル成長
前に必要とされていたボリシング工程を省くことができ
るようにしている。
［発明が解決しようとする課題］
しかしながら、前記従来技術による１０００℃〜１３０
０℃の熱処理工程後では、基板中に成長の進んだ欠陥が
多く発生する。これらの欠陥の大きさは、次のエピタキ
シャル成長工程の温度範囲（１１００〜１２００℃）で
溶体化可能な臨界半径以上であるため、そのまま残存し
、エピタキシャル層へ伝播する。
０℃の熱処理工程後では、基板中に成長の進んだ欠陥が
多く発生する。これらの欠陥の大きさは、次のエピタキ
シャル成長工程の温度範囲（１１００〜１２００℃）で
溶体化可能な臨界半径以上であるため、そのまま残存し
、エピタキシャル層へ伝播する。
いわゆる欠陥の突き抜は現象が起きる。そうして、結局
は不良品を発生させることになる。
は不良品を発生させることになる。
［課題を解決するための手段］
本発明は、上記従来技術の欠点を解決すべくなされたも
ので、半導体装置の製造方法において、半導体シリコン
基板を４５０℃乃至６００℃の第一の温度域で８時間以
下保持する工程と、第一の温度域から、７５０℃乃至９
００℃の第二の温度域まで５℃／分以下の速度で昇温し
て、この第二の温度域で４時間以下保持する工程と、第
二の温度域での保持終了後の前記半導体シリコン基板表
面に、エピタキシャル層を形成する工程とから成ること
を特徴としている。
ので、半導体装置の製造方法において、半導体シリコン
基板を４５０℃乃至６００℃の第一の温度域で８時間以
下保持する工程と、第一の温度域から、７５０℃乃至９
００℃の第二の温度域まで５℃／分以下の速度で昇温し
て、この第二の温度域で４時間以下保持する工程と、第
二の温度域での保持終了後の前記半導体シリコン基板表
面に、エピタキシャル層を形成する工程とから成ること
を特徴としている。
［作用］
本発明は、第二の温度域を７５０℃〜９００℃に設定す
ることで、形成される欠陥の大きさを、次のエビタキシ
ャル工程の温度範囲で溶体化や外方拡散可能な半径にと
どめる。したがって、エビタキシャル工程では、欠陥の
溶体化や外方拡散が行なわれる。これにより、基板表面
にはエピタキシャル層との界面下にさらに、 １０μＩ
程度の無欠陥層が形成される。
ることで、形成される欠陥の大きさを、次のエビタキシ
ャル工程の温度範囲で溶体化や外方拡散可能な半径にと
どめる。したがって、エビタキシャル工程では、欠陥の
溶体化や外方拡散が行なわれる。これにより、基板表面
にはエピタキシャル層との界面下にさらに、 １０μＩ
程度の無欠陥層が形成される。
前記のように、もし第二の温度域を従来のように１００
０℃〜１３００℃にすれば、半導体基板中に生じる欠陥
は、臨界半径を越えて成長が進み、その後のエビタキシ
ャル工程の雰囲気では再び溶体化することがない。残存
した欠陥は、エピタキシャル成長にともない伝播してし
まう危険性が大きい。
０℃〜１３００℃にすれば、半導体基板中に生じる欠陥
は、臨界半径を越えて成長が進み、その後のエビタキシ
ャル工程の雰囲気では再び溶体化することがない。残存
した欠陥は、エピタキシャル成長にともない伝播してし
まう危険性が大きい。
これに対し、本発明に採用した、７５０℃〜９００℃の
第二の温度域では、欠陥は基板全体に発生はするものの
、充分に成長せず、したがって次のエピタキシャル成長
の雰囲気では溶体化が起きたり、表面近傍にあるものは
基板外へ拡散したりしてしまう。
第二の温度域では、欠陥は基板全体に発生はするものの
、充分に成長せず、したがって次のエピタキシャル成長
の雰囲気では溶体化が起きたり、表面近傍にあるものは
基板外へ拡散したりしてしまう。
このように、本発明は、エピタキシャル成長工程の雰囲
気を利用して、基板本体表面に、エピタキシャル層と同
時に無欠陥層をも形成するものである。
気を利用して、基板本体表面に、エピタキシャル層と同
時に無欠陥層をも形成するものである。
なお、第一の温度域（４５０℃乃至６００℃）は、欠陥
の核となる酸素析出核を作り込む温度として重要である
。この温度域で８時間以下保持するのは、欠陥密度を確
保するために必要なのもので、８時間で、この密度がほ
ぼ平衡に達するから、これ以上保持する必要はない。第
二の温度域の７５０℃乃至９００℃は、作り込まれた欠
陥が臨界半径以上に成長しないために採用された温度域
である。この温度域まで５℃／分以下で昇温していくの
は、５℃／分を越える速度で急激に上げると５４５０℃
〜６００℃の熱処理中に作り込んだ欠陥が成長できずに
消失するおそれがある。さらに、第二の温度域で、４時
間以下の保持にとどめるのは、作り込んだ欠陥のうち、
次のエビタキシャル工程の温度雰囲気で、エピタキシャ
ル層の界面下近傍にあるものは消失するが、基板内部の
ものは消失しない程度にまで成長させるために必要とな
るからである。
の核となる酸素析出核を作り込む温度として重要である
。この温度域で８時間以下保持するのは、欠陥密度を確
保するために必要なのもので、８時間で、この密度がほ
ぼ平衡に達するから、これ以上保持する必要はない。第
二の温度域の７５０℃乃至９００℃は、作り込まれた欠
陥が臨界半径以上に成長しないために採用された温度域
である。この温度域まで５℃／分以下で昇温していくの
は、５℃／分を越える速度で急激に上げると５４５０℃
〜６００℃の熱処理中に作り込んだ欠陥が成長できずに
消失するおそれがある。さらに、第二の温度域で、４時
間以下の保持にとどめるのは、作り込んだ欠陥のうち、
次のエビタキシャル工程の温度雰囲気で、エピタキシャ
ル層の界面下近傍にあるものは消失するが、基板内部の
ものは消失しない程度にまで成長させるために必要とな
るからである。
［実施例１］
酸素濃度１４．０Ｘ１０”ａｔｏｍｓ／ｃｃ ［Ｏｌｄ
ＡＳＴＭ規格による］の鏡面シリコンウェーハを、第
一の温度域（６００℃〉で４時間保持した後、第二の温
度域（ＳＯＯ℃）まで、０．５℃／分で昇温して、昇温
後２時間保持した。さらに、上記条件で熱処理した鏡面
ウェーハの上に５μ園の厚さでシリコンエピタキシャル
層を常法により成長させた。
ＡＳＴＭ規格による］の鏡面シリコンウェーハを、第
一の温度域（６００℃〉で４時間保持した後、第二の温
度域（ＳＯＯ℃）まで、０．５℃／分で昇温して、昇温
後２時間保持した。さらに、上記条件で熱処理した鏡面
ウェーハの上に５μ園の厚さでシリコンエピタキシャル
層を常法により成長させた。
こうして処理を終えたシリコンウェーハを、１０００℃
で１６時間熱処理し、骨間して欠陥の観察を行なった。
で１６時間熱処理し、骨間して欠陥の観察を行なった。
第１図は、この骨間面の拡大図である。第１図からも明
らかなように、本実施例によるものは、エピタキシャル
層の下、シリコン基板本体表層にも、無欠陥層が１０〜
３０μ園、制御よく形成され、さらに基板内部には、ゲ
ッタ効果を発揮する結晶欠陥が充分に作られている。
らかなように、本実施例によるものは、エピタキシャル
層の下、シリコン基板本体表層にも、無欠陥層が１０〜
３０μ園、制御よく形成され、さらに基板内部には、ゲ
ッタ効果を発揮する結晶欠陥が充分に作られている。
［実施例２］
酸素濃度１４．０Ｘ１０”ａｔｏｍｓ／ｃｃ ［０１ｄ
ＡＳＴＭ規格による］のエツチドシリコンウェーハを
、第一の温度域（６００℃）で４時間保持した後、第二
の温度域（８００℃）まで、０．５℃ノ分で昇温して、
昇温後２時間保持した。さらに、上記条件で熱処理した
エツチドウェーハを１５μｍＭ面研磨し、その上に５μ
ｍの厚さでシリコンエピタキシャル層を常法により成長
させた。
ＡＳＴＭ規格による］のエツチドシリコンウェーハを
、第一の温度域（６００℃）で４時間保持した後、第二
の温度域（８００℃）まで、０．５℃ノ分で昇温して、
昇温後２時間保持した。さらに、上記条件で熱処理した
エツチドウェーハを１５μｍＭ面研磨し、その上に５μ
ｍの厚さでシリコンエピタキシャル層を常法により成長
させた。
こうして処理を終えたシリコンウェーハを、１０００℃
で１６時間熱処理し、襞間して欠陥の観察を行なった。
で１６時間熱処理し、襞間して欠陥の観察を行なった。
結果は、実施例１と同様であった。
なお、上記２つの実施例のほかに、第一の温度域、第二
の温度域、保持時間、及び第一の温度域から第二の温度
域への昇温速度を、それぞれ本発明の構成に従って種々
変化させて同様の処理を行なったが、上記２つの実施例
とほぼ同様の結果が得られた。
の温度域、保持時間、及び第一の温度域から第二の温度
域への昇温速度を、それぞれ本発明の構成に従って種々
変化させて同様の処理を行なったが、上記２つの実施例
とほぼ同様の結果が得られた。
［参考例１］
酸素濃度１４．０Ｘ１０”ａｔｏｍｓ／ｃｃ ［Ｏｌｄ
ＡＳＴＭ規格による］の鏡面シリコンウェーハを、第
一の温度域（６００℃）で４時間保持した後、１０００
℃まで、０．５℃／分で昇温して、昇温後２時間保持し
た。さらに、上記条件で熱処理した鏡面ウェーハの上に
５μｍの厚さでシリコンエピタキシャル層を常法により
成長させた。
ＡＳＴＭ規格による］の鏡面シリコンウェーハを、第
一の温度域（６００℃）で４時間保持した後、１０００
℃まで、０．５℃／分で昇温して、昇温後２時間保持し
た。さらに、上記条件で熱処理した鏡面ウェーハの上に
５μｍの厚さでシリコンエピタキシャル層を常法により
成長させた。
こうして処理を終えたシリコンウェーハを、１０００℃
で１６時間熱処理し、襞間して欠陥の観察を行なった。
で１６時間熱処理し、襞間して欠陥の観察を行なった。
第２図は、この骨間面の拡大図である。第２図からも明
らかなように、本参考例によるものは、エピタキシャル
層より下の、基板本体表層の無欠陥層はほとんど形成さ
れておらず、エピタキシャル層へ欠陥の突き抜けも多数
見られる。
らかなように、本参考例によるものは、エピタキシャル
層より下の、基板本体表層の無欠陥層はほとんど形成さ
れておらず、エピタキシャル層へ欠陥の突き抜けも多数
見られる。
すなわち、この参考例のように、第２の温度域に相当す
る温度が、１０００℃である場合は、結晶欠陥の成長が
進んで、サイズが巨大化し、エピタキシャル工程中にも
エピタキシャル層との界面下に欠陥が残留し、最終的に
は無欠陥でなければならないエピタキシャル層にまで欠
陥の突き抜けが起こることが分かる。
る温度が、１０００℃である場合は、結晶欠陥の成長が
進んで、サイズが巨大化し、エピタキシャル工程中にも
エピタキシャル層との界面下に欠陥が残留し、最終的に
は無欠陥でなければならないエピタキシャル層にまで欠
陥の突き抜けが起こることが分かる。
［参考例２］
酸素濃度１８．０Ｘ１０”ａｔｏｍｓ／ｃｃ ［Ｏｌｄ
ＡＳＴＭ規格による］のエツチドシリコンウェーハを
、第一の温度域（６００℃）で４時間保持した後、１０
００℃まで、０．５℃ノ分で昇温して、昇温後２時間保
持した。さらに、上記条件で熱処理したエツチドウェー
ハを１５μｍ＠面研磨し、その上に５μｍの厚さでシリ
コンエピタキシャル層を常法により成長させた。
ＡＳＴＭ規格による］のエツチドシリコンウェーハを
、第一の温度域（６００℃）で４時間保持した後、１０
００℃まで、０．５℃ノ分で昇温して、昇温後２時間保
持した。さらに、上記条件で熱処理したエツチドウェー
ハを１５μｍ＠面研磨し、その上に５μｍの厚さでシリ
コンエピタキシャル層を常法により成長させた。
こうして処理を終えたシリコンウェーハを、１０００℃
で１６時間熱処理し、襞間して欠陥の観察を行なった。
で１６時間熱処理し、襞間して欠陥の観察を行なった。
結果は、参考例１と同様であった。
なお、上記２つの参考例のほかに、第一の温度域、保持
時間、及び第一の温度域から第二の温度域への昇温速度
を、それぞれ本発明の構成に従って種々変化させ、第二
の温度域に当る温度をｔｏｏ。
時間、及び第一の温度域から第二の温度域への昇温速度
を、それぞれ本発明の構成に従って種々変化させ、第二
の温度域に当る温度をｔｏｏ。
℃以上に設定して同様の処理を行なったが、上記２つの
参考例とほぼ同様の結果が得られた。
参考例とほぼ同様の結果が得られた。
［発明の効果］
本発明の製造方法によれば、第二の温度域が７５０℃乃
至９００℃に設定されるため、欠陥のサイズが制御され
し、次のエピタキシャル層程の温度雰囲気で溶体化ある
いは外方拡散して、エピタキシャル層との界面下にも無
欠陥層を形成することができる。したがって、エピタキ
シャル層に欠陥の突き抜けも起きない。製品歩留が向上
する結果、生産性も上がる。
至９００℃に設定されるため、欠陥のサイズが制御され
し、次のエピタキシャル層程の温度雰囲気で溶体化ある
いは外方拡散して、エピタキシャル層との界面下にも無
欠陥層を形成することができる。したがって、エピタキ
シャル層に欠陥の突き抜けも起きない。製品歩留が向上
する結果、生産性も上がる。
第１図は、本発明による製造方法を用いて作製したシリ
コン基板の骨間断面拡大図。 第２図は、従来の製造方法を用いて作製したシリコン基
板の骨間断面拡大図。 １・・・・シリコン基板 ２・・・・エピタキシャル層 ３・・・・欠陥 ４・・・・無欠陥層 手続補正書 （方式） ％式％ 事件の表示 平成１年特許願第３２３７８９号 ２゜ 発明の名称 半導体装置の製造方法 ３゜ 補正をする者 事件との関係
コン基板の骨間断面拡大図。 第２図は、従来の製造方法を用いて作製したシリコン基
板の骨間断面拡大図。 １・・・・シリコン基板 ２・・・・エピタキシャル層 ３・・・・欠陥 ４・・・・無欠陥層 手続補正書 （方式） ％式％ 事件の表示 平成１年特許願第３２３７８９号 ２゜ 発明の名称 半導体装置の製造方法 ３゜ 補正をする者 事件との関係
Claims (1)
- １ 半導体シリコン基板を４５０℃乃至６００℃の第一
の温度域で８時間以下保持する工程と、第一の温度域か
ら、７５０℃乃至９００℃の第二の温度域まで５℃／分
以下の速度で昇温して、この第二の温度域で４時間以下
保持する工程と、第二の温度域での保持終了後の前記半
導体シリコン基板表面に、エピタキシャル層を形成する
工程とから成る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32378989A JPH03185831A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32378989A JPH03185831A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185831A true JPH03185831A (ja) | 1991-08-13 |
Family
ID=18158634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32378989A Pending JPH03185831A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185831A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5587325A (en) * | 1992-03-31 | 1996-12-24 | Mitel Corporation | Method of preparing antimony doped semiconductor with intrinsic gettering |
| WO2002025717A1 (fr) * | 2000-09-20 | 2002-03-28 | Shin-Etsu Handotai Co.,Ltd. | Tranche de silicium, tranche epitaxiale de silicium et procedes de fabrication |
| WO2003009365A1 (fr) * | 2001-07-10 | 2003-01-30 | Shin-Etsu Handotai Co.,Ltd. | Procede de fabrication d'une plaquette en silicium, d'une plaquette epitaxiale en silicium, et plaquette epitaxiale en silicium |
| US6537368B2 (en) | 1997-02-26 | 2003-03-25 | Memc Electronic Materials Spa | Ideal oxygen precipitating epitaxial silicon wafers and oxygen out-diffusion-less process therefor |
| US6666915B2 (en) | 1999-06-14 | 2003-12-23 | Memc Electronic Materials, Inc. | Method for the preparation of an epitaxial silicon wafer with intrinsic gettering |
| US6686260B2 (en) | 1998-09-02 | 2004-02-03 | Memc Electronics Materials, Inc. | Process for producing thermally annealed wafers having improved internal gettering |
| US6713370B2 (en) | 1998-09-02 | 2004-03-30 | Memc Electronic Materials, Inc. | Process for the preparation of an ideal oxygen precipitating silicon wafer capable of forming an enhanced denuded zone |
| US6849901B2 (en) | 1998-09-02 | 2005-02-01 | Memc Electronic Materials, Inc. | Device layer of a silicon-on-insulator structure having vacancy dominated and substantially free of agglomerated vacancy-type defects |
| US6896728B2 (en) | 1997-04-09 | 2005-05-24 | Memc Electronic Materials, Inc. | Process for producing low defect density, ideal oxygen precipitating silicon |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856343A (ja) * | 1981-09-29 | 1983-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS58171826A (ja) * | 1982-03-26 | 1983-10-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 酸素析出物粒子の密度及び分布の調整方法 |
-
1989
- 1989-12-15 JP JP32378989A patent/JPH03185831A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856343A (ja) * | 1981-09-29 | 1983-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS58171826A (ja) * | 1982-03-26 | 1983-10-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 酸素析出物粒子の密度及び分布の調整方法 |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5587325A (en) * | 1992-03-31 | 1996-12-24 | Mitel Corporation | Method of preparing antimony doped semiconductor with intrinsic gettering |
| US6537368B2 (en) | 1997-02-26 | 2003-03-25 | Memc Electronic Materials Spa | Ideal oxygen precipitating epitaxial silicon wafers and oxygen out-diffusion-less process therefor |
| US6849119B2 (en) | 1997-02-26 | 2005-02-01 | Memc Electronic Materials, Inc. | Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor |
| US6896728B2 (en) | 1997-04-09 | 2005-05-24 | Memc Electronic Materials, Inc. | Process for producing low defect density, ideal oxygen precipitating silicon |
| US7229693B2 (en) | 1997-04-09 | 2007-06-12 | Memc Electronic Materials, Inc. | Low defect density, ideal oxygen precipitating silicon |
| US7442253B2 (en) | 1997-04-09 | 2008-10-28 | Memc Electronic Materials, Inc. | Process for forming low defect density, ideal oxygen precipitating silicon |
| US6849901B2 (en) | 1998-09-02 | 2005-02-01 | Memc Electronic Materials, Inc. | Device layer of a silicon-on-insulator structure having vacancy dominated and substantially free of agglomerated vacancy-type defects |
| US6713370B2 (en) | 1998-09-02 | 2004-03-30 | Memc Electronic Materials, Inc. | Process for the preparation of an ideal oxygen precipitating silicon wafer capable of forming an enhanced denuded zone |
| US6686260B2 (en) | 1998-09-02 | 2004-02-03 | Memc Electronics Materials, Inc. | Process for producing thermally annealed wafers having improved internal gettering |
| JP2009147357A (ja) * | 1998-09-02 | 2009-07-02 | Memc Electron Materials Inc | 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体 |
| US6666915B2 (en) | 1999-06-14 | 2003-12-23 | Memc Electronic Materials, Inc. | Method for the preparation of an epitaxial silicon wafer with intrinsic gettering |
| JP2002100631A (ja) * | 2000-09-20 | 2002-04-05 | Shin Etsu Handotai Co Ltd | シリコンウエーハおよびシリコンエピタキシャルウエーハならびにこれらの製造方法 |
| US6858094B2 (en) | 2000-09-20 | 2005-02-22 | Shin-Etsu Handotai Co., Ltd. | Silicon wafer and silicon epitaxial wafer and production methods therefor |
| WO2002025717A1 (fr) * | 2000-09-20 | 2002-03-28 | Shin-Etsu Handotai Co.,Ltd. | Tranche de silicium, tranche epitaxiale de silicium et procedes de fabrication |
| JPWO2003009365A1 (ja) * | 2001-07-10 | 2004-11-11 | 信越半導体株式会社 | シリコンウェーハの製造方法、シリコンエピタキシャルウェーハの製造方法、および、シリコンエピタキシャルウェーハ |
| WO2003009365A1 (fr) * | 2001-07-10 | 2003-01-30 | Shin-Etsu Handotai Co.,Ltd. | Procede de fabrication d'une plaquette en silicium, d'une plaquette epitaxiale en silicium, et plaquette epitaxiale en silicium |
| US7033962B2 (en) | 2001-07-10 | 2006-04-25 | Shin-Etsu Handotai Co., Ltd. | Methods for manufacturing silicon wafer and silicone epitaxial wafer, and silicon epitaxial wafer |
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