JPS6312132A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に高融点金属
または高融点金属化合物上に窒化物を形成した半導体装
置に関するものである。本発明の半導体装置の製造方法
は、例えば具体的には超ＬＳＩのゲート電極上のバリア
メタルの形成方法として利用することができる。
または高融点金属化合物上に窒化物を形成した半導体装
置に関するものである。本発明の半導体装置の製造方法
は、例えば具体的には超ＬＳＩのゲート電極上のバリア
メタルの形成方法として利用することができる。
本発明は半導体装置の製造方法において、例えば超ＬＳ
Ｉのゲート電極として用いられるような高融点金属や高
融点金属化合物の上にバリアメタルとして用いる窒化物
を形成する方法に関し、特に界面トラップを減少させる
ために行われるフォーミング・アニール（Ｆｏｒｍｉｎ
ｇ Ａｎｎｅａｌ ）を窒素雰囲気中で行うことにより
、ゲート電極としての高融点金属シリサイドだけの表面
上に自己整合的にバリアメタルとしての窒化物（ＴｉＮ
など）を形成するようにしたものである。
Ｉのゲート電極として用いられるような高融点金属や高
融点金属化合物の上にバリアメタルとして用いる窒化物
を形成する方法に関し、特に界面トラップを減少させる
ために行われるフォーミング・アニール（Ｆｏｒｍｉｎ
ｇ Ａｎｎｅａｌ ）を窒素雰囲気中で行うことにより
、ゲート電極としての高融点金属シリサイドだけの表面
上に自己整合的にバリアメタルとしての窒化物（ＴｉＮ
など）を形成するようにしたものである。
従来、超ＬｓＩのゲート電極材料としては、ポリシリコ
ンが用いられてきたが、最近ではポリシリコンよりも大
幅に抵抗率の低い各種高融点金属や、シリサイド等の新
材料の必要性が認識されてきている。特に、高集積度化
、高速化の要求が強いｄＲＡＭプロセスにおいては、抵
抗率の低い新材料の使用は不可欠である。例えば、２５
６ＫｄＲＡＭにおいては高速化のために既にＭｏＳ ｉ
のゲート構造が採用されており、また、ＩＭＲＡＭ、更
には４Ｍ、１６ＭｄＲＡＭへと高集積化が進むにつれて
、ゲート電極や配線における抵抗率はデバイスの演算速
度を決定する最も重要な要因となる。
ンが用いられてきたが、最近ではポリシリコンよりも大
幅に抵抗率の低い各種高融点金属や、シリサイド等の新
材料の必要性が認識されてきている。特に、高集積度化
、高速化の要求が強いｄＲＡＭプロセスにおいては、抵
抗率の低い新材料の使用は不可欠である。例えば、２５
６ＫｄＲＡＭにおいては高速化のために既にＭｏＳ ｉ
のゲート構造が採用されており、また、ＩＭＲＡＭ、更
には４Ｍ、１６ＭｄＲＡＭへと高集積化が進むにつれて
、ゲート電極や配線における抵抗率はデバイスの演算速
度を決定する最も重要な要因となる。
このため、ゲート電極材料の低抵抗化が強く要請されて
いる。
いる。
このような低抵抗の材料としては、抵抗率の少ない高融
点金属シリサイド例えばチタンシリサイド（ＴｉＳｉｚ
）が有望視されている。ＴｉＳｉ ｚをゲート電極とし
て用いる場合は、アルミニウム等の金属配線との間の反
応を防止するためのバリアメタルとして、電極形成後に
蒸着装置等によってチタンナイトライドＴｉＮなどを電
極上に形成する必要がある。
点金属シリサイド例えばチタンシリサイド（ＴｉＳｉｚ
）が有望視されている。ＴｉＳｉ ｚをゲート電極とし
て用いる場合は、アルミニウム等の金属配線との間の反
応を防止するためのバリアメタルとして、電極形成後に
蒸着装置等によってチタンナイトライドＴｉＮなどを電
極上に形成する必要がある。
第７図（ａｌ （ｂ） （Ｃ１はＴｉＮのバリアメタル
を形成する従来の方法を示す。まず、第７［Ｄ（８１に
示すように、半導体基板１に積層された８１０２層２に
形成された開口部２ａ内には、Ｔｉ５ｉｚのゲート電極
３が配設され、さらにそれらの上にはバリアメタル４用
のＴｉＮがＣＶＤ等によってデポジットされる。
を形成する従来の方法を示す。まず、第７［Ｄ（８１に
示すように、半導体基板１に積層された８１０２層２に
形成された開口部２ａ内には、Ｔｉ５ｉｚのゲート電極
３が配設され、さらにそれらの上にはバリアメタル４用
のＴｉＮがＣＶＤ等によってデポジットされる。
続いて第７図ｆｂ）に示すようにウェットエツチング（
アンモニアエツチングなど）、或いはプラズマエツチン
グなど≠のエツチングを行ってゲート電極３上にだけＴ
ｉＮが残留するようにしてバリアメタル４を形成する。
アンモニアエツチングなど）、或いはプラズマエツチン
グなど≠のエツチングを行ってゲート電極３上にだけＴ
ｉＮが残留するようにしてバリアメタル４を形成する。
（Ｃ）はＡＡ配線５の形成を完了した状態を示す。
しかしながら、このような従来の方法によれば、バリア
メタル自体を形成するための工程及びＴｉＮの蒸着装置
を必要とするため、工程の複雑化と設備費の増大を招く
。また、表面積の狭い場所等にＴｉＮ膜を的確に蒸着形
成することが容易でなかった。
メタル自体を形成するための工程及びＴｉＮの蒸着装置
を必要とするため、工程の複雑化と設備費の増大を招く
。また、表面積の狭い場所等にＴｉＮ膜を的確に蒸着形
成することが容易でなかった。
上記従来技術に関連する文献としては、特開昭５７−１
３３６８３号、同５８−１５７１７２号、同５９−１７
１１７１号、同６０−１００４６４号公和、フォーミン
グ・オブ・ＴｉＮ／Ｔｉ５ｉｚ／ ｐ“−Ｓｉ／ｎ−５
ｉ ・ハイ・ラピド・サーマル・アニーリング’（Ｐ
Ｔ Ａ ）・シリコン・インブランデッド・ウィズ・
ボロン・スルー・チタニウム（Ｆｏｒｍｉｎｇ ｏｆＴ
ｉＮ／ＴｉＳｉ２／ｐ ” −５ｉ／ｎ−５ｉ ｂｙ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ−ｎｅａｌ（ｎｇ
（ＲＴ＾）Ｓｉｌｉｃｏｎ Ｉｍｐｌａｎｔｅｄ ｗ
ｉｔｈ ＢｏｒｏｎＴｈｒｏｕｇｈ Ｔｉｔａｎｉｕｍ
） ’ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥνＩＣＥ
ＬＥ−ＴＴＥＲＳ Ｊ （ＶＯＬ、、 ＥＫＬ−６，
ＮＯ，ＮＯＶＥＭＢＥＲ１９８５）を挙げることができ
る。
３３６８３号、同５８−１５７１７２号、同５９−１７
１１７１号、同６０−１００４６４号公和、フォーミン
グ・オブ・ＴｉＮ／Ｔｉ５ｉｚ／ ｐ“−Ｓｉ／ｎ−５
ｉ ・ハイ・ラピド・サーマル・アニーリング’（Ｐ
Ｔ Ａ ）・シリコン・インブランデッド・ウィズ・
ボロン・スルー・チタニウム（Ｆｏｒｍｉｎｇ ｏｆＴ
ｉＮ／ＴｉＳｉ２／ｐ ” −５ｉ／ｎ−５ｉ ｂｙ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ−ｎｅａｌ（ｎｇ
（ＲＴ＾）Ｓｉｌｉｃｏｎ Ｉｍｐｌａｎｔｅｄ ｗ
ｉｔｈ ＢｏｒｏｎＴｈｒｏｕｇｈ Ｔｉｔａｎｉｕｍ
） ’ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥνＩＣＥ
ＬＥ−ＴＴＥＲＳ Ｊ （ＶＯＬ、、 ＥＫＬ−６，
ＮＯ，ＮＯＶＥＭＢＥＲ１９８５）を挙げることができ
る。
上述したように従来技術には、工程の複雑化、狭い場所
におけるＴｉＮ膜蒸着の困難性といった問題があった。
におけるＴｉＮ膜蒸着の困難性といった問題があった。
本発明の目的は、バリアメタルを形成するための特別な
工程を用いることなく高融点金属またはその化合物（Ｔ
ｉＳｉｚ等）のゲート電極等上にバリアメタル（ＴｉＮ
等）を自己整合的且つ確実に形成して、製品の品質向上
、低コスト化、工程時間の短縮化、歩留りの向上を達成
することができる、半導体装置の製造方法を提供するこ
とである。
工程を用いることなく高融点金属またはその化合物（Ｔ
ｉＳｉｚ等）のゲート電極等上にバリアメタル（ＴｉＮ
等）を自己整合的且つ確実に形成して、製品の品質向上
、低コスト化、工程時間の短縮化、歩留りの向上を達成
することができる、半導体装置の製造方法を提供するこ
とである。
本発明の半導体装置の製造方法は、高融点金属の窒化膜
が形成された半導体装置の製造方法において、半導体基
板上に高融点金属または高融点金属化合物を選択的に形
成した後、上記高融点金属または高融点金属化合物を窒
素を含む雰囲気中で熱処理する。本発明のこの構成をと
ることにより、上記目的を達成することができる。
が形成された半導体装置の製造方法において、半導体基
板上に高融点金属または高融点金属化合物を選択的に形
成した後、上記高融点金属または高融点金属化合物を窒
素を含む雰囲気中で熱処理する。本発明のこの構成をと
ることにより、上記目的を達成することができる。
すなわち本発明は、半導体基板上に高融点金属または高
融点金属化合物を選択的に形成してから、上記高融点金
属または高融点金属化合物を窒素を含む雰囲気中で熱処
理するようにしたため、これをバリアメタルの製造工程
に応用した場合には、一工程を構成するフォーミングア
ニール時に、ゲート電極上の所望位置に所望の範囲に亙
ってバリアメタルを選択的に形成することができる。こ
のため、バリアメタルを蒸着させる従来の工程を不要と
し、迅速な処理が可能となる。また、ＴｉＮ膜などを形
成する場合でもこれを蒸着させる装置を特に必要としな
いため、経費を節減して製造コストを低下させることが
できる。
融点金属化合物を選択的に形成してから、上記高融点金
属または高融点金属化合物を窒素を含む雰囲気中で熱処
理するようにしたため、これをバリアメタルの製造工程
に応用した場合には、一工程を構成するフォーミングア
ニール時に、ゲート電極上の所望位置に所望の範囲に亙
ってバリアメタルを選択的に形成することができる。こ
のため、バリアメタルを蒸着させる従来の工程を不要と
し、迅速な処理が可能となる。また、ＴｉＮ膜などを形
成する場合でもこれを蒸着させる装置を特に必要としな
いため、経費を節減して製造コストを低下させることが
できる。
以下、本発明の半導体装置の製造方法について、その一
実施例につき詳細に説明する。
実施例につき詳細に説明する。
第１図は本発明方法を適用した場合のフロー図、第２図
（ａｌ （ｂｌ （Ｃ）は本発明方法の原理をこの実施
例を参照して示す工程説明図である。
（ａｌ （ｂｌ （Ｃ）は本発明方法の原理をこの実施
例を参照して示す工程説明図である。
まず、第２図（ａｌはＳｉ基板１０に順次積層された二
酸化ケイ素（Ｓ ｉ Ｏｚ ）層１１及びｐｏｌｙＳｉ
（ポリシリコン）層１２上に、高−蚤点金属または高融
点金属酸化物、例えばチタン（Ｔｉ）層１３を蒸着によ
って形成した状態を示す。次に第２図（ｂｌにおいてＩ
Ｒアニールを行うことによってＴｉ層１３をＴｉシリサ
イド（ＴｉＳｉｚ ）にし、続いて第２図（ｅ）におい
て窒素を含む雰囲気中でフォーミング・アニールを行う
ことによって、Ｔｉ５ｉｚ層１３上にＴｉＮ層１４を形
成する。
酸化ケイ素（Ｓ ｉ Ｏｚ ）層１１及びｐｏｌｙＳｉ
（ポリシリコン）層１２上に、高−蚤点金属または高融
点金属酸化物、例えばチタン（Ｔｉ）層１３を蒸着によ
って形成した状態を示す。次に第２図（ｂｌにおいてＩ
Ｒアニールを行うことによってＴｉ層１３をＴｉシリサ
イド（ＴｉＳｉｚ ）にし、続いて第２図（ｅ）におい
て窒素を含む雰囲気中でフォーミング・アニールを行う
ことによって、Ｔｉ５ｉｚ層１３上にＴｉＮ層１４を形
成する。
第３図（ａｌ〜（Ｑ）は、上記原理を応用して具体的に
本実施例とした場合を示す図である。本例ではシリサイ
ド化されたゲート電極上にバリアメタルとしてのＴｉＮ
層を形成するもので、第３図はその製造工程の説明図で
ある。まず、第３図＋８）に示すＴｉのデポジット工程
においては、Ｓｔ基板１０上に積層されるとともに開口
部１１ａを有した５ｉＯｚ層１１上に７４層１２がデポ
ジットされる。第３図（ｂ）のＩＲアニール工程では開
口部１１ａ内に位置するＴｉの一部がＳｉ基板１０と反
応してＴｉ５ｉｚ層（ゲート電極）１３となる。このＴ
ｉ５ｉｚ層１３の一部は基板１０内にまで拡散配置され
る。第３図（Ｃ）のエツチング工程ではＨＪ□を用いた
エツチングによってＴｉ１２が全て除去される。第３図
（ｄ）の、界面トラップ防止するためのフォーミング・
アニール工程では、窒素雰囲気中で熱処理が行われ、Ｔ
ｉ５ｉｚ層１３上面に、自己整合的且つ選択的にＴｉＮ
層１４が形成される。これがバリアメタルとなる。第３
図ｔｅｌはＡＩ配線層１５の形成工程である。
本実施例とした場合を示す図である。本例ではシリサイ
ド化されたゲート電極上にバリアメタルとしてのＴｉＮ
層を形成するもので、第３図はその製造工程の説明図で
ある。まず、第３図＋８）に示すＴｉのデポジット工程
においては、Ｓｔ基板１０上に積層されるとともに開口
部１１ａを有した５ｉＯｚ層１１上に７４層１２がデポ
ジットされる。第３図（ｂ）のＩＲアニール工程では開
口部１１ａ内に位置するＴｉの一部がＳｉ基板１０と反
応してＴｉ５ｉｚ層（ゲート電極）１３となる。このＴ
ｉ５ｉｚ層１３の一部は基板１０内にまで拡散配置され
る。第３図（Ｃ）のエツチング工程ではＨＪ□を用いた
エツチングによってＴｉ１２が全て除去される。第３図
（ｄ）の、界面トラップ防止するためのフォーミング・
アニール工程では、窒素雰囲気中で熱処理が行われ、Ｔ
ｉ５ｉｚ層１３上面に、自己整合的且つ選択的にＴｉＮ
層１４が形成される。これがバリアメタルとなる。第３
図ｔｅｌはＡＩ配線層１５の形成工程である。
第４図（ａ）〜（Ｃ）は上記例の変形例を示す。第４図
はＴｉ５ｉｚから成るゲート電ｔｒｇ８１３上面の一部
にだけＴｉＮ層（バリアメタル）１４を形成する工程を
示しており、この例は第３図（Ｃ）のエツチング工程ま
では共通し、それ以降の工程が異なっているので、それ
以降について図により説明する。まず、第４図（ａｌの
リンシリケートガラス（Ｐ Ｓ Ｇ）積層工程で積層さ
れたＰＳＧ層１６に、第４図ｆｂ）に示すフォーミング
・アニール工程で小さな孔１６ａを形成するとともに、
窒素雰囲気中で熱処理を行って該孔１６ａ内に露出した
Ｔｉ５ｉｚ層１３上面にバリアメタルのＴｉＮ層１４を
形成し、最後に第４図ｆｃｌの配線工程でＡ１等の金属
配線を行う。第４しＩ （ａｌ〜（Ｃ１の工程において
は、ゲート電極上の極めて狭い面積部分にバリアメタル
層１４を形成することが可能となる。
はＴｉ５ｉｚから成るゲート電ｔｒｇ８１３上面の一部
にだけＴｉＮ層（バリアメタル）１４を形成する工程を
示しており、この例は第３図（Ｃ）のエツチング工程ま
では共通し、それ以降の工程が異なっているので、それ
以降について図により説明する。まず、第４図（ａｌの
リンシリケートガラス（Ｐ Ｓ Ｇ）積層工程で積層さ
れたＰＳＧ層１６に、第４図ｆｂ）に示すフォーミング
・アニール工程で小さな孔１６ａを形成するとともに、
窒素雰囲気中で熱処理を行って該孔１６ａ内に露出した
Ｔｉ５ｉｚ層１３上面にバリアメタルのＴｉＮ層１４を
形成し、最後に第４図ｆｃｌの配線工程でＡ１等の金属
配線を行う。第４しＩ （ａｌ〜（Ｃ１の工程において
は、ゲート電極上の極めて狭い面積部分にバリアメタル
層１４を形成することが可能となる。
次に、第５図及び第６図は、第３図（ｂｌまでの工程に
よって形成された積層構造体（フォーミング・アニール
前）及び第３図（Ｃ）までの工程によって形成された積
層構造体（フォーミング・アニール後）の深さ方向に対
する各オージェ強度を比較図示したものである。
よって形成された積層構造体（フォーミング・アニール
前）及び第３図（Ｃ）までの工程によって形成された積
層構造体（フォーミング・アニール後）の深さ方向に対
する各オージェ強度を比較図示したものである。
まず第５図は、第２図（ａｌに示した積層構造体である
Ｔｉ（５００人）／Ｐｏ１ｙＳｉ （２５００人）／
ＳｉＯ２／Ｓｉに、ＩＲアニールを施して第２図（ｂ）
のようにＴｉ層１３をシリサイド化したときにおけろ、
深さ方向に対する各層（Ｓｉ（９２ｅＶ）、Ｔｉ （３
９３ｅＶ）、Ｔｉ＋Ｎ （４１８ｅＶ） 、０（５１８
ｅＶ））の各オージェ強度を示している。
Ｔｉ（５００人）／Ｐｏ１ｙＳｉ （２５００人）／
ＳｉＯ２／Ｓｉに、ＩＲアニールを施して第２図（ｂ）
のようにＴｉ層１３をシリサイド化したときにおけろ、
深さ方向に対する各層（Ｓｉ（９２ｅＶ）、Ｔｉ （３
９３ｅＶ）、Ｔｉ＋Ｎ （４１８ｅＶ） 、０（５１８
ｅＶ））の各オージェ強度を示している。
このグラフから理解されるように、内部には安定したＴ
ｉＳｉ２ Ｊｉが形成され、表面にはＴｉＮ層が形成さ
れている。（なお深さはスパッタ時間（分）で示してい
るか１、第５図では４０ｍ１ｎで約６５０人程度の深さ
である）。
ｉＳｉ２ Ｊｉが形成され、表面にはＴｉＮ層が形成さ
れている。（なお深さはスパッタ時間（分）で示してい
るか１、第５図では４０ｍ１ｎで約６５０人程度の深さ
である）。
第６図は、第２図（ａ）に示した積層構造体であるＴｉ
（３００Ａ）／Ｐｏ １ｙｓｉ （２５００Ａ）／
ＳｉＯ□／Ｓｉに、ＩＲアニールを施して第２図（ｂｌ
のようにＴｉ層１３をシリサイド化した後、窒素雰囲気
中で４００°Ｃ１６０分フォーミング・アニールを施し
た場合における各層Ｃ３ｉ（９２ｅＶ）、Ｔｉ （３９
３ｅＶ） 、Ｔｉ＋Ｎ （４１８ｅＶ） 、Ｏ（５１８
ｅＶ））のそれぞれのオージェ強度を示す。第５図のフ
ォーミング・アニール前の状態と比較すると、内部では
同様に安定したＴｉＳｉ２層が形成されているが、表面
近傍においては、完全に１：ｌの組成から成る安定した
ＴｉＮを形成していることが理解される。このことはＴ
ｉＳｉ２層の表面に形成されるバリアメタル層が安定し
たものであることを示す。（なおこの第６図では、スパ
ッタ時間が１００ｍ１ｎで約１５０人の深さである）、
。
（３００Ａ）／Ｐｏ １ｙｓｉ （２５００Ａ）／
ＳｉＯ□／Ｓｉに、ＩＲアニールを施して第２図（ｂｌ
のようにＴｉ層１３をシリサイド化した後、窒素雰囲気
中で４００°Ｃ１６０分フォーミング・アニールを施し
た場合における各層Ｃ３ｉ（９２ｅＶ）、Ｔｉ （３９
３ｅＶ） 、Ｔｉ＋Ｎ （４１８ｅＶ） 、Ｏ（５１８
ｅＶ））のそれぞれのオージェ強度を示す。第５図のフ
ォーミング・アニール前の状態と比較すると、内部では
同様に安定したＴｉＳｉ２層が形成されているが、表面
近傍においては、完全に１：ｌの組成から成る安定した
ＴｉＮを形成していることが理解される。このことはＴ
ｉＳｉ２層の表面に形成されるバリアメタル層が安定し
たものであることを示す。（なおこの第６図では、スパ
ッタ時間が１００ｍ１ｎで約１５０人の深さである）、
。
以゛上のように、本発明の半導体製造方法を適用すると
、半導体装置製造の一工程であるフォーミング・アニー
ル時に、ゲート電極上の所望位置に所望の範囲に亙って
バリアメタルを選択的に形成することができる。ことた
め、バリアメタルを蒸着させる従来の工程を不要として
迅速な処理が可能となる。また、窒化膜を蒸着させる装
置を特に必要としないため、経費を節減して製造コスト
を低下させることもできる。
、半導体装置製造の一工程であるフォーミング・アニー
ル時に、ゲート電極上の所望位置に所望の範囲に亙って
バリアメタルを選択的に形成することができる。ことた
め、バリアメタルを蒸着させる従来の工程を不要として
迅速な処理が可能となる。また、窒化膜を蒸着させる装
置を特に必要としないため、経費を節減して製造コスト
を低下させることもできる。
上述したように、本発明によれば、バリアメタル等を形
成するための特別な工程を用いることなく、バリアメタ
ルを自己整合且つ確実に形成して、製品の品質向上、低
コスト化、工程時間の短縮、歩留りの向上を達成するこ
とができる。
成するための特別な工程を用いることなく、バリアメタ
ルを自己整合且つ確実に形成して、製品の品質向上、低
コスト化、工程時間の短縮、歩留りの向上を達成するこ
とができる。
第１図は本発明方法の工程を例示するフロー図、第２図
（ａ）〜（Ｃ１は本発明方法の原理を一実施例を用いて
示す説明図、第３図（ａｌ〜（ｅ）は本発明方法を応用
した実施例の工程説明図、第４図ｆａ）〜（Ｃ１は該実
施例の変形例の工程説明図、第５図及び第６図はフォー
ミング・アニール前と後における各層のオージェ強度の
比較のためのグラフである。第７図（ａｌ〜（Ｃ）は従
来の蒸着による製造方法の説明図であ１・・・・・・半
導体基板、２・・・・・・５ｉＯｚ層、３・・・・・・
ゲート電極、４・・・・・・バリアメタル、５・・・・
・・金属配線、１０・・・・・・Ｓｉ基板、１１・・・
・・・二酸化ケイ素（ＳｉＯ□）層、１２・・・・・・
ｐｏｌｙｓｉ層、１３・・・・・・高融点金属または高
融点金属酸化物（Ｔｉ層）、１４・・・・・・バリアメ
タル、１５・・・・・・金属配線層、１６・・・・・・
８８０層。
（ａ）〜（Ｃ１は本発明方法の原理を一実施例を用いて
示す説明図、第３図（ａｌ〜（ｅ）は本発明方法を応用
した実施例の工程説明図、第４図ｆａ）〜（Ｃ１は該実
施例の変形例の工程説明図、第５図及び第６図はフォー
ミング・アニール前と後における各層のオージェ強度の
比較のためのグラフである。第７図（ａｌ〜（Ｃ）は従
来の蒸着による製造方法の説明図であ１・・・・・・半
導体基板、２・・・・・・５ｉＯｚ層、３・・・・・・
ゲート電極、４・・・・・・バリアメタル、５・・・・
・・金属配線、１０・・・・・・Ｓｉ基板、１１・・・
・・・二酸化ケイ素（ＳｉＯ□）層、１２・・・・・・
ｐｏｌｙｓｉ層、１３・・・・・・高融点金属または高
融点金属酸化物（Ｔｉ層）、１４・・・・・・バリアメ
タル、１５・・・・・・金属配線層、１６・・・・・・
８８０層。
Claims (1)
- 【特許請求の範囲】 １、高融点金属の窒化膜が形成された半導体装置の製造
方法において、 半導体基板上に高融点金属または高融点金属化合物を選
択的に形成する工程と、 上記高融点金属または高融点金属化合物を窒素を含む雰
囲気中で熱処理する工程とを備える半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156496A JP2658019B2 (ja) | 1986-07-03 | 1986-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156496A JP2658019B2 (ja) | 1986-07-03 | 1986-07-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6312132A true JPS6312132A (ja) | 1988-01-19 |
| JP2658019B2 JP2658019B2 (ja) | 1997-09-30 |
Family
ID=15629023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61156496A Expired - Fee Related JP2658019B2 (ja) | 1986-07-03 | 1986-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658019B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008217A (en) * | 1990-06-08 | 1991-04-16 | At&T Bell Laboratories | Process for fabricating integrated circuits having shallow junctions |
| US5190893A (en) * | 1991-04-01 | 1993-03-02 | Motorola Inc. | Process for fabricating a local interconnect structure in a semiconductor device |
| JPH0653494A (ja) * | 1992-07-30 | 1994-02-25 | Nec Corp | 半導体装置 |
| US5312772A (en) * | 1988-08-06 | 1994-05-17 | Seiko Epson Corporation | Method of manufacturing interconnect metallization comprising metal nitride and silicide |
| US5545592A (en) * | 1995-02-24 | 1996-08-13 | Advanced Micro Devices, Inc. | Nitrogen treatment for metal-silicide contact |
| JPH10209079A (ja) * | 1997-01-23 | 1998-08-07 | Nec Corp | 半導体装置の製造方法 |
| US6882017B2 (en) | 1998-08-21 | 2005-04-19 | Micron Technology, Inc. | Field effect transistors and integrated circuitry |
Citations (8)
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| JPS5958955U (ja) * | 1982-10-13 | 1984-04-17 | 株式会社日立製作所 | 半導体素子における配線構造 |
| JPS61102059A (ja) * | 1984-10-25 | 1986-05-20 | Nec Corp | 半導体装置 |
| JPS61117868A (ja) * | 1984-11-14 | 1986-06-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| EP0186296A2 (en) * | 1984-12-22 | 1986-07-02 | Stc Plc | Method of producing a contact on a semiconductor device |
| JPS61263159A (ja) * | 1985-03-15 | 1986-11-21 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | 集積回路用の高温相互接続方式 |
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| JPS6298723A (ja) * | 1985-10-25 | 1987-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体デバイスの電極製造方法 |
-
1986
- 1986-07-03 JP JP61156496A patent/JP2658019B2/ja not_active Expired - Fee Related
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| JPH10209079A (ja) * | 1997-01-23 | 1998-08-07 | Nec Corp | 半導体装置の製造方法 |
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| US6939799B2 (en) | 1998-08-21 | 2005-09-06 | Micron Technology, Inc. | Method of forming a field effect transistor and methods of forming integrated circuitry |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2658019B2 (ja) | 1997-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |