JP2658019B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に高融点金
属または高融点金属化合物上に窒化物を形成した半導体
装置に関するものである。本発明の半導体装置の製造方
法は、例えば具体的には超LSIのゲート電極上のバリア
メタルの形成方法として利用することができる。
属または高融点金属化合物上に窒化物を形成した半導体
装置に関するものである。本発明の半導体装置の製造方
法は、例えば具体的には超LSIのゲート電極上のバリア
メタルの形成方法として利用することができる。
本発明は半導体装置の製造方法において、例えば超LS
Iのゲート電極として用いられるような高融点金属や高
融点金属化合物の上にバリアメタルとして用いる窒化物
を形成する方法に関し、特に界面トラップを減少させる
ために行われるフォーミング・アニール（Forming Anne
al）を窒素雰囲気中で行うことにより、ゲート電極とし
ての高融点金属シリサイドだけの表面上に自己整合的に
バリアメタルとしての窒化物（TiNなど）を形成するよ
うにしたものである。
Iのゲート電極として用いられるような高融点金属や高
融点金属化合物の上にバリアメタルとして用いる窒化物
を形成する方法に関し、特に界面トラップを減少させる
ために行われるフォーミング・アニール（Forming Anne
al）を窒素雰囲気中で行うことにより、ゲート電極とし
ての高融点金属シリサイドだけの表面上に自己整合的に
バリアメタルとしての窒化物（TiNなど）を形成するよ
うにしたものである。
従来、超LSIのゲート電極材料としては、ポリシリコ
ンが用いられてきたが、最近ではポリシリコンよりも大
幅に抵抗率の低い各種高融点金属や、シリサイド等の新
材料の必要性が認識されてきている。特に、高集積度
化、高速化の要求が強いdRAMプロセスにおいては、抵抗
率の低い新材料の使用は不可欠である。例えば、256KdR
AMにおいては高速化のために既にMoSi2のゲート構造が
採用されており、また、1MDRAM、更には4M、16MdRAMへ
と高集積化が進むにつれて、ゲート電極や配線における
抵抗率はデバイスの演算速度を決定する最も重要な要因
となる。このため、ゲート電極材料の低抵抗化が強く要
請されている。
ンが用いられてきたが、最近ではポリシリコンよりも大
幅に抵抗率の低い各種高融点金属や、シリサイド等の新
材料の必要性が認識されてきている。特に、高集積度
化、高速化の要求が強いdRAMプロセスにおいては、抵抗
率の低い新材料の使用は不可欠である。例えば、256KdR
AMにおいては高速化のために既にMoSi2のゲート構造が
採用されており、また、1MDRAM、更には4M、16MdRAMへ
と高集積化が進むにつれて、ゲート電極や配線における
抵抗率はデバイスの演算速度を決定する最も重要な要因
となる。このため、ゲート電極材料の低抵抗化が強く要
請されている。
このような低抵抗の材料としては、抵抗率の低い高融
点金属シリサイド例えばチタンシリサイド（TiSi2）が
有望視されている。TiSi2をゲート電極として用いる場
合は、アルミニウム等の金属配線との間の反応を防止す
るためのバリアメタルとして、電極形成後に蒸着装置等
によってチタンナイトライドTiNなどを電極上に形成す
る必要がある。
点金属シリサイド例えばチタンシリサイド（TiSi2）が
有望視されている。TiSi2をゲート電極として用いる場
合は、アルミニウム等の金属配線との間の反応を防止す
るためのバリアメタルとして、電極形成後に蒸着装置等
によってチタンナイトライドTiNなどを電極上に形成す
る必要がある。
第７図（ａ）（ｂ）（ｃ）はTiNのバリアメタルを形
成する従来の方法を示す。まず、第７図（ａ）に示すよ
うに、半導体基板１に積層されたSiO2層２に形成された
開口部2a内には、TiSi2のゲート電極３が配設され、さ
らにそれらの上にはバリアメタル用のTiN4がCVD等によ
ってデポジットされる。続いて第７図（ｂ）に示すよう
にウェットエッチング（アンモニア過水エッチングな
ど）、或いはプラズマエッチングなどのエッチングを行
ってゲート電極３上にだけTiNが残留するようにしてバ
リアメタル４を形成する。（ｃ）はAl配線５の形成を完
了した状態を示す。
成する従来の方法を示す。まず、第７図（ａ）に示すよ
うに、半導体基板１に積層されたSiO2層２に形成された
開口部2a内には、TiSi2のゲート電極３が配設され、さ
らにそれらの上にはバリアメタル用のTiN4がCVD等によ
ってデポジットされる。続いて第７図（ｂ）に示すよう
にウェットエッチング（アンモニア過水エッチングな
ど）、或いはプラズマエッチングなどのエッチングを行
ってゲート電極３上にだけTiNが残留するようにしてバ
リアメタル４を形成する。（ｃ）はAl配線５の形成を完
了した状態を示す。
しかしながら、このような従来の方法によれば、バリ
アメタル自体を形成するための工程及びTiNの蒸着装置
を必要とするため、工程の複雑化と設備費の増大を招
く。また、表面積の狭い場所等にTiN膜を的確に蒸着形
成することが容易でなかった。
アメタル自体を形成するための工程及びTiNの蒸着装置
を必要とするため、工程の複雑化と設備費の増大を招
く。また、表面積の狭い場所等にTiN膜を的確に蒸着形
成することが容易でなかった。
上記従来技術に関連する文献としては、特開昭57−13
3683号、同58−157172号、同59−171171号、同60−1004
64号公報、フォーミング・オブ・TiN/TiSi2/p+−Si/n−
Si・ハイ・ラピド・サーマル・アニーリング（RTA）・
シリコン・インプランデッド・ウィズ・ボロン・スルー
・チタニウム（Forming of TiN/TiSi2/p+−Si/n−Si by
Rapid Thermal Annealing（RTA）Silicon Implanted w
ith Boron Through Titanium）『IEEE ELECTRON DEVICE
LETTERS』（VOL.EKL−6.NO.NOVEMBER 1985）を挙げる
ことができる。
3683号、同58−157172号、同59−171171号、同60−1004
64号公報、フォーミング・オブ・TiN/TiSi2/p+−Si/n−
Si・ハイ・ラピド・サーマル・アニーリング（RTA）・
シリコン・インプランデッド・ウィズ・ボロン・スルー
・チタニウム（Forming of TiN/TiSi2/p+−Si/n−Si by
Rapid Thermal Annealing（RTA）Silicon Implanted w
ith Boron Through Titanium）『IEEE ELECTRON DEVICE
LETTERS』（VOL.EKL−6.NO.NOVEMBER 1985）を挙げる
ことができる。
上掲の論文である「フォーミング・オブ・TiN/TiSi2/
p+−Si/n−Si・ハイ・ラピド・サーマル・アニーリング
（RTA）・シリコン・インプランテッド・ウィズ・ボロ
ン・スルー・チタニウム」には、ボロンの拡散につい
て、600℃、10秒のアニールでは、RTAによる効果が見ら
れず、900℃、10秒の高温短時間アニールでRTAの効果が
出ることが示されている。（同論文の592頁左欄６〜10
行、及び同欄上のグラフ参照）。
p+−Si/n−Si・ハイ・ラピド・サーマル・アニーリング
（RTA）・シリコン・インプランテッド・ウィズ・ボロ
ン・スルー・チタニウム」には、ボロンの拡散につい
て、600℃、10秒のアニールでは、RTAによる効果が見ら
れず、900℃、10秒の高温短時間アニールでRTAの効果が
出ることが示されている。（同論文の592頁左欄６〜10
行、及び同欄上のグラフ参照）。
上述したように従来技術には、工程の複雑化、狭い場
所におけるTiN膜蒸着の困難性といった問題があった。
本発明の目的は、バリアメタルを形成するための特別な
工程を用いることなく高融点金属またはその化合物（Ti
Si2等）のゲート電極等上にバリアメタル（TiN等）を自
己整合的且つ確実に形成して、製品の品質向上、低コス
ト化、工程時間の短縮化、歩留りの向上を達成すること
ができる、半導体装置の製造方法を提供することであ
る。
所におけるTiN膜蒸着の困難性といった問題があった。
本発明の目的は、バリアメタルを形成するための特別な
工程を用いることなく高融点金属またはその化合物（Ti
Si2等）のゲート電極等上にバリアメタル（TiN等）を自
己整合的且つ確実に形成して、製品の品質向上、低コス
ト化、工程時間の短縮化、歩留りの向上を達成すること
ができる、半導体装置の製造方法を提供することであ
る。
本発明の半導体装置の製造方法は、半導体基板上に、
高融点金属シリサイド層とその上層の高融点金属の窒化
膜からなる積層膜が形成された半導体装置の製造方法に
おいて、半導体基板上に絶縁膜を形成する工程と、絶縁
膜に開口を設ける工程と、高融点金属または高融点金属
化合物の膜を堆積する工程と、上記高融点金属または高
融点金属化合物をIRアニールしてシリサイド化し、開口
内に化学量論的に安定な高融点金属シリサイドからなる
シリサイド層を選択的に形成する工程と、未反応の高融
点金属を除去する工程と、上記高融点金属または高融点
金属化合物を窒素雰囲気中で400℃で熱処理することに
より窒化して化学量論的に安定な高融点金属窒化膜から
なる高融点金属の窒化膜とする工程とを備えることによ
り、上記高融点金属シリサイド層が化学量論的に安定な
高融点金属シリサイドからなり、上記高融点金属の窒化
膜が化学量論的に安定な高融点金属窒化膜からなる積層
膜を形成するものである。本発明のこの構成をとること
により、上記目的を達成することができる。ここで、IR
（赤外線幅射）アニールとはIRを用いて、熱処理するこ
とを言う。
高融点金属シリサイド層とその上層の高融点金属の窒化
膜からなる積層膜が形成された半導体装置の製造方法に
おいて、半導体基板上に絶縁膜を形成する工程と、絶縁
膜に開口を設ける工程と、高融点金属または高融点金属
化合物の膜を堆積する工程と、上記高融点金属または高
融点金属化合物をIRアニールしてシリサイド化し、開口
内に化学量論的に安定な高融点金属シリサイドからなる
シリサイド層を選択的に形成する工程と、未反応の高融
点金属を除去する工程と、上記高融点金属または高融点
金属化合物を窒素雰囲気中で400℃で熱処理することに
より窒化して化学量論的に安定な高融点金属窒化膜から
なる高融点金属の窒化膜とする工程とを備えることによ
り、上記高融点金属シリサイド層が化学量論的に安定な
高融点金属シリサイドからなり、上記高融点金属の窒化
膜が化学量論的に安定な高融点金属窒化膜からなる積層
膜を形成するものである。本発明のこの構成をとること
により、上記目的を達成することができる。ここで、IR
（赤外線幅射）アニールとはIRを用いて、熱処理するこ
とを言う。
すなわち本発明は、半導体基板上に高融点金属または
高融点金属化合物を堆積して、開口内にのみシリサイド
層を選択的に形成してから、上記高融点金属または高融
点金属化合物を窒素を含む雰囲気中でIR熱処理して窒化
するようにしたため、これをバリアメタルの製造工程に
応用した場合には、一工程を構成するフォーミングアニ
ール時に、ゲート電極上の所望位置に所望の範囲にわた
ってバリアメタルを選択的に形成することができる。こ
のため、バリアメタルを蒸着させる従来の工程を不要と
し、迅速な処理が可能となる。また、TiN膜などを形成
する場合でもこれを蒸着させる装置を特に必要としない
ため、経費を節減して製造コストを低下させることがで
きる。また、本発明においては、形成した積層膜が、化
学量論的に安定な高融点金属シリサイドと、化学量論的
に安定な高融点金属窒化膜からなるので、良質で安定な
膜質のものが得られ、バリアメタル構造などとして利用
する場合に、有利である。
高融点金属化合物を堆積して、開口内にのみシリサイド
層を選択的に形成してから、上記高融点金属または高融
点金属化合物を窒素を含む雰囲気中でIR熱処理して窒化
するようにしたため、これをバリアメタルの製造工程に
応用した場合には、一工程を構成するフォーミングアニ
ール時に、ゲート電極上の所望位置に所望の範囲にわた
ってバリアメタルを選択的に形成することができる。こ
のため、バリアメタルを蒸着させる従来の工程を不要と
し、迅速な処理が可能となる。また、TiN膜などを形成
する場合でもこれを蒸着させる装置を特に必要としない
ため、経費を節減して製造コストを低下させることがで
きる。また、本発明においては、形成した積層膜が、化
学量論的に安定な高融点金属シリサイドと、化学量論的
に安定な高融点金属窒化膜からなるので、良質で安定な
膜質のものが得られ、バリアメタル構造などとして利用
する場合に、有利である。
以下、本発明の半導体装置の製造方法について、その
一実施例につき詳細に説明する。
一実施例につき詳細に説明する。
第１図は本発明方法を適用した場合のフロー図、第２
図（ａ）（ｂ）（ｃ）は本発明方法の原理をこの実施例
を参照して示す工程説明図である。
図（ａ）（ｂ）（ｃ）は本発明方法の原理をこの実施例
を参照して示す工程説明図である。
まず、第２図（ａ）はSi基板10に順次積層された二酸
化ケイ素（SiO2）層11及びpolySi（ポリシリコン）層12
上に、高融点金属または高融点金属化合物、例えばチタ
ン（Ti）層13を蒸着によって形成した状態を示す。次に
第２図（ｂ）においてIRアニールを行うことによってTi
層13をTiシリサイド（TiSi2）にし、続いて第２図
（ｃ）において窒素を含む雰囲気中でフォーミング・ア
ニールを行うことによって、TiSi2層13上にTiN層14を形
成する。
化ケイ素（SiO2）層11及びpolySi（ポリシリコン）層12
上に、高融点金属または高融点金属化合物、例えばチタ
ン（Ti）層13を蒸着によって形成した状態を示す。次に
第２図（ｂ）においてIRアニールを行うことによってTi
層13をTiシリサイド（TiSi2）にし、続いて第２図
（ｃ）において窒素を含む雰囲気中でフォーミング・ア
ニールを行うことによって、TiSi2層13上にTiN層14を形
成する。
第３図（ａ）〜（ｅ）は、上記原理を応用して具体的
に本実施例とした場合を示す図である。本例ではシリサ
イド化されたゲート電極上にバリアメタルとしてのTiN
層を形成するもので、第３図はその製造工程の説明図で
ある。まず、第３図（ａ）に示すTiのデポジット工程に
おいては、Si基板10上に積層されるとともに開口部11a
を有したSiO2層11上にTi層12がデポジットされる。第３
図（ｂ）のIRアニール工程では開口部11a内に位置するT
iの一部がSi基板10と反応してTiSi2層（ゲート電極）13
となる。このTiSi2層13の一部は基板10内にまで拡散配
置される。第３図（ｃ）のエッチング工程ではH2O2を用
いたエッチングによってTi12が全て除去される。第３図
（ｄ）の、界面トラップ防止するためのフォーミング・
アニール工程では、窒素雰囲気中で熱処理が行われ、Ti
Si2層13上面に、自己整合的且つ選択的にTiN層14が形成
される。それがバリアメタルとなる。第３図（ｅ）はAl
配線層15の形成工程である。
に本実施例とした場合を示す図である。本例ではシリサ
イド化されたゲート電極上にバリアメタルとしてのTiN
層を形成するもので、第３図はその製造工程の説明図で
ある。まず、第３図（ａ）に示すTiのデポジット工程に
おいては、Si基板10上に積層されるとともに開口部11a
を有したSiO2層11上にTi層12がデポジットされる。第３
図（ｂ）のIRアニール工程では開口部11a内に位置するT
iの一部がSi基板10と反応してTiSi2層（ゲート電極）13
となる。このTiSi2層13の一部は基板10内にまで拡散配
置される。第３図（ｃ）のエッチング工程ではH2O2を用
いたエッチングによってTi12が全て除去される。第３図
（ｄ）の、界面トラップ防止するためのフォーミング・
アニール工程では、窒素雰囲気中で熱処理が行われ、Ti
Si2層13上面に、自己整合的且つ選択的にTiN層14が形成
される。それがバリアメタルとなる。第３図（ｅ）はAl
配線層15の形成工程である。
第４図（ａ）〜（ｃ）は上記例の変形例を示す。第４
図はTiSi2から成るゲート電極13上面の一部にだけTiN層
（バリアメタル）14を形成する工程を示しており、この
例は第３図（ｃ）のエッチング工程までは共通し、それ
以降の工程が異なっているので、それ以降について図に
より説明する。まず、第４図（ａ）のリンシリケートガ
ラス（PSG）積層工程で積層されたPSG層16に、第４図
（ｂ）に示すフォーミング・アニール工程で小さな孔16
aを形成するとともに、窒素雰囲気中で熱処理を行って
該孔16a内に露出したTiSi2層13上面にバリアメタルのTi
N層14を形成し、最後に第４図（ｃ）の配線工程でAl等
の金属配線を行う。第４図（ａ）〜（ｃ）の工程におい
ては、ゲート電極上の極めて狭い面積部分にバリアメタ
ル層14を形成することが可能となる。
図はTiSi2から成るゲート電極13上面の一部にだけTiN層
（バリアメタル）14を形成する工程を示しており、この
例は第３図（ｃ）のエッチング工程までは共通し、それ
以降の工程が異なっているので、それ以降について図に
より説明する。まず、第４図（ａ）のリンシリケートガ
ラス（PSG）積層工程で積層されたPSG層16に、第４図
（ｂ）に示すフォーミング・アニール工程で小さな孔16
aを形成するとともに、窒素雰囲気中で熱処理を行って
該孔16a内に露出したTiSi2層13上面にバリアメタルのTi
N層14を形成し、最後に第４図（ｃ）の配線工程でAl等
の金属配線を行う。第４図（ａ）〜（ｃ）の工程におい
ては、ゲート電極上の極めて狭い面積部分にバリアメタ
ル層14を形成することが可能となる。
次に、第５図及び第６図は、第３図（ｂ）までの工程
によって形成された積層構造体（フォーミング・アニー
ル前）及び第３図（ｃ）までの工程によって形成された
積層構造体（フォーミング・アニール後）の深さ方向に
対する各オージェ強度を比較図示したものである。
によって形成された積層構造体（フォーミング・アニー
ル前）及び第３図（ｃ）までの工程によって形成された
積層構造体（フォーミング・アニール後）の深さ方向に
対する各オージェ強度を比較図示したものである。
まず第５図は、第２図（ａ）に示した積層構造体であ
るTi（500Å）/PolySi（2500Å）/SiO2/Siに、IRアニー
ルを施して第２図（ｂ）のようにTi層13をシリサイド化
したときにおける、深さ方向に対する各層〔Si（92e
V）、Ti（393eV）、Ti＋Ｎ（418eV）、０（518eV）〕の
各オージェ強度を示している。このグラフから理解され
るように、内部には安定したTiSi2層が形成され、表面
にはTiN層が形成されている。（なお深さはスパッタ時
間（分）で示しているが、第５図では40minで約650Å程
度の深さである）。
るTi（500Å）/PolySi（2500Å）/SiO2/Siに、IRアニー
ルを施して第２図（ｂ）のようにTi層13をシリサイド化
したときにおける、深さ方向に対する各層〔Si（92e
V）、Ti（393eV）、Ti＋Ｎ（418eV）、０（518eV）〕の
各オージェ強度を示している。このグラフから理解され
るように、内部には安定したTiSi2層が形成され、表面
にはTiN層が形成されている。（なお深さはスパッタ時
間（分）で示しているが、第５図では40minで約650Å程
度の深さである）。
第６図は、第２図（ａ）に示した積層構造体であるTi
（300A）/PolySi（2500A）/SiO2/Siに、IRアニールを施
して第２図（ｂ）のようにTi層13をシリサイド化した
後、窒素雰囲気中で400℃、60分フォーミング・アニー
ルを施した場合における各層〔Si（92eV）、Ti（393e
V）、Ti＋Ｎ（418eV）、０（518eV）〕のそれぞれのオ
ージェ強度を示す。第５図のフォーミング・アニール前
の状態と比較すると、内部では同様に安定したTiSi2が
形成されている（第６図中符号IIで示す）が、表面近傍
においては、完全に1:1の組成からなる安定したTiNを形
成している（第６図中符号Ｉで示す）ことが理解され
る。これより、化学量論的に安定なTiSi2が形成され、
かつ、化学量論的に安定なTiNが形成されたことがわか
る。このことはTiSi2層の表面に形成されるバリアメタ
ル層が安定したものであることを示す。（なおこの第６
図では、スパッタ時間が100minで約150Åの深さであ
る）。
（300A）/PolySi（2500A）/SiO2/Siに、IRアニールを施
して第２図（ｂ）のようにTi層13をシリサイド化した
後、窒素雰囲気中で400℃、60分フォーミング・アニー
ルを施した場合における各層〔Si（92eV）、Ti（393e
V）、Ti＋Ｎ（418eV）、０（518eV）〕のそれぞれのオ
ージェ強度を示す。第５図のフォーミング・アニール前
の状態と比較すると、内部では同様に安定したTiSi2が
形成されている（第６図中符号IIで示す）が、表面近傍
においては、完全に1:1の組成からなる安定したTiNを形
成している（第６図中符号Ｉで示す）ことが理解され
る。これより、化学量論的に安定なTiSi2が形成され、
かつ、化学量論的に安定なTiNが形成されたことがわか
る。このことはTiSi2層の表面に形成されるバリアメタ
ル層が安定したものであることを示す。（なおこの第６
図では、スパッタ時間が100minで約150Åの深さであ
る）。
以上のように、本発明の半導体製造方法を適用する
と、半導体装置製造の一工程であるフォーミング・アニ
ール時に、ゲート電極上の所望位置に所望の範囲に亙っ
てバリアメタルを選択的に形成することができる。この
ため、バリアメタルを蒸着させる従来の工程を不要とし
て迅速な処理が可能となる。また、窒化膜を蒸着させる
装置を特に必要としないため、経費を節減して製造コス
トを低下させることもできる。
と、半導体装置製造の一工程であるフォーミング・アニ
ール時に、ゲート電極上の所望位置に所望の範囲に亙っ
てバリアメタルを選択的に形成することができる。この
ため、バリアメタルを蒸着させる従来の工程を不要とし
て迅速な処理が可能となる。また、窒化膜を蒸着させる
装置を特に必要としないため、経費を節減して製造コス
トを低下させることもできる。
なお上記例では、窒化を、酸素を含まない窒素雰囲気
で、400℃、60分の低温、長期間熱処理で行ったが、上
掲の論文「フォーミング・オブ・TiN/TiSi2/p+−Si/n−
Si・ハイ・ラピド・サーマル・アニーリング（RTA）・
シリコン・インプランテッド・ウィズ・ボロン・スルー
・チタニウム」に記載の、900℃、10秒の高温短時間ア
ニールでも、同様に化学量論的に安定な高融点金属窒化
膜を得ることができる。
で、400℃、60分の低温、長期間熱処理で行ったが、上
掲の論文「フォーミング・オブ・TiN/TiSi2/p+−Si/n−
Si・ハイ・ラピド・サーマル・アニーリング（RTA）・
シリコン・インプランテッド・ウィズ・ボロン・スルー
・チタニウム」に記載の、900℃、10秒の高温短時間ア
ニールでも、同様に化学量論的に安定な高融点金属窒化
膜を得ることができる。
上述したように、本発明によれば、バリアメタル等を
形成するための特別な工程を用いることなく、バリアメ
タルを自己整合且つ確実に形成して、製品の品質向上、
低コスト化、工程時間の短縮、歩留りの向上を達成する
ことができる。
形成するための特別な工程を用いることなく、バリアメ
タルを自己整合且つ確実に形成して、製品の品質向上、
低コスト化、工程時間の短縮、歩留りの向上を達成する
ことができる。
第１図は本発明方法の工程を例示するフロー図、第２図
（ａ）〜（ｃ）は本発明方法の原理を一実施例を用いて
示す説明図、第３図（ａ）〜（ｅ）は本発明方法を応用
した実施例の工程説明図、第４図（ａ）〜（ｃ）は該実
施例の変形例の工程説明図、第５図及び第６図はフォー
ミング・アニール前と後における各層のオージェ強度の
比較のためのグラフである。第７図（ａ）〜（ｃ）は従
来の蒸着による製造方法の説明図である。 １……半導体基板、２……SiO2層、３……ゲート電極、
４……バリアメタル、５……金属配線、10……Si基板、
11……二酸化ケイ素（SiO2）層、12……PolySi層、13…
…高融点金属または高融点金属化合物（Ti層）、14……
バリアメタル、15……金属配線層、16……PSG層。
（ａ）〜（ｃ）は本発明方法の原理を一実施例を用いて
示す説明図、第３図（ａ）〜（ｅ）は本発明方法を応用
した実施例の工程説明図、第４図（ａ）〜（ｃ）は該実
施例の変形例の工程説明図、第５図及び第６図はフォー
ミング・アニール前と後における各層のオージェ強度の
比較のためのグラフである。第７図（ａ）〜（ｃ）は従
来の蒸着による製造方法の説明図である。 １……半導体基板、２……SiO2層、３……ゲート電極、
４……バリアメタル、５……金属配線、10……Si基板、
11……二酸化ケイ素（SiO2）層、12……PolySi層、13…
…高融点金属または高融点金属化合物（Ti層）、14……
バリアメタル、15……金属配線層、16……PSG層。
Claims (1)
- 【請求項１】半導体基板上に、高融点金属シリサイド層
とその上層の高融点金属の窒化膜からなる積層膜が形成
された半導体装置の製造方法において、 半導体基板上に絶縁膜を形成する工程と、絶縁膜に開口
を設ける工程と、高融点金属または高融点金属化合物の
膜を堆積する工程と、 上記高融点金属または高融点金属化合物をIRアニールし
てシリサイド化し、開口内に化学量論的に安定な高融点
金属シリサイドからなるシリサイド層を選択的に形成す
る工程と、 未反応の高融点金属を除去する工程と、 上記高融点金属または高融点金属化合物を窒素雰囲気中
で400℃で熱処理することにより窒化して化学量論的に
安定な高融点金属窒化膜からなる高融点金属の窒化膜と
する工程とを備えることにより、 上記高融点金属シリサイド層が化学量論的に安定な高融
点金属シリサイドからなり、上記高融点金属の窒化膜が
化学量論的に安定な高融点金属窒化膜からなる積層膜を
形成する 半導体装置の製造方法。
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-
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