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JPS62274653A - 半導体デバイス - Google Patents

半導体デバイス

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Publication number
JPS62274653A
JPS62274653A JP62114893A JP11489387A JPS62274653A JP S62274653 A JPS62274653 A JP S62274653A JP 62114893 A JP62114893 A JP 62114893A JP 11489387 A JP11489387 A JP 11489387A JP S62274653 A JPS62274653 A JP S62274653A
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JP
Japan
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region
insulated gate
field effect
effect transistor
gate field
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Granted
Application number
JP62114893A
Other languages
English (en)
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JP2635044B2 (ja
Inventor
デービル・ヘンリー・パクスマン
ジョン・アルフレッド・ジョージ・スラッター
ダビッド・ジェームス・コウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPS62274653A publication Critical patent/JPS62274653A/ja
Application granted granted Critical
Publication of JP2635044B2 publication Critical patent/JP2635044B2/ja
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/7302—Bipolar junction transistors structurally associated with other devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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    • H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 本発明はバイポーラトランジスタと絶縁ゲート電界効果
トランジスタとを具える半導体デバイスに関するもので
ある。
多数キャリアデバイスはバイポーラ構造よりも本質的に
遥かに高速であるが、この高速度は特に高電圧デバイス
に対しては電力処理能力を犠牲にして得られるものであ
る。この欠点は伝導度変調されないドレインドリフト領
域の極めて高い寄生直列抵抗と関連し、多数キャリアデ
バイスに対する基本的な制約となる。これに対しバイポ
ーラデバイスはライフタイムキリング、ベース−コレク
タクランピング、エミッタ短絡及びその他伝導度変調制
御或いは注入電荷抽出のような技術により速度を消散と
引き換えにすることができる。バイポーラデバイスと多
数キャリアデバイスの特性を２つのタイプのデバイスを
組合わせて用いることにより互に向上させることができ
る。
一導電型のエミッタ領域と、これと接合する反対導電型
のベース領域と、これと接合する一導電型のコレクタ領
域とを有するバイポーラトランジスタと、このバイポー
ラトランジスタのエミッタ領域へのゲート動作接続路を
与える第１絶縁ゲート電界効果トランジスタと、このバ
イポーラトランジス、夕がターンオフするときそのベー
ス領域からの電荷抽出通路を与える第２絶縁ゲート電界
効果Ｆランジスタとを具えた半導体デバイスが提案され
ている。
εＰ−八−へ８０２５５号には斯る半導体デバイスが開
示されており、このデバイスでは４個の絶縁ゲート電界
効果トランジスタをバイポーラトランジスタと併合し集
積している。これに記載されているように、半導体デバ
イスの本体がパイポーラトランジスタのコレクタ領域を
形成し、半導体本体の一方の表面に隣接して複数個の反
対導電型の島を設けてバイポーラトランジスタのベース
領域と第１絶縁ゲート電界効果トランジスタのドレイン
領域を交互に形成し、ベース領域が第１電界効果トラン
ジスタのドレイン領域により囲まれるようにする。ＩＥ
Ｐ−Ａ−１８０２５５号のデバイスの以下の考察におい
ては簡単のため両側に第１絶縁ゲート電界効果トランジ
スタのドレイン領域を有する単一ベース領域を有するも
のについて考察する。
８Ｐ−Ａ−１８０２５５号に記載されているように、第
１絶縁ゲート電界効果トランジスタはベース領域と２個
のドレイン領域の一方の第１ドレイン領域との間の本体
部分で与えられるチャンネル領域を覆う絶縁ゲートを有
し、バイポーラトランジスタがターンオフするときその
ベース領域からキャリアを抽出し得るゲート動作接続路
を与える。バイポーラトランジスタのエミッタ領域はベ
ース領域内に、第１絶縁ゲート電界効果トランジスタの
絶縁ゲートから遠く離して配置される。第２絶縁ゲート
電界効果トランジスタのソース領域はエミッタ領域に隣
接する第２ドレイン領域内に配置され、絶縁ゲートが第
２ドレイン領域とベース領域により与えられるチャンネ
ル領域上を覆い、エミッタ領域へのゲート動作接続路を
与える。第３絶縁ゲート電界効果トランジスタは、ベー
ス領域内にエミッタ領域から遠く離してソース領域を設
け、第１絶縁ゲート電界効果トランジスタの絶縁ゲート
の下側のベース領域部がチャンネル領域を構成し、コレ
クタ領域又は本体領域がドレイン領域を構成する縦形デ
バイスで与えられる。第４絶縁ゲート電界効果トランジ
スタは、本体領域がこの第４電界効果トランジスタのド
レイン領域を構成し、第２電界効果トランジスタのソー
スが第４電界効果トランジスタのソースを構成し、第１
電界効果トランジスタの絶縁ゲートの下側の第１電界効
果トランジスタのドレイン領域部分が第４電界効果トラ
ンジスタのチャンネル領域を構成するバイポーラトラン
ジスタと並列配置の縦形デバイスである。
本発明は一導電型のエミッタ領域と、このエミッタ領域
と接合する反対導電型のベース領域と、このベース領域
と接合する一導電型のコレクタ領域とを有するバイポー
ラトランジスタと、このバイポーラトランジスタのエミ
ッタ領域へのゲート動作接続路を与える第１絶縁ゲート
電界効果トランジスタと、前記バイポーラトランジスタ
がターンオフするときそのベース領域からの電荷抽出路
を与える第２絶縁ゲート電界効果トランジスタとを具え
る半導体デバイスにおいて、前記第１絶縁ゲート電界効
果トランジスタは前記エミッタ領域内に設けられた反対
導電型の追加の領域によりエミッタ領域から分離された
ソースと、前記エミッタ領域とこの絶縁ゲート電界効果
トランジスタのソースとの間の前記追加の領域の少なく
とも一部分から成るチャンネル領域を覆う絶縁ゲートと
を具えて前記エミッタ領域のゲート動作接続路を構成す
るようにし、且つ前記第２絶縁ゲート電界効果トランジ
スタは前記ベース領域に隣接する前記エミッタ領域の少
なくとも一部分を覆う絶縁ゲートを具えてベース領域と
この第２絶縁ゲート電界効果トランジスタのソースとの
間にゲート動作接続路を構成し、前記バイポーラトラン
ジスタがターンオフするときこの第２絶縁ゲート電界効
果トランジスタが前記ベース領域からの電荷抽出路を与
えるように構成したことを特徴とする。
このように、本発明半導体デバイスにおいてはバイポー
ラトランジスタのベース領域及びエミッタ領域のゲート
動作接続路を構成する絶縁ゲート電界効果トランジスタ
がバイポーラトランジスタと併合されてバイポーラトラ
ンジスタの電力処理能力を絶縁ゲート電界効果トランジ
スタのスイッチング能力と極めてコンパクトで簡単な構
造にて組合わせることができる。
更に、第２絶縁ゲート電界効果トランジスタのソースを
前記追加の領域の一部又はエミッタ領域内にこの追加の
領域と同時に形成した反対導電型の別の領域で構成し得
るため、併合第２絶縁ゲート電界効果トランジスタを追
加の拡散及び／又はイオン注入工程の必要なしに設ける
ことができる。
第３絶縁ゲート電界効果トランジスタをパイポ−ラトラ
ンジスタのベース駆動用に含めることもできる。第２及
び第３の絶縁ゲート電界効果トランジスタを設け、両ト
ランジスタを共通のゲート接続を有する相補形にすれば
、バイポーラトランジスタのベース領域に対するプッン
ニプル人力段を構成することができる。第３絶縁ゲート
電界効果トランジスタはベース領域の一部から成るチャ
ンネル領域を覆う絶縁ゲートを具えてこの第３電界効果
トランジスタの一導電型のドレイン領域とソースとの間
にゲート動作接続路を与えるものとすることができる。
この第３絶縁ゲート電界効果トランジスタのドレイン領
域はバイポーラトランジスタの一導電型のコレクタ領域
の少なくとも一部分とすることができる。
或は又、この第３絶縁ゲート電界効果トランジスタのド
レイン領域はベース領域内に設けた一導電型のドレイン
領域として別個のドレイン接続を設は得るようにして３
端子ではなく４端子デバイスを製造し得るようにするこ
ともできる。第３絶縁ゲート電界効果トランジスタのソ
ース領域はベース領域内に形成した一導電型のソース領
域で構成することができる。
デバイスのターンオフ時にベース領域の電荷抽出路を与
える併合絶縁ゲート電界効果トランジスタはデバイスの
ターンオフ時にエミッタを開路する併合電界効果トラン
ジスタと共働してデバイスの効率の良い高速ターンオフ
を与える。
エミッタ領域のゲート動作接続路を設けずに第２及び第
３絶縁ゲート電界効果トランジスタのみを設けてバイポ
ーラトランジスタのプッシュプル入力段を与えるだけと
することができ、また第１及び第３絶縁ゲート電界効果
トランジスタを残して第２絶縁ゲート電界効果トランジ
スタを省略してエミッタ領域のゲート作用とベース駆動
を与えるようにすることもできること勿論である。
バイポーラトランジスタは大きなバイポーラデバイスの
一部とすることができる。これがためバイポーラトラン
ジス多のコレクタ領域を反対導電型の領域内又は上に設
けてバイポーラトランジスタがサイリスク構造の一部と
なるようにすることができる。斯るサイリスク構造は例
えばゲートターンオフサイリスクとすることができる。
尚、米国特許出願第４５８５９６２号に、マルチエミッ
タ構造のバイポーラスイッチングデバイスにおいてバイ
ポーラトランジスタの各エミッタ領域内に絶縁ゲート電
界効果トランジスタを集積又は併合したちの゛が開示さ
れているが、これはエミッタ領域と直列の絶縁ゲート電
界効果トランジスタのオン抵抗によりエミッタバラスト
作用を与えてバイポーラトランジスタ内の電流密度の不
均一を除去して有効エミッタ面積を増大すると共にベー
ス及びエミッタ領域間のバイアス状態の不均一を低減し
得るようにしたものである。
図面につき本発明を説明する。
第１．２及び３図は略図であり、正しいスケールで示し
てなく、特に各部の相対寸法を明瞭のため及び理解容易
のために適宜拡大したり縮小しである。また、゛各実施
例において対応する部分は同一の符号で示しである。
第１図は本発明半導体デバイスの第１の実施例の断面図
である。
第１図に示す半導体デバイスは反対導電型、例えばｎ導
電型のベース領域２内又は上に設けられた一導電型（本
例ではｎ導電型）のエミッタ領域ｌを有する縦形のバイ
ポーラトランジスタＴ＋　を具える。ベース領域２は一
導電型の本体部分内又は上に設けられる。図示の例では
、水体部分は高ドープｎ゛導電型基板４上のｎ一導電型
エピタキシャル層３として形成され、層３及び４はバイ
ポーラトランジスタＴｔ　のコレクタ領域５を形成する
。
第１図に示すデバイスはバイポーラトランジスタＴ、と
併合されて第１ａ図に示す等価回路を有するデバイスを
形成する第１絶縁ゲート電界効果トランジスタＴ２も具
え、この第１絶縁ゲート電界効果トランジスタＴ２はバ
イポーラトランジスタＴ１のエミッタ領域１へのゲート
動作接続路を与える。この第１絶縁ゲート電界効果トラ
ンジスタＴ２はエミッタ領域１内に設けられた反対導電
型（本例ではｐ゛導電型）の追加の領域６と、この追加
の領域６内のチャンネル領域８を覆う絶縁ゲート７と、
この追加の領域６内に設けられた一導電型（本例ではｎ
゛導電型）のソース領域９とで形成される。
デバイスの両表面１０′及び１０″に金属化層を設けて
ベース、コレクタ及びソース接点１２．　１３及び１４
を形成する。第１図に示すように、ソース接点１４を形
成する金属化層はソース領域９の表面上まで延在させて
追加の領域６とソース領域９とのｐ−ｎ接合を短絡して
これら領域間のバイポーラ作用を抑制する。絶縁酸化物
層１１を表面１０’上に設けて金属化層で被覆されてな
い表面領域を保護する。
上述したように、第１絶縁ゲート電界効果トランジスタ
Ｔ２はバイポーラトランジスタと併合されて、エミッタ
領域１を流れる電流を絶縁ゲート７に供給されるゲート
信号により制御し得るエミッタ領域１のゲート動作接続
路を構成するため、バイポーラトランジスタＴ１がその
ベース接点１２に供給される負のベース信号によりター
ンオフされるとき、そのエミッタ領域１をトランジスタ
Ｔ２の絶縁ゲートＴ２に負信号を供給してトランジスタ
Ｔ２をターンオフするとことにより開路させて電流をコ
レクターベース回路を経て流出せしめることができる。
ゲート信号とベース信号は同一の電圧源（図示せず）か
ら取り出すことができること勿論である。
バイポーラトランジスタＴ）と第１絶縁ゲート電界効果
トランジスタＴ２がオン、即ち導通しているときは追加
の領域とエミッタ領域との間のｐ−ｎ接合は僅かに逆バ
イアスされてコレクタ、ベース、エミッタ及び追加の領
域から成るｐｎｐｎ構造の寄生サイリスク作用が阻止さ
れる。
第１図に示すデバイスは、バイポーラトランジスタＴ１
がターンオフすときにベース領域２から電荷を抽出する
電荷抽出路を与える第２の絶縁ゲート電界効果トランジ
スタＴ３も併合する。
第１図に示すように、第２絶縁ゲート電界効果トランジ
スタＴ３はエミッタ領域１のチャンネル領域１ａを覆う
絶縁ゲート１５と、ベース領域２の一部分で与えられる
ドレイン領域と、追加の領域６により与えられるソース
領域とで形成される。ソース領域９は第２絶縁ゲート電
界効果トランジスタＴ３の近くでは省略して、トランジ
スタＴ３が導通されるとき電荷キャリア（本例では正孔
）が第２絶縁ゲート電界効果トランジスタＴ３を経てソ
ース接点へ流れ易くするのが好適である。
以上から、第２絶縁ゲート電界効果トランジスタＴ３は
第１絶縁ゲート電界効果トランジスタＴ１と反対極性で
あるため、第１図及び第１ａ図に示すように同一のゲー
ト信号を用いてトランジスタＴ２をスイッチオンすると
共にトランジスタＴ３をスイッチオフすることができ、
またその逆にスイッチングすることができる。これがた
め、バイポーラトランジスタＴ１が負ベース信号により
非導通にされるとき、第１図に示すデバイスの第１及び
第２絶縁ゲート電界効果トランジスタの絶縁ゲート７及
び１５に供給される負ゲート信号がトランジスタＴ２を
非導通にさせてトランジスタＴ１のエミッタを開路させ
て電流をコレクターベース回路を経て流出せしめると共
に、同時にトランジスタＴ３を導通させてベース領域２
からの電荷抽出路を与える。
第１図に示すデバイスは任意所望の平面形状にすること
ができる。これがため、第１図に示すデバイスではエミ
ッタ及びソース領域１．６及び９を平面図で見て矩形、
例えば方形、又は円形にすることができる。
第１図に示すデバイス構造は第１図に点線１６で示す軸
線を中心に対称構造にしてエミッタ領域、追加の領域及
びソース領域１，６及び９が例えば矩形又は円形の環状
の中空エミッタ構造にすることもできる。
第２及び２ａ図は第１図に示すデバイスを第２絶縁ゲー
ト電界効果トランジスタＴ３と相補型の第３の絶縁ゲー
ト電界効果トランジスタＴ、も設けて変更した本発明の
第２の実施例を示す。この第３絶縁ゲート電界効果トラ
ンジスタＴ、はバイポーラトランジスタＴ、のベース駆
動回路を構成する。２個の相浦型絶縁ゲート電界効果ト
ランジス夕Ｔ３及びＴ４は共通のゲート接続を有し、バ
イポーラトランジスタＴ、のベース領域２に対するプッ
シュプル入力段を構成する。これがため、絶縁ゲート１
５及び１８への正ゲート信号の印加によりトランジスタ
Ｔ４が導通されてベース駆動信号がバイポーラトランジ
スタＴ１に供給され、負ゲート信号の印加によりトラン
ジスタＴ３が導通されてバイポーラトランジスタＴ１か
らのベース電荷の抽出が行なわれる。
第２図に示すように、第３絶縁ゲート電界効果トランジ
スタＴ４は、ベース領域２内のチャンネル領域２ａを覆
う絶縁ゲート１８と、コレクタ領域３のこのチャンネル
領域に隣接する部分（ドレイン領域を構成する）と、ベ
ース領域２内にこのチャンネル領域に隣接して設けた一
導電型（本例ではｎ゛導電型）のソース領域１９ｂとか
ら成る。ソース領域１９ｂはソース領域９と同一の製造
工程で形成することができる。金属化層２０をソース領
域１９とベース領域２との間のｐｎ接合を短絡するよう
に設けてこれら領域間のバイポーラ作用を阻止する。こ
うして、プッシュプル入力投を極めてコンパクトな併合
配置を維持しながら、追加の拡散及びイオン注入工程を
必要とすることなく、設けることができる。
第１図の実施例の場合のように、第２図に示すデバイス
も第２図に破線で示す軸線を中心に対称として中空エミ
ッタ構造にすることができる。斯る構造においては、第
３絶縁ゲート電界効果トランジスタＴ４をベース領域２
の特定の位置に設けてベース領域の全周に沿って延在さ
せないのが好適である。
第３及び３ａ図は、第３絶縁ゲート電界効果トランジス
タＴ４を第１絶縁ゲート電界効果トランジスタの右側に
隣接して設けないで第２絶縁ゲート電界効果トランジス
タＴ、の左側に隣接して設けた第２及び２ａ図に示すデ
バイスの変形例を示す。
第３図に示すように、ソース領域１９をエミッタ領域ｌ
の形成中に適当なマスクを用いて形成される一導電型（
本例ではｎ導電型）の第１領域１９ａと、適当なマスク
を用いてソース領域９と一緒に形成される同じ導電型（
ｎ＝導電型）の第２高ドープ領域１９ｂとから成る。こ
れら領域１９ａ及び１９ｂの一方又は他方を領域１９ｂ
のみが設けられている第２図に示す例のように省略して
もよい。
第３及び３ａ図に示す構造では、ベース領域２内にソー
ス領域１９に沿ってドレイン領域２２を形成して第３絶
縁ゲート電界効果トランジスタＴ、のドレインに別個の
接点を設けて高電力動作を可能にする。ドレイン領域２
２はソース領域１９と同一の構造を有し、図に示すよう
にエミッタ領域１と一緒に形成される一導電型（本例で
はｎ導電型）の第１領域２２ａとソース領域９と同時に
形成される一導電型（本例ではｎ゛導電型）の第２高ド
ープ領域２２ｂ　とから成る。ドレイン接点２３は金属
化により形成する。
第１、第２及び第３図に示すデバイスは現在のパワー半
導体技術を用いて製造することができる。
例えば、基板又はコレクタ領域４を高ドープｎ゛導電型
の単結晶シリコン層とし、その上にコレクタ領域３を低
ドープｎ一導電型のエピタキシャル層として成長させる
ことができる。ｐ導電型ベース領域とｎ導電型エミッタ
領域１を適当な不純物及びホトレジストマスクを用いて
順次の不純物拡散又は不純物イオン注入工程により形成
することができる。ｐ導電型のベース領域２を形成する
のに用いる不純物はホウ素とすることができ、ｎ導電型
のエミッタ領域１を形成するのに用いる不純物はリン又
はヒ素することができる。高ドープｐ′″導電型の追加
の領域６は、コレクタ領域３内のベース領域２の形成と
同様に、適当なマスクを用いてホウ素イオン注入及び／
又は拡散により形成することができると共に、高ドープ
ｎ＋導電型のソース領域９は、ベース領域ｌ内のエミッ
タ領域１の形成と同様に、適当なマスクを用いてヒ素（
又はリン）イオン注入及び／又は拡散により形成するこ
とができる。第２及び３図の実施例においては、ソース
領域１９ａ（及び第３図の実施例のドレイン領域２２ａ
）を適当なマスクを用いてエミッタ領域１と同一の拡散
及び／又はイオン注入工程により形成することができる
と共に、ソース領域１９ｂ（及び第３図の実施例のドレ
イン領域２２ｂ）を適当なマスクを用いてソース領域９
と同一の工程で形成することができるため、第２及び第
３図の実施例は第１図の実施例を製造するのに用いられ
る拡散及び／又はイオン注入以外の追加の工程を必要と
せず、異なるマスク配置を必要とするだけである。
絶縁層１１はエピタキシャル層の表面上に熱成長した二
酸化シリコンで形成することができ、この絶縁層の絶縁
ゲートを設ける部分の組成及び厚さを所要のゲート誘電
体を与えるように選択する。
絶縁ゲートは絶縁層上に多結晶シリコンのような適当な
ゲート材料を堆積しパターニングして形成し、多結晶シ
リコンはその堆積前又は後にドーピングして導電性にす
る。絶縁層１１に接点窓を設け、導電材料、例えばアル
ミニウムを堆積して窓内にベース及びソース接点１２及
び１４（及び第３図のドレイン接点２３）を形成する。
基板４の底面１０′を金属化層で被覆してコレクタ／ド
レイン接点１３を形成する。斯くして丁度４個（第２図
の例では３個）の接続端子を有するデバイスが形成され
る。
第１図に示すデバイスに対しては適当なドーピングを用
いて第１ａ図に破線の接続線で示すように共通のベース
及び絶縁ゲート接続を設けて４端子でなく３端子のデバ
イスを製造することもできる。
上述のデバイスは、単純なバイポーラトランジスタと比
較して、第１及び第２絶縁ゲート電界効果トランジスタ
Ｔ２及びＴ３をバイポーラトランジスタＴ１と併合させ
である結果として高速ターンオフ特性を有すると共に、
単純な絶縁ゲート電界効果トランジスタと比較してバイ
ポーラトランジスタＴ、を設ける結果としてオン抵抗を
低減する少数キャリ注入の利点を有する。第２及び３図
に示すデバイスはベース駆動トランジスタＴ、を設ける
ことにより高入力インピーダンスの利点を有する。しか
も、これらの各側のデバイス構造は極めてコンパクトで
あり、必要とする端子数も少なく、通常４個である。
上述のバイポーラトランジスタＴ１は大きなバイポーラ
デバイス、例えばサイリスク構造の一部とすることがで
きる。この場合には上述のデノ＼イスにおいてｎ＋基板
４をｐ導電型基板と置換してｐｎｐｎ構造を形成してバ
イポーラデバイスをサイリスク、例えばゲートターンオ
フサイリスタＧＴ○又は４層ダイオード（ベース接続を
省略する場合）にすることができる。更に、第１．２及
び３図に示す絶縁ゲート電界効果トランジスタは表面１
０′上に形成された各別の絶縁ゲートを有しているが、
これら電界効果トランジスタの少なくとも２個を表面１
０′に設けた溝の側壁上に形成した絶縁ゲートを有する
ものとしてもよい。
以上の説明から、当業者であれば、他にも種々の変更が
可能である。斯る変更は半導体デバイスの設計において
既知の他の特徴やここに記載した特徴の代りに或いはこ
れに付加して使用し得る他の特徴も含むことができる。
特許請求の範囲には特定の特徴の組合せを明記しである
が、本願の記載の技術範囲はここに明瞭に或は潜在的に
記載されている新規な特徴又は特徴の新規な組合せも含
み、また当業者に明らかな変更も、この変更が特許請求
の範囲に記載された発明と同一の発明に関するか否と関
係なく、またこの変更が本発明と同一の問題を緩和する
ものであるか否かと関係なく含むものである。
【図面の簡単な説明】
第１図は本発明デバイスの第１実施例の断面図、第１ａ
図は第１図に示すデバイスの等価回路図、第２図は本発
明デバイスの第２実施例の断面図、第２ａ図は第２図に
示すデバイスの等価回路図、第３図は本発明デバイスの
第３実施例の断面図、・第３ａ図は第３図に示すデバイ
スの等価回路である。 Ｔ１・・・バイポーラトランジスタ Ｔ２・・・第１絶縁ゲート電界効果トランジスタＴ３・
・・第２絶縁ゲート電界効果トランジスタＴ４・・・第
３絶縁ゲート電界効果トランジスタト・・エミッタ領域
　　　２・・・ベース領域３．４・・・コレクタ領域　
６・・・追加の領域７、１５．１８・・・絶縁ゲート ８、　　ｌａ、　２ａ・・・チャンネル領域９、　１９
（１９ａ、　　１９ｂ）　・７−ス領域１１・・・絶縁
層 １２、１３．１４・・・ベース、コレクタ、ソース接点
２２ａ、　　２２ｂ・・・ドレイン領域２３・・・ドレ
イン接点 特許出願人　　　　エヌ・ベー・フィリップス・フルー
イランペンツアプリケ

Claims (1)

  1. 【特許請求の範囲】 １、一導電型のエミッタ領域と、このエミッタ領域と接
    合する反対導電型のベース領域と、このベース領域と接
    合する一導電型のコレクタ領域とを有するバイポーラト
    ランジスタと、このバイポーラトランジスタのエミッタ
    領域へのゲート動作接続路を与える第１絶縁ゲート電界
    効果トランジスタと、前記バイポーラトランジスタがタ
    ーンオフするときそのベース領域からの電荷抽出路を与
    える第２絶縁ゲート電界効果トランジスタとを具える半
    導体デバイスにおいて、前記第１絶縁ゲート電界効果ト
    ランジスタは前記エミッタ領域内に設けられた反対導電
    型の追加の領域によりエミッタ領域から分離されたソー
    スと、前記エミッタ領域とこの絶縁ゲート電界効果トラ
    ンジスタのソースとの間の前記追加の領域の少なくとも
    一部分から成るチャンネル領域を覆う絶縁ゲートとを具
    えて前記エミッタ領域のゲート動作接続路を構成するよ
    うにし、且つ前記第２絶縁ゲート電界効果トランジスタ
    は前記ベース領域に隣接する前記エミッタ領域の少なく
    とも一部分を覆う絶縁ゲートを具えてベース領域とこの
    第２絶縁ゲート電界効果トランジスタのソースとの間に
    ゲート動作接続路を構成し、前記バイポーラトランジス
    タがターンオフするときこの第２絶縁ゲート電界効果ト
    ランジスタが前記ベース領域からの電荷抽出路を与える
    ように構成したことを特徴とする半導体デバイス。 ２、前記第１絶縁ゲート電界効果トランジスタのソース
    は前記追加の領域内に設けられた一導電型のソース領域
    で構成して成ることを特徴とする特許請求の範囲第１項
    記載の半導体デバイス。 ３、前記第２絶縁ゲート電界効果トランジスタのソース
    は前記エミッタ領域内に設けられた反対導電型のソース
    領域で構成してあることを特徴とする特許請求の範囲第
    １又は２項記載の半導体デバイス。 ４、前記第２絶縁ゲート電界効果トランジスタのソース
    領域は前記追加の領域で構成してあることを特徴とする
    特許請求の範囲第３項記載の半導体デバイス。 ５、前記第２絶縁ゲート電界効果トランジスタに対し相
    補導電型の第３絶縁ゲート電界効果トランジスタを具え
    、前記第２及び第３絶縁ゲート電界効果トランジスタは
    共通のゲート接続を有し前記バイポーラトランジスタの
    ベース領域に対するプッシュプル入力段を構成し、前記
    第３絶縁ゲート電界効果トランジスタは前記ベース領域
    の一部分から成るチャンネル領域を覆う絶縁ゲートを具
    えてこの第３電界効果トランジスタの一導電型のドレイ
    ン領域とベース領域に接続されたソースとの間にゲート
    動作接続路を与えるように構成してあることを特徴とす
    る特許請求の範囲第１〜４項の何れかに記載の半導体デ
    バイス。 ６、前記第３絶縁ゲート電界効果トランジスタのドレイ
    ン領域は前記バイポーラトランジスタのコレクタ領域の
    少なくとも一部分で構成してあることを特徴とする特許
    請求の範囲第５項記載の半導体デバイス。 ７、前記第３絶縁ゲート電界効果トランジスタのドレイ
    ン領域は前記バイポーラトランジスタのベース領域内に
    設けられた一導電型のドレイン領域で構成してあること
    を特徴とする特許請求の範囲第５項記載の半導体デバイ
    ス。 ８、前記第３絶縁ゲート電界効果トランジスタのソース
    領域は前記バイポーラトランジスタのベース領域内に形
    成した一導電型のソース領域で構成してあることを特徴
    とする特許請求の範囲第５、６又は７項記載の半導体デ
    バイス。 ９、前記バイポーラトランジスタのコレクタ領域は反対
    導電型の領域内又は上に設けてこのバイポーラトランジ
    スタがサイリスタ構造の一部を構成するようにしてある
    ことを特徴とする特許請求の範囲第１〜８項の何れかに
    記載の半導体デバイス。 １０、前記バイポーラトランジスタのベース領域と前記
    絶縁ゲート電界効果トランジスタの絶縁ゲートに共通接
    続を設けてあることを特徴とする特許請求の範囲第１〜
    ９項の何れかに記載の半導体デバイス。
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