JPH0793422B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0793422B2 JPH0793422B2 JP3103448A JP10344891A JPH0793422B2 JP H0793422 B2 JPH0793422 B2 JP H0793422B2 JP 3103448 A JP3103448 A JP 3103448A JP 10344891 A JP10344891 A JP 10344891A JP H0793422 B2 JPH0793422 B2 JP H0793422B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- electrode
- regions
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 47
- 239000002800 charge carrier Substances 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 3
- 239000012535 impurity Substances 0.000 description 13
- 238000001465 metallisation Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Description
【０００１】
【産業上の利用分野】本発明はサイリスタを具えた半導
体装置、特にいわゆるMOSゲートサイリスタを具えた半
導体装置に関するものである。
体装置、特にいわゆるMOSゲートサイリスタを具えた半
導体装置に関するものである。
【０００２】
【従来の技術】第１主電極が設けられた一導電型の第１
領域と、該第１領域と第１pn接合を形成する反対導電型
の第２領域と、該第２領域と第２pn接合を形成すると共
にゲート電極が設けられた一導電型の第３領域と、該第
３領域とpn接合を形成すると共に第２主電極への電気接
続部を有する反対導電型の第４領域とを有するサイリス
タが形成された半導体本体を具える半導体装置が既知で
ある。特に、ゲート電極を、第３領域の導通チャネル領
域上にあって第２領域と第４領域との間の導電パスを制
御する絶縁ゲートの形態に設けて第４領域から第２領域
への反対導電型の電荷キャリア流が半導体装置内のサイ
リスタの動作をトリガして開始させるようにした半導体
装置が既知である。このようなMOSゲートサイリスタは
「Proceedings of TEEE Vol. 76 , No.4」1988年４月、
に B. JayantBaliga が発表した論文“Evolution of
MOS-bipolar Power SemiconductorTechnology」の第411
頁に開示されている。上述した論文は第415 〜416 頁
に、 MOSゲートに供給する信号によりターンオンのみな
らずターンオフも行ない得る点で単なる MOSゲートサイ
リスタと相違するいわゆる MOSターンオフサイリスタも
開示している。この MOSターンオフサイリスタはサイリ
スタ構造内に絶縁ゲート電界効果トランジスタ(MOST)を
組み込み、上側トランジスタのエミッタ−ベース接合を
MOSTのゲート電圧の印加により短絡し得るように構成さ
れている。ゲート電圧が存在しない場合にはこの装置は
慣例のサイリスタと同様の方法で、或はMOSゲートサイ
リスタと同様にMOS ゲートを用いてスイッチオンさせる
ことができる。
領域と、該第１領域と第１pn接合を形成する反対導電型
の第２領域と、該第２領域と第２pn接合を形成すると共
にゲート電極が設けられた一導電型の第３領域と、該第
３領域とpn接合を形成すると共に第２主電極への電気接
続部を有する反対導電型の第４領域とを有するサイリス
タが形成された半導体本体を具える半導体装置が既知で
ある。特に、ゲート電極を、第３領域の導通チャネル領
域上にあって第２領域と第４領域との間の導電パスを制
御する絶縁ゲートの形態に設けて第４領域から第２領域
への反対導電型の電荷キャリア流が半導体装置内のサイ
リスタの動作をトリガして開始させるようにした半導体
装置が既知である。このようなMOSゲートサイリスタは
「Proceedings of TEEE Vol. 76 , No.4」1988年４月、
に B. JayantBaliga が発表した論文“Evolution of
MOS-bipolar Power SemiconductorTechnology」の第411
頁に開示されている。上述した論文は第415 〜416 頁
に、 MOSゲートに供給する信号によりターンオンのみな
らずターンオフも行ない得る点で単なる MOSゲートサイ
リスタと相違するいわゆる MOSターンオフサイリスタも
開示している。この MOSターンオフサイリスタはサイリ
スタ構造内に絶縁ゲート電界効果トランジスタ(MOST)を
組み込み、上側トランジスタのエミッタ−ベース接合を
MOSTのゲート電圧の印加により短絡し得るように構成さ
れている。ゲート電圧が存在しない場合にはこの装置は
慣例のサイリスタと同様の方法で、或はMOSゲートサイ
リスタと同様にMOS ゲートを用いてスイッチオンさせる
ことができる。
【０００３】
【発明が解決しようとする課題】従って、上述した論文
の図15に示されているように、 MOSターンオフサイリス
タは第４領域内に形成され且つこの領域に短絡された一
導電型の第５領域と、第４及び第３領域のチャネル領域
上を延在する連続絶縁ゲートとを有する。サイリスタの
ターンオフを達成するためには第５及び第３領域間に構
成されたMOSTを絶縁ゲートに適切な電圧を供給してター
ンオンさせ、第３領域に流入する一導電型の電荷キャリ
アが第４及び第３領域間のpn接合をバイパスして第２主
電極に至る別の導電パスを有するようにする。しかし、
このような強制ターンオフを達成するためには一導電型
の電荷キャリアに対する導電パスの抵抗値を十分低く
し、これらの全電荷が第４及び第３領域間のMOSTを経て
バイパスされる際に第３pn接合の順方向バイアスが 0.7
ボルト以下になるように、及び従って電子注入及びトラ
ンジスタ作用を維持するに不十分となるようにする必要
がある。この条件は一導電型電荷キャリアが電子である
場合にはかなり高い電流密度に対し全く容易に達成し得
るが、電荷キャリアが移動度の低い正孔の場合には達成
が困難である。本発明の目的は装置の制御可能な電流容
量を改善したサイリスタを具えた半導体装置を提供する
ことにある。
の図15に示されているように、 MOSターンオフサイリス
タは第４領域内に形成され且つこの領域に短絡された一
導電型の第５領域と、第４及び第３領域のチャネル領域
上を延在する連続絶縁ゲートとを有する。サイリスタの
ターンオフを達成するためには第５及び第３領域間に構
成されたMOSTを絶縁ゲートに適切な電圧を供給してター
ンオンさせ、第３領域に流入する一導電型の電荷キャリ
アが第４及び第３領域間のpn接合をバイパスして第２主
電極に至る別の導電パスを有するようにする。しかし、
このような強制ターンオフを達成するためには一導電型
の電荷キャリアに対する導電パスの抵抗値を十分低く
し、これらの全電荷が第４及び第３領域間のMOSTを経て
バイパスされる際に第３pn接合の順方向バイアスが 0.7
ボルト以下になるように、及び従って電子注入及びトラ
ンジスタ作用を維持するに不十分となるようにする必要
がある。この条件は一導電型電荷キャリアが電子である
場合にはかなり高い電流密度に対し全く容易に達成し得
るが、電荷キャリアが移動度の低い正孔の場合には達成
が困難である。本発明の目的は装置の制御可能な電流容
量を改善したサイリスタを具えた半導体装置を提供する
ことにある。
【０００４】
【課題を解決するための手段】本発明は、第１主電極が
設けられた一導電型の第１領域と、該第１領域と第１pn
接合を形成する反対導電型の第２領域と、該第２領域と
第２pn接合を形成すると共にゲート電極が設けられた一
導電型の第３領域と、該第３領域とpn接合を形成すると
共に第２主電極への電気接続部を有する反対導電型の第
４領域とを有するサイリスタが形成された半導体本体を
具える半導体装置において、第４領域と第４pn接合を形
成する一導電型の第５領域と、第２主電極と電気的に接
触すると共に第５領域と第５pn接合を形成する反対導電
型の第６領域と、第５領域の導通チャネル領域上にあっ
て第４領域内への反対導電型の電荷キャリアに対する導
電パスを形成してサイリスタ動作を開始させるための絶
縁ゲートとを設け、第５領域をこの領域がサイリスタの
ターンオフ中の一導電型の電荷キャリアの抽出用パスを
与えるように接続したことを特徴とする。
設けられた一導電型の第１領域と、該第１領域と第１pn
接合を形成する反対導電型の第２領域と、該第２領域と
第２pn接合を形成すると共にゲート電極が設けられた一
導電型の第３領域と、該第３領域とpn接合を形成すると
共に第２主電極への電気接続部を有する反対導電型の第
４領域とを有するサイリスタが形成された半導体本体を
具える半導体装置において、第４領域と第４pn接合を形
成する一導電型の第５領域と、第２主電極と電気的に接
触すると共に第５領域と第５pn接合を形成する反対導電
型の第６領域と、第５領域の導通チャネル領域上にあっ
て第４領域内への反対導電型の電荷キャリアに対する導
電パスを形成してサイリスタ動作を開始させるための絶
縁ゲートとを設け、第５領域をこの領域がサイリスタの
ターンオフ中の一導電型の電荷キャリアの抽出用パスを
与えるように接続したことを特徴とする。
【０００５】このように、本発明の半導体装置では、第
４領域（npnpサイリスタの場合のカソード）への電気接
続が第４領域と直列に集積された絶縁ゲート電界効果ト
ランジスタ（MOST）により与えられ、このトランジスタ
が第４領域への反対導電型の電荷キャリア流に対しゲー
ト可能な導電パスを与えるため、この電荷キャリア流を
サイリスタのターンオフ中適切なゲート電圧の印加によ
り阻止することができ、従ってサイリスタの可制御電流
容量が向上する。更に、第４領域と直列のMOSTにより反
対導電型の電荷キャリア流を制御すると、上述した従来
の MOS制御サイリスタに比較してターンオフ時間が短く
なる。
４領域（npnpサイリスタの場合のカソード）への電気接
続が第４領域と直列に集積された絶縁ゲート電界効果ト
ランジスタ（MOST）により与えられ、このトランジスタ
が第４領域への反対導電型の電荷キャリア流に対しゲー
ト可能な導電パスを与えるため、この電荷キャリア流を
サイリスタのターンオフ中適切なゲート電圧の印加によ
り阻止することができ、従ってサイリスタの可制御電流
容量が向上する。更に、第４領域と直列のMOSTにより反
対導電型の電荷キャリア流を制御すると、上述した従来
の MOS制御サイリスタに比較してターンオフ時間が短く
なる。
【０００６】第３領域のゲート電極は第３領域のチャネ
ル領域上を延在する絶縁ゲートとすることができる。第
３領域上のこの絶縁ゲートは第５領域上の絶縁ゲートと
連続させて製造を簡単にすることができる。この連続絶
縁ゲートは半導体本体内を延在する溝の側壁上に形成す
ることができる。特に、この溝は側壁を絶縁層で被覆
し、ゲート電極を形成する導電材料で満たしたトレンチ
の形態に形成することができる。プレーナ技術より溝又
はトレンチ技術を用いて絶縁ゲートを形成する方が必要
とされる表面積が減少すると共に一層良好な電流処理能
力が得られる。
ル領域上を延在する絶縁ゲートとすることができる。第
３領域上のこの絶縁ゲートは第５領域上の絶縁ゲートと
連続させて製造を簡単にすることができる。この連続絶
縁ゲートは半導体本体内を延在する溝の側壁上に形成す
ることができる。特に、この溝は側壁を絶縁層で被覆
し、ゲート電極を形成する導電材料で満たしたトレンチ
の形態に形成することができる。プレーナ技術より溝又
はトレンチ技術を用いて絶縁ゲートを形成する方が必要
とされる表面積が減少すると共に一層良好な電流処理能
力が得られる。
【０００７】本発明半導体装置の変形例では、半導体本
体の少なくとも一部分において第３、第４、第５及び第
６領域を絶縁ゲートが設けられた一導電型の他の領域と
置き換え、該他の領域が第１及び第２領域とともに、第
１及び第２主電極間の第１〜第６領域から成る構造部分
と並列に配置された３層構造を形成するようにし、該他
の領域がサイリスタのターンオフ中一導電型の電荷キャ
リアの抽出用パスを与えるようにする。このような構造
は装置のターンオフ速度を増大すると共に、一導電型の
キャリア流をバイパスすることにより最大可制御電流を
増大させることもできる。第１及び第２主電極は半導体
本体の対向表面上に設けてバーチカル装置、即ち半導体
本体の両主表面間に主電流パスを有する装置を形成する
ことができる。第５領域を第２主電極に電気的に接続し
て３端子装置を形成することができる。或は又、別の電
極を第５領域に設け、この電極及び第２主電極に供給す
る制御電圧を別々に制御し得るようにしてサイリスタタ
ーンオフ中トランジスタ動作が持続する惧れを更に減少
させることができる。
体の少なくとも一部分において第３、第４、第５及び第
６領域を絶縁ゲートが設けられた一導電型の他の領域と
置き換え、該他の領域が第１及び第２領域とともに、第
１及び第２主電極間の第１〜第６領域から成る構造部分
と並列に配置された３層構造を形成するようにし、該他
の領域がサイリスタのターンオフ中一導電型の電荷キャ
リアの抽出用パスを与えるようにする。このような構造
は装置のターンオフ速度を増大すると共に、一導電型の
キャリア流をバイパスすることにより最大可制御電流を
増大させることもできる。第１及び第２主電極は半導体
本体の対向表面上に設けてバーチカル装置、即ち半導体
本体の両主表面間に主電流パスを有する装置を形成する
ことができる。第５領域を第２主電極に電気的に接続し
て３端子装置を形成することができる。或は又、別の電
極を第５領域に設け、この電極及び第２主電極に供給す
る制御電圧を別々に制御し得るようにしてサイリスタタ
ーンオフ中トランジスタ動作が持続する惧れを更に減少
させることができる。
【０００８】
【実施例】図面を参照して本発明の実施例を説明する。
各図は略図であって、特に各半導体層や領域の厚さのよ
うな種々の寸法を明瞭のために大きく拡大してある。図
１は、第１主電極Ａが設けられた一導電型の第１領域４
と、この第１領域４と第１pn接合６を形成する反対導電
型の第２領域５と、この第２領域５と第２pn接合７を形
成すると共にゲート電極Ｇが設けられた一導電型の第３
領域８と、この第３領域８と第３pn接合10を形成すると
共に第２主電極Ｃへの電気接続部を有する反対導電型の
第４領域９とを有するサイリスタが形成された半導体本
体１を有する半導体装置が示されている。
各図は略図であって、特に各半導体層や領域の厚さのよ
うな種々の寸法を明瞭のために大きく拡大してある。図
１は、第１主電極Ａが設けられた一導電型の第１領域４
と、この第１領域４と第１pn接合６を形成する反対導電
型の第２領域５と、この第２領域５と第２pn接合７を形
成すると共にゲート電極Ｇが設けられた一導電型の第３
領域８と、この第３領域８と第３pn接合10を形成すると
共に第２主電極Ｃへの電気接続部を有する反対導電型の
第４領域９とを有するサイリスタが形成された半導体本
体１を有する半導体装置が示されている。
【０００９】本発明では、第４領域９と第４pn接合12を
形成する一導電型の第５領域11と、第２主電極Ｃと電気
的に接触すると共に第５領域11と第５pn接合14を形成す
る反対導電型の第６領域13と、第５領域11の導通チャネ
ル領域110 上にあって第４領域９内への反対導電型の電
荷キャリアに対する導電パスを形成してサイリスタ動作
を開始させるための絶縁ゲート15とを設け、第５領域11
をこの領域がサイリスタのターンオフ中一導電型の電荷
キャリアを抽出するためのパスを与えるように電気的に
接続する。このように、本発明半導体装置では第４、第
５及び第６領域９，11及び13と絶縁ゲート15とで構成さ
れる絶縁ゲート電界効果トランジスタ(MOST)をサイリス
タの第４領域９と直列に設け、このトランジスタが第４
領域９への反対導電型の電荷キャリア流をゲートし得る
導電パスを与えるため、この電荷キャリア流をサイリス
タのターンオフ中適切なゲート電圧の印加により阻止す
ることでき、これにより電流制御能力を一層大きくし得
ると共に装置のターンオフ時間を短くすることができ
る。
形成する一導電型の第５領域11と、第２主電極Ｃと電気
的に接触すると共に第５領域11と第５pn接合14を形成す
る反対導電型の第６領域13と、第５領域11の導通チャネ
ル領域110 上にあって第４領域９内への反対導電型の電
荷キャリアに対する導電パスを形成してサイリスタ動作
を開始させるための絶縁ゲート15とを設け、第５領域11
をこの領域がサイリスタのターンオフ中一導電型の電荷
キャリアを抽出するためのパスを与えるように電気的に
接続する。このように、本発明半導体装置では第４、第
５及び第６領域９，11及び13と絶縁ゲート15とで構成さ
れる絶縁ゲート電界効果トランジスタ(MOST)をサイリス
タの第４領域９と直列に設け、このトランジスタが第４
領域９への反対導電型の電荷キャリア流をゲートし得る
導電パスを与えるため、この電荷キャリア流をサイリス
タのターンオフ中適切なゲート電圧の印加により阻止す
ることでき、これにより電流制御能力を一層大きくし得
ると共に装置のターンオフ時間を短くすることができ
る。
【００１０】図１を詳細に参照して本発明による MOSゲ
ートカソードを有するnpnpサイリスタを詳しく説明す
る。図１に示す実施例においては、第１又はアノード領
域を一導電型の不純物（本例ではホウ素イオン）をドー
プした単結晶シリコン基板として設け、代表的には0.01
Ω・cmの抵抗率を有するものとする。次に第２又はｎ−
ベース領域５を第１領域４上に、反対導電型（本例では
ｎ導電型）の不純物、例えばヒ素を代表的には1014電子
／cm3 の濃度にドープした比較的低ドープのエピタキシ
ャルシリコン層として設ける。必要に応じ、ｎ導電型不
純物をもっと高濃度にドープしたバッファ層50 (図１に
破線で示す）を第１及び第２領域４及び５間に設けて比
較的高ドープの第１又はアノード領域４からの正孔電流
を適度にすることができる。第２領域５を形成する堆積
エピタキシャル層の不純物濃度及び厚さは装置の所望の
特性に依存するが、1000ボルト装置に対しては代表的に
は 100μm とすることができる。第３領域８は一導電型
（本例ではＰ型）の不純物をドープしたエピタキシャル
層として設けることができ、或は又第２領域内に不純物
を注入及び／又は拡散することにより形成することもで
きる。
ートカソードを有するnpnpサイリスタを詳しく説明す
る。図１に示す実施例においては、第１又はアノード領
域を一導電型の不純物（本例ではホウ素イオン）をドー
プした単結晶シリコン基板として設け、代表的には0.01
Ω・cmの抵抗率を有するものとする。次に第２又はｎ−
ベース領域５を第１領域４上に、反対導電型（本例では
ｎ導電型）の不純物、例えばヒ素を代表的には1014電子
／cm3 の濃度にドープした比較的低ドープのエピタキシ
ャルシリコン層として設ける。必要に応じ、ｎ導電型不
純物をもっと高濃度にドープしたバッファ層50 (図１に
破線で示す）を第１及び第２領域４及び５間に設けて比
較的高ドープの第１又はアノード領域４からの正孔電流
を適度にすることができる。第２領域５を形成する堆積
エピタキシャル層の不純物濃度及び厚さは装置の所望の
特性に依存するが、1000ボルト装置に対しては代表的に
は 100μm とすることができる。第３領域８は一導電型
（本例ではＰ型）の不純物をドープしたエピタキシャル
層として設けることができ、或は又第２領域内に不純物
を注入及び／又は拡散することにより形成することもで
きる。
【００１１】第３領域、本例ではＰ−ベース領域８、第
４又はカソード領域９及び第５領域11は全て、適切にド
ープしたシリコン層のエピタキシャル成長により又は第
２領域５内への適切な不純物の注入及び／又は拡散によ
り形成することができる。代表的には、1000ボルト装置
に対しては、Ｐ−ベース領域８は約３μm の厚さ及び約
1016原子／cm3 の不純物濃度を有するものとし、カソー
ド領域９は約１μm の厚さ及び約1016原子／cm3 の不純
物濃度を有するものとすることができる。第５領域11は
約２μm の厚さ及び約３×1016原子／cm3 の不純物濃度
を有するものとすることができる。
４又はカソード領域９及び第５領域11は全て、適切にド
ープしたシリコン層のエピタキシャル成長により又は第
２領域５内への適切な不純物の注入及び／又は拡散によ
り形成することができる。代表的には、1000ボルト装置
に対しては、Ｐ−ベース領域８は約３μm の厚さ及び約
1016原子／cm3 の不純物濃度を有するものとし、カソー
ド領域９は約１μm の厚さ及び約1016原子／cm3 の不純
物濃度を有するものとすることができる。第５領域11は
約２μm の厚さ及び約３×1016原子／cm3 の不純物濃度
を有するものとすることができる。
【００１２】本例では、次に第６領域13を、第５領域内
に反対導電型（ｎ導電型）の不純物を適切なマスク（図
示せず）を通して慣例の方法で導入して第５領域内のプ
レーナ領域として形成する。代表的には、この第６領域
は約 0.5〜１μm の深さを有するものとするとこができ
る。図１に示すサイリスタは MOSゲートサイリスタであ
るから、第３領域７のゲート電極Ｇは絶縁ゲートで構成
し、本例ではこの絶縁ゲートを MOSゲートカソードの絶
縁ゲート15と連続させる。
に反対導電型（ｎ導電型）の不純物を適切なマスク（図
示せず）を通して慣例の方法で導入して第５領域内のプ
レーナ領域として形成する。代表的には、この第６領域
は約 0.5〜１μm の深さを有するものとするとこができ
る。図１に示すサイリスタは MOSゲートサイリスタであ
るから、第３領域７のゲート電極Ｇは絶縁ゲートで構成
し、本例ではこの絶縁ゲートを MOSゲートカソードの絶
縁ゲート15と連続させる。
【００１３】図１に示す実施例では、絶縁ゲート15を、
慣例の技術を用いて第６、第５、第４及び第３領域13,
11, ９，７を横切って第２領域５内に僅かに侵入するト
レンチ16をエッチングして形成する。このトレンチの深
さは既知のように注意深く制御してトレンチ16が第３領
域８を完全に横切って延在するが第２領域５内にあまり
深く侵入しないようにして装置の所望のブレークダウン
電圧に悪影響を与えないようにする。領域８，９及び11
に対し与えた上述の寸法に対してはトレンチ16は約６μ
m の深さにする。通常の清浄処理後に薄い絶縁層17をト
レンチの側壁上に慣例の技術により熱成長させ、トレン
チの形成に用いたマスクをそのまま用いて導電材料、本
例ではドープ多結晶シリコンをトレンチ内に堆積して第
３領域のゲート電極及び第５領域11の導通チャネル領域
110 上の絶縁ゲート15も構成する導電プラグ18を形成す
る。次に絶縁材料、本例では二酸化シリコンの層を堆積
し、この層を慣例のフォトリソグラフィ及びエッチング
技術を用いてパターン化して導電プラグ18を覆うキャッ
プ酸化層21を形成する。
慣例の技術を用いて第６、第５、第４及び第３領域13,
11, ９，７を横切って第２領域５内に僅かに侵入するト
レンチ16をエッチングして形成する。このトレンチの深
さは既知のように注意深く制御してトレンチ16が第３領
域８を完全に横切って延在するが第２領域５内にあまり
深く侵入しないようにして装置の所望のブレークダウン
電圧に悪影響を与えないようにする。領域８，９及び11
に対し与えた上述の寸法に対してはトレンチ16は約６μ
m の深さにする。通常の清浄処理後に薄い絶縁層17をト
レンチの側壁上に慣例の技術により熱成長させ、トレン
チの形成に用いたマスクをそのまま用いて導電材料、本
例ではドープ多結晶シリコンをトレンチ内に堆積して第
３領域のゲート電極及び第５領域11の導通チャネル領域
110 上の絶縁ゲート15も構成する導電プラグ18を形成す
る。次に絶縁材料、本例では二酸化シリコンの層を堆積
し、この層を慣例のフォトリソグラフィ及びエッチング
技術を用いてパターン化して導電プラグ18を覆うキャッ
プ酸化層21を形成する。
【００１４】次に、慣例の金属化層19, 20、例えばアル
ミニウム層を半導体本体１の対向表面２及び３上に堆積
して第１（アノード）及び第２（カソード）主電極Ａ及
びＣを形成する。図１に示してないが、装置の周縁部に
おいてゲートＧに接点を設ける。このように、図１に示
す実施例では第５領域11がカソード金属化により第２主
電極Ｃに短絡される。一般に、この装置は平面図で見た
とき（第５領域11の表面を上から見たとき)格子状又は
綱目状のトレンチ16を具えたセル構造にする。これがた
め、例えば、トレンチ16は矩形格子パターンまたは六角
形格子パターンに形成することができる。図１は格子状
トレンチ16の１つの溝部の横断面図を示す。図１に示す
サイリスタの動作においては、この装置はゲート電極Ｇ
に適切な正ゲート電圧＋Ｖe を供給することによりター
ンオンする。正のゲート電圧はトレンチ16の側壁に沿う
導通チャネル領域110 及び80内にｎ導電型反転層を発生
させて第２領域５内への電子の流入を許し、第１pn接合
６を順方向にバイアスせしめる。この第１pn接合６の順
方向バイアスは正孔を第２領域５に注入せしめ、これら
正孔が第３領域８内に流れ込み、この正孔流が実効的に
第２、第３及び第４領域５，８，９から成る npnトラン
ジスタのベース電流を形成する。このトランジスタのタ
ーンオンがサイリスタのトリガリング又はラッチングを
開始させるため、このとき装置がスイッチオンする。
ミニウム層を半導体本体１の対向表面２及び３上に堆積
して第１（アノード）及び第２（カソード）主電極Ａ及
びＣを形成する。図１に示してないが、装置の周縁部に
おいてゲートＧに接点を設ける。このように、図１に示
す実施例では第５領域11がカソード金属化により第２主
電極Ｃに短絡される。一般に、この装置は平面図で見た
とき（第５領域11の表面を上から見たとき)格子状又は
綱目状のトレンチ16を具えたセル構造にする。これがた
め、例えば、トレンチ16は矩形格子パターンまたは六角
形格子パターンに形成することができる。図１は格子状
トレンチ16の１つの溝部の横断面図を示す。図１に示す
サイリスタの動作においては、この装置はゲート電極Ｇ
に適切な正ゲート電圧＋Ｖe を供給することによりター
ンオンする。正のゲート電圧はトレンチ16の側壁に沿う
導通チャネル領域110 及び80内にｎ導電型反転層を発生
させて第２領域５内への電子の流入を許し、第１pn接合
６を順方向にバイアスせしめる。この第１pn接合６の順
方向バイアスは正孔を第２領域５に注入せしめ、これら
正孔が第３領域８内に流れ込み、この正孔流が実効的に
第２、第３及び第４領域５，８，９から成る npnトラン
ジスタのベース電流を形成する。このトランジスタのタ
ーンオンがサイリスタのトリガリング又はラッチングを
開始させるため、このとき装置がスイッチオンする。
【００１５】一旦ラッチ状態になると、サイリスタはゲ
ート電極Ｇに負ゲート電圧−Ｖe を供給してトレンチ16
に隣接する第４領域９の導通チャネル領域90内にＰ導電
型反転チャネルを発生させることによりターンオフさせ
ることができる。この反転チャネルの発生は第６領域13
から第４（カソード）領域９への電子の流入を阻止又は
少なくとも禁止する作用をなし、サイリスタの電子を枯
渇させてサイリスタのターンオフを開始させる。更に、
第３及び第５領域８及び11間の第４（カソード）領域９
の導通チャネル領域90内に形成されたＰ導電型反転チャ
ネルは正孔を第５領域11と電気的に接触するカソード金
属化層20を経て抽出する導電パスも与える。
ート電極Ｇに負ゲート電圧−Ｖe を供給してトレンチ16
に隣接する第４領域９の導通チャネル領域90内にＰ導電
型反転チャネルを発生させることによりターンオフさせ
ることができる。この反転チャネルの発生は第６領域13
から第４（カソード）領域９への電子の流入を阻止又は
少なくとも禁止する作用をなし、サイリスタの電子を枯
渇させてサイリスタのターンオフを開始させる。更に、
第３及び第５領域８及び11間の第４（カソード）領域９
の導通チャネル領域90内に形成されたＰ導電型反転チャ
ネルは正孔を第５領域11と電気的に接触するカソード金
属化層20を経て抽出する導電パスも与える。
【００１６】第６領域13の横方向寸法は極めて小さくし
て第６領域の下部からカソード金属化層までの正孔用パ
ス及び従ってpn接合14が十分な順方向バイアスになって
トランジスタ動作を開始する可能性が殆どないようにす
ることができる。第６領域13は数個の個別の補助領域と
して形成して、平面図で見て、即ち主表面３を上から見
て、第６領域はトレンチの縁に隣接して縁に沿って間隔
を置いて設けられた各別の島領域又は指状領域から成る
ようにすることができる。上述したようにゲート電極Ｇ
は連続ゲートとするが、上述したセル構造の装置の場合
には装置の周縁部のセルに、中央部のセルのゲート電極
から分離したゲート電極を設け、これにより中央部のセ
ルのターンオフを周縁部のセルと無関係に制御し得るよ
うにして装置のターンオフの一層良好な制御を可能にす
ることができる。
て第６領域の下部からカソード金属化層までの正孔用パ
ス及び従ってpn接合14が十分な順方向バイアスになって
トランジスタ動作を開始する可能性が殆どないようにす
ることができる。第６領域13は数個の個別の補助領域と
して形成して、平面図で見て、即ち主表面３を上から見
て、第６領域はトレンチの縁に隣接して縁に沿って間隔
を置いて設けられた各別の島領域又は指状領域から成る
ようにすることができる。上述したようにゲート電極Ｇ
は連続ゲートとするが、上述したセル構造の装置の場合
には装置の周縁部のセルに、中央部のセルのゲート電極
から分離したゲート電極を設け、これにより中央部のセ
ルのターンオフを周縁部のセルと無関係に制御し得るよ
うにして装置のターンオフの一層良好な制御を可能にす
ることができる。
【００１７】図２は本発明半導体装置の第２実施例の図
１と同様の断面図である。図２に示す装置は図１に示す
装置とは、トレンチ FET形 MOSゲートの代りに、VMOS形
MOSゲート160, 170, 180 を設ける点及び主表面３上の
例えば二酸化シリコンの絶縁領域21を慣例の方法で限界
し、次いで堆積したカソード金属化層20を慣例の方法で
パターン化して第５領域11に別個の電気接点22を設ける
点が相違する。この構成は、４端子となる不利がある
が、第５領域を第６領域13と独立にバイアスすることが
でき、これにより装置のターンオフ時にpn接合14が十分
に順方向バイアスされてトランジスタ動作を開始する惧
れを完全に避けるようにすることができる利点を有す
る。その他の点については図２に示すサイリスタは図１
に示すものと同一に動作するが、ターンオフ中に抽出さ
れる正孔はカソード金属化層20とは別個の電極22を経て
抽出されること勿論である。図１に示す装置も同様にカ
ソード金属化層20の適切なパターニングにより第５領域
に別個の電気接点を設けることができる。図２に示す装
置は慣例のVMOS技術を用いて製造し得ると共に図１に示
す装置と同様のセル構造にすることができる。
１と同様の断面図である。図２に示す装置は図１に示す
装置とは、トレンチ FET形 MOSゲートの代りに、VMOS形
MOSゲート160, 170, 180 を設ける点及び主表面３上の
例えば二酸化シリコンの絶縁領域21を慣例の方法で限界
し、次いで堆積したカソード金属化層20を慣例の方法で
パターン化して第５領域11に別個の電気接点22を設ける
点が相違する。この構成は、４端子となる不利がある
が、第５領域を第６領域13と独立にバイアスすることが
でき、これにより装置のターンオフ時にpn接合14が十分
に順方向バイアスされてトランジスタ動作を開始する惧
れを完全に避けるようにすることができる利点を有す
る。その他の点については図２に示すサイリスタは図１
に示すものと同一に動作するが、ターンオフ中に抽出さ
れる正孔はカソード金属化層20とは別個の電極22を経て
抽出されること勿論である。図１に示す装置も同様にカ
ソード金属化層20の適切なパターニングにより第５領域
に別個の電気接点を設けることができる。図２に示す装
置は慣例のVMOS技術を用いて製造し得ると共に図１に示
す装置と同様のセル構造にすることができる。
【００１８】図３は本発明半導体装置の変形例を示す。
上述したように、一般に本発明装置はセル構造にするこ
とができ、第６領域13のアレー又はパターン及び格子状
の絶縁ゲート15 (主表面を上から見たとき) が第４、第
５及び第６領域９，11及び13と絶縁ゲート15とで構成さ
れる多数の並列接続MOSTを限界する。
上述したように、一般に本発明装置はセル構造にするこ
とができ、第６領域13のアレー又はパターン及び格子状
の絶縁ゲート15 (主表面を上から見たとき) が第４、第
５及び第６領域９，11及び13と絶縁ゲート15とで構成さ
れる多数の並列接続MOSTを限界する。
【００１９】図３に示す実施例では、絶縁ゲート構造の
トレンチ又は溝16により限界された半導体本体１の部分
30は第２領域５からカソード接点Ｃを形成する金属化層
20が設けされた表面まで延在する一導電型、本例ではＰ
導電型、の領域を形成する。これがため、本例装置は部
分30には３層（本例では pnp) 構造を具える。複数個の
これらの一導電型領域30又はセルを装置のセル構造内に
設けることができ、例えばこれらセルは種々の層の成長
後に適当なマスクを通してホウ素のような適切な不純物
を拡散させた領域30を用いて形成することができる。図
３に示す装置は、ゲート電極Ｇに適切な正ゲート電圧＋
Ｖe が供給されたターンオン中に導通チャネル領域110
及び80内にｎ導電型反転チャネルが形成されるのに加え
て領域30の絶縁ゲート15に隣接する導通チャネル領域30
0 内にもｎ導電型反転チャネルが形成される点を除いて
図１及び図２に示す装置と同様に動作する。
トレンチ又は溝16により限界された半導体本体１の部分
30は第２領域５からカソード接点Ｃを形成する金属化層
20が設けされた表面まで延在する一導電型、本例ではＰ
導電型、の領域を形成する。これがため、本例装置は部
分30には３層（本例では pnp) 構造を具える。複数個の
これらの一導電型領域30又はセルを装置のセル構造内に
設けることができ、例えばこれらセルは種々の層の成長
後に適当なマスクを通してホウ素のような適切な不純物
を拡散させた領域30を用いて形成することができる。図
３に示す装置は、ゲート電極Ｇに適切な正ゲート電圧＋
Ｖe が供給されたターンオン中に導通チャネル領域110
及び80内にｎ導電型反転チャネルが形成されるのに加え
て領域30の絶縁ゲート15に隣接する導通チャネル領域30
0 内にもｎ導電型反転チャネルが形成される点を除いて
図１及び図２に示す装置と同様に動作する。
【００２０】図３に示す装置のターンオフ中において
は、導通チャネル領域90内に形成され電子の流れを禁止
するＰ導電型反転層に加えて、Ｐ導電型領域30が装置か
ら正孔を抽出するパスを与える。図３に示す構造はター
ンオフの速度を増大すると共に、正孔電流をバイパスす
ることにより最大可制御電流も増大することができる。
Ｐ導電型領域30の使用は装置のオン抵抗値を増大する。
しかし、MOS セル９，11, 13に対するＰ導電型セル又は
領域30の比を適切に調整し、ターンオフ速度とオン抵抗
値の適切なかねあいを取ることにより装置の構造を所望
の動作特性に対し最適にすることができる。
は、導通チャネル領域90内に形成され電子の流れを禁止
するＰ導電型反転層に加えて、Ｐ導電型領域30が装置か
ら正孔を抽出するパスを与える。図３に示す構造はター
ンオフの速度を増大すると共に、正孔電流をバイパスす
ることにより最大可制御電流も増大することができる。
Ｐ導電型領域30の使用は装置のオン抵抗値を増大する。
しかし、MOS セル９，11, 13に対するＰ導電型セル又は
領域30の比を適切に調整し、ターンオフ速度とオン抵抗
値の適切なかねあいを取ることにより装置の構造を所望
の動作特性に対し最適にすることができる。
【００２１】上述した各実施例では装置はバーチカル装
置、即ち半導体本体１の主表面２及び３間に主電流パス
を有する装置であるが、本発明はこれに限定されず、ラ
テラル装置、即ち主表面に沿う方向に主電流パスを有す
る装置に適用することもできる。更に、上述した装置は
トレンチ技術を用いて絶縁ゲート構造を形成している
が、適切な幾何形状調整を用いて本発明をプレーナ技術
に適用することができ、この場合には絶縁ゲート15を主
表面３上に形成し、領域８，９及び11を領域13のよう
に、第２領域５の表面内に適切なマスクを用いて不純物
を導入してプレーナ領域として形成する。このようなプ
レーナ構造の場合、装置表面のチャネル長が必然的にか
なり長くなる。また、上述の例では、絶縁ゲートＧ及び
15を連続又は一体化させたが、これらゲートは個別に
し、別々に動作させることができる。例えば、ゲートＧ
及び15を絶縁ゲートＧと絶縁ゲート15に対し別々の溝を
設けて形成することができ、またブレーナ技術を用いる
場合には適切なパターニングにより形成することができ
る。
置、即ち半導体本体１の主表面２及び３間に主電流パス
を有する装置であるが、本発明はこれに限定されず、ラ
テラル装置、即ち主表面に沿う方向に主電流パスを有す
る装置に適用することもできる。更に、上述した装置は
トレンチ技術を用いて絶縁ゲート構造を形成している
が、適切な幾何形状調整を用いて本発明をプレーナ技術
に適用することができ、この場合には絶縁ゲート15を主
表面３上に形成し、領域８，９及び11を領域13のよう
に、第２領域５の表面内に適切なマスクを用いて不純物
を導入してプレーナ領域として形成する。このようなプ
レーナ構造の場合、装置表面のチャネル長が必然的にか
なり長くなる。また、上述の例では、絶縁ゲートＧ及び
15を連続又は一体化させたが、これらゲートは個別に
し、別々に動作させることができる。例えば、ゲートＧ
及び15を絶縁ゲートＧと絶縁ゲート15に対し別々の溝を
設けて形成することができ、またブレーナ技術を用いる
場合には適切なパターニングにより形成することができ
る。
【００２２】上述した実施例の各領域の導電型は逆にし
てpnpnサイリスタを形成することができること勿論であ
り、また本発明はシリコン以外の半導体材料、例えばゲ
ルマニウム又はヒ化ガリウムのような III−Ｖ材料にも
適用することができ、ヘテロ接合構造を有する装置にも
適用し得る。この場合には、例えば第６領域13と、第５
領域11上に炭化シリコン (シリコン装置の場合) のよう
な広いバンドギャップ材料を堆積して形成し、次いで適
切なマスク及びエッチング技術を用いて第６領域13を第
５領域上にメサ構造として形成することがてきる。上述
した本発明の説明を読めば、更に他の多くの変形や変更
が当業者に明らかであり、本発明はこれらの変形や変更
も本発明の範囲内に含むものであること勿論である。
てpnpnサイリスタを形成することができること勿論であ
り、また本発明はシリコン以外の半導体材料、例えばゲ
ルマニウム又はヒ化ガリウムのような III−Ｖ材料にも
適用することができ、ヘテロ接合構造を有する装置にも
適用し得る。この場合には、例えば第６領域13と、第５
領域11上に炭化シリコン (シリコン装置の場合) のよう
な広いバンドギャップ材料を堆積して形成し、次いで適
切なマスク及びエッチング技術を用いて第６領域13を第
５領域上にメサ構造として形成することがてきる。上述
した本発明の説明を読めば、更に他の多くの変形や変更
が当業者に明らかであり、本発明はこれらの変形や変更
も本発明の範囲内に含むものであること勿論である。
【００２２】
【図１】本発明半導体装置の第１の実施例の断面図であ
る。
る。
【図２】本発明半導体装置の第２の実施例の断面図であ
る。
る。
【図３】本発明半導体装置の変形例の断面図である。
１ 半導体本体 ４ 第１領域（アノード） ５ 第２領域 ８ 第３領域 ９ 第４領域（カソード） Ｇ ゲート電極 11 第５領域 13 第６領域 15 絶縁ゲート ９，11, 13, 15 MOST 17 絶縁層 19 第１主電極Ａ 20 第２主電極Ｃ 80, 90, 110 導通チャネル領域 160, 170, 180 VMOS ゲート 22 第６領域の電気接点 30 一導電型部分 300 導通チャネル領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−214566（ＪＰ，Ａ) 特開 昭59−61962（ＪＰ，Ａ) 特開 昭60−253275（ＪＰ，Ａ) 特開 平２−21661（ＪＰ，Ａ) 特公 昭50−9156（ＪＰ，Ｂ１)
Claims (9)
- 【請求項１】 第１及び第２主電極と、第１主電極が設
けられた一導電型の第１領域と、該第１領域と第１ｐｎ
接合を形成する反対導電型の第２領域と、該第２領域と
第２ｐｎ接合を形成する一導電型の第３領域と、該第３
領域と第３ｐｎ接合を形成する反対導電型の第４領域
と、第３領域の第１導通チャネル領域上に位置し、所定
の極性の電圧が供給されたとき第２及び第４領域間に反
対導電型の電荷キャリアのための第１導通チャネルを形
成するゲート電極を有するサイリスタが形成された半導
体本体を具える半導体装置において、更に、第４領域と
第４ｐｎ接合を形成する一導電型の第５領域と、該第５
領域と接触する電極と、前記第４領域から第５領域によ
り分離され且つ第５領域と第５ｐｎ接合を形成するとと
もに第２主電極と電気的に接続された反対導電型の第６
領域と、第５領域の第２導通チャネル領域上に位置し、
所定の極性の電圧が供給されたとき第６及び第５領域間
に反対導電型の電荷キャリアのための第２導通チャネル
を形成する絶縁ゲート電極を具え、第１導通チャネル領
域、第４領域及び第２導通チャネル領域が第６及び第２
領域間における反対導電型の電荷キャリアのためのゲー
ト可能な導通パスを与え、所定の極性の電圧がゲート電
極及び絶縁ゲート電極に供給されたときサイリスタ動作
を開始して装置をターンオンし、反対極性の電圧がゲー
ト電極及び絶縁ゲート電極に供給されたとき前記ゲート
可能な導通パスを流れる反対導電型の電荷キャリア流を
阻止して装置をターンオフするとともに、第５領域と接
触する前記電極がサイリスタのターンオフ中の一導電型
の電荷キャリア抽出用パスを与えるように構成されてい
ることを特徴とする半導体装置。 - 【請求項２】 第３領域のゲート電極は第３領域のチャ
ネル領域上を延在する絶縁ゲートで構成したことを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 第３領域上を延在する絶縁ゲートを第５
領域上を延在する絶縁ゲートと連続させたことを特徴と
する請求項２記載の半導体装置。 - 【請求項４】 前記連続絶縁ゲートは半導体本体内を延
在する溝の側壁上に形成しこたとを特徴とする請求項３
記載の半導体装置。 - 【請求項５】 前記溝は側壁が絶縁層で被覆され且つゲ
ート電極を形成する導電材料で満たされたトレンチの形
態に形成したことを特徴とする請求項４記載の半導体装
置。 - 【請求項６】 半導体本体の少なくとも一部分において
第３、第４、第５及び第６領域を絶縁ゲートが設けられ
た一導電型の他の領域と置き換え、該他の領域が第１及
び第２領域とともに、第１及び第２主電極間の第１〜第
６領域から成る構造部分と並列に配置された３層構造を
形成するようにし、該他の領域がサイリスタのターンオ
フ中一導電型の電荷キャリアの抽出用パスを与えるよう
にしたことを特徴とする請求項１〜５の何れかに記載の
半導体装置。 - 【請求項７】 第１主電極は半導体本体の一方の側の主
表面上に設け、第２主電極は半導体本体の反対側の主表
面上に設けたことを特徴とする請求項１〜６の何れかに
記載の半導体装置。 - 【請求項８】 第５領域と接触する前記電極が第２主電
極であることを特徴とする請求項１〜７のいずれかに記
載の半導体装置。 - 【請求項９】 第５領域と接触する前記電極が第２主電
極と別の電極であることを特徴とする請求項１〜７のい
ずれかに記載の半導体装置。装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9008020.1 | 1990-04-09 | ||
| GB9008020A GB2243021A (en) | 1990-04-09 | 1990-04-09 | Mos- gated thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04312977A JPH04312977A (ja) | 1992-11-04 |
| JPH0793422B2 true JPH0793422B2 (ja) | 1995-10-09 |
Family
ID=10674152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3103448A Expired - Fee Related JPH0793422B2 (ja) | 1990-04-09 | 1991-04-09 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0454201B1 (ja) |
| JP (1) | JPH0793422B2 (ja) |
| DE (1) | DE69122902T2 (ja) |
| GB (1) | GB2243021A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381026A (en) | 1990-09-17 | 1995-01-10 | Kabushiki Kaisha Toshiba | Insulated-gate thyristor |
| EP0487869B1 (de) * | 1990-11-29 | 1997-02-12 | Asea Brown Boveri Ag | Abschaltbares Leistungshalbleiter-Bauelement |
| DE4121375A1 (de) * | 1991-06-28 | 1993-01-14 | Asea Brown Boveri | Abschaltbares leistungshalbleiter-bauelement sowie verfahren zu dessen herstellung |
| JPH0575110A (ja) * | 1991-09-13 | 1993-03-26 | Fuji Electric Co Ltd | 半導体装置 |
| JP2739002B2 (ja) * | 1991-12-20 | 1998-04-08 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP2509127B2 (ja) * | 1992-03-04 | 1996-06-19 | 財団法人半導体研究振興会 | 静電誘導デバイス |
| JP2957795B2 (ja) * | 1992-03-16 | 1999-10-06 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US5324966A (en) * | 1992-04-07 | 1994-06-28 | Toyo Denki Seizo Kabushiki Kaisha | MOS-controlled thyristor |
| JP2796470B2 (ja) * | 1992-05-06 | 1998-09-10 | 三菱電機株式会社 | 自己消弧型サイリスタおよびその製造方法 |
| US5777346A (en) * | 1996-01-16 | 1998-07-07 | Harris Corporation | Metal oxide semiconductor controlled thyristor with an on-field effect transistor in a trench |
| US7656003B2 (en) * | 2006-08-25 | 2010-02-02 | Hvvi Semiconductors, Inc | Electrical stress protection apparatus and method of manufacture |
| JP5698302B2 (ja) * | 2013-04-25 | 2015-04-08 | 株式会社日立製作所 | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125116B1 (ja) * | 1970-10-08 | 1976-07-28 | ||
| JPS509156A (ja) * | 1973-05-29 | 1975-01-30 | ||
| DE3230741A1 (de) * | 1982-08-18 | 1984-02-23 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterschalter mit einem abschaltbaren thyristor |
| JPS5961962A (ja) * | 1982-09-30 | 1984-04-09 | Matsushita Electric Works Ltd | 絶縁ゲ−ト型サイリスタ |
| JPH0620127B2 (ja) * | 1984-04-11 | 1994-03-16 | 株式会社明電舍 | Ｇｔｏサイリスタ |
| EP0159663A3 (en) * | 1984-04-26 | 1987-09-23 | General Electric Company | High-density v-groove mos-controlled thyristors, insulated-gate transistors, and mosfets, and methods for fabrication |
| US4982258A (en) * | 1988-05-02 | 1991-01-01 | General Electric Company | Metal oxide semiconductor gated turn-off thyristor including a low lifetime region |
| EP0487869B1 (de) * | 1990-11-29 | 1997-02-12 | Asea Brown Boveri Ag | Abschaltbares Leistungshalbleiter-Bauelement |
-
1990
- 1990-04-09 GB GB9008020A patent/GB2243021A/en not_active Withdrawn
-
1991
- 1991-04-05 EP EP91200798A patent/EP0454201B1/en not_active Expired - Lifetime
- 1991-04-05 DE DE1991622902 patent/DE69122902T2/de not_active Expired - Fee Related
- 1991-04-09 JP JP3103448A patent/JPH0793422B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0454201A2 (en) | 1991-10-30 |
| GB9008020D0 (en) | 1990-06-06 |
| EP0454201B1 (en) | 1996-10-30 |
| DE69122902D1 (de) | 1996-12-05 |
| GB2243021A (en) | 1991-10-16 |
| EP0454201A3 (en) | 1991-11-06 |
| DE69122902T2 (de) | 1997-04-30 |
| JPH04312977A (ja) | 1992-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5202750A (en) | MOS-gated thyristor | |
| US5702961A (en) | Methods of forming insulated gate bipolar transistors having built-in freewheeling diodes and transistors formed thereby | |
| US5757033A (en) | Bidirectional thyristor with MOS turn-off capability with a single gate | |
| US4969028A (en) | Gate enhanced rectifier | |
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| US6190948B1 (en) | Method of forming power semiconductor devices having overlapping floating field plates for improving breakdown voltage capability | |
| US4656493A (en) | Bidirectional, high-speed power MOSFET devices with deep level recombination centers in base region | |
| US4060821A (en) | Field controlled thyristor with buried grid | |
| JPH0758332A (ja) | 半導体装置 | |
| JPH037149B2 (ja) | ||
| US4786958A (en) | Lateral dual gate thyristor and method of fabricating same | |
| IE52758B1 (en) | Gate enhanced rectifier | |
| US5793066A (en) | Base resistance controlled thyristor structure with high-density layout for increased current capacity | |
| JP2635044B2 (ja) | 半導体デバイス | |
| JPH0793422B2 (ja) | 半導体装置 | |
| US5728593A (en) | Power insulated-gate transistor having three terminals and a manufacturing method thereof | |
| JPH043113B2 (ja) | ||
| JPH0624244B2 (ja) | 複合半導体装置 | |
| US4861731A (en) | Method of fabricating a lateral dual gate thyristor | |
| JPH0851197A (ja) | 電流飽和特性を有するｍｏｓ制御サイリスタ | |
| JPH07120799B2 (ja) | 半導体装置 | |
| EP0081642B1 (en) | Multicellular thyristor | |
| US4910573A (en) | Gate turn-off thyristor and method of producing same | |
| JPH0888357A (ja) | 横型ｉｇｂｔ | |
| US5111268A (en) | Semiconductor device with improved turn-off capability |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |