JPS6118055A - 領域外メモリへのアクセス異常検定方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数個のプロセッサと共有メモリとを共通バス
を経て結合し、共通バスを介して各プロセッサ間の情報
転送を行うマルチプロセッサシステムにおいて、各プロ
セッサが共通メモリにおける使用領域以外の領域に対す
るアクセスしたときこれを検出することができ、従って
誤アクセスを防止してシステムの信頼性を向上させるこ
とができる実領域外メモリへのアクセス異常検出方法に
関するものである。

〔従来の技術〕

第８図は複数のプロセッサと共通メモリとを共通バスを
経て結合し、共通メモリを介して谷プロセッサ間の情報
転送を行うマルチプロセッサシステムを示したものであ
る。同図において１−１．１−２゜１−ｓ、°・・、１
−Ｎはそれぞれプロセッサであって、共通バス２を経て
相互に接続されているとともに、さらに共通バス２を経
て共通メモリ３と接続されている。

第９図は第８図における共通メモリ３の従来の構成例を
示したものである。同図において１０はバス、１１はア
ドレスデコーダ、１２はメモリ素子、１３はアドレス信
号レシーバ、１４はパリティチェック回路、１５はデー
タ信号ドライバ・レシーバである。

また第１Ｏ図は共通メモリに対するアドレスマツプの例
を示したものである。第１０図において、アドレスＡＤ
ＤＯ〜ＡＤＤＩは各プロセッサに対して共通にアクセス
することを許可されている領域である。

またアドレスＡＤＤ２〜ＡＤＤ３　、　ＡＤＤ４〜ＡＤ
Ｄ５　、　ＡＤｉＤ６〜ＡＤＤ７　、・曲・、　ＡＤＤ
（Ｎ−１）〜ＡＤＤＮはそれぞれ第８図におけるプロセ
ッサ１−１．１−２．１−１１．・・・・・・、１−Ｎ
のみに対してアクセスすることを許可された領域である
。

以下これら各図に基づいて、従来のマルチプロセッサシ
ステムにおける共通メモリアクセス方法の概要を説明す
る。いま例えば第８図におけるプロセッサ１−２が共通
メモリ３をアクセスしようとするときは、プロセッサ１
−２から共通バス２上に、プロセッサ１−２がアクセス
することを許可されている領域に対応する共通メモリア
ドレスを出力する。共通メモリにおいては第９図に示す
ように、バス１０からアドレス信号レシーバ１３ヲ経て
このアドレス信号を受信し、アドレスデコーダ１１は受
信したアドレスの上位部分をデコードして、その出力を
メモリ素子１２のチン１セレクト端子Ｃ８に与えること
によって、メモリ素子１２ｆ、セレクトする。

これによって共通メモリ３を構成するメモリ素子が複数
個あるとき（第９図においてはメモリ素子１２のみが代
表的に示されている）、所要のメモリ素子をセレクトす
ることができる。アドレス信号の下位部分はセレクトさ
れたメモリ素子１２において、所要の番地をアクセスす
るために用いられる。

一方、プロセッサ１−２からアクセスの目的（読出しま
たは書込み）に応じて、それぞれＲＤ倍信号たはＷＴ倍
信号バス１０ヲ経てメモリ素子１２に与えられる。これ
によって読出し時にはメモリ素子１２の指定アドレスの
データが読出されて、データ信号ドライバ・レシーバ１
５を経てバスｌＯに出力され、書込み時には、バス１０
上のデータがデータ信号ドライバ・レシーバ１５ヲ経て
メモリ素子１２に与えられて、指定アドレスに書込まれ
る。

しかしながら、このような共通メモリのアクセス方法で
は、許可されていない領域をアクセスする可能性がある
。例えばアドレス信号レシーバ１３に異常を生じた場合
、セレクトされるべきメモリ素子以外のメモリ素子がセ
レクトされる可能性がある。一方、読出されたデータ信
号におけるエラーを検出するためにパリティチェック回
路１４が設けられていて、出力データとアドレス信号の
最下位部分として与えられるパリティビットとによって
パリティチェックを行うことによって、１ビツトのデー
タエラーを検出することができるようにナッテいるが、
例えばデータ信号ドライバ・レシーバ１５に異常があっ
て、データに偶数ビット数のエラーが生じたときは、デ
ータの異常を検出することができない。従ってパリティ
チェックによる方法では誤アクセスの検出を行う上に限
界がある。

また誤アクセス防止の目的にパリティチェック回路を設
けることは、構成を複雑化するので好ましくない。

このように共通メモリに対するアクセス異常を検出する
ことができない場合には、マルチプロセッサシステム全
体の動作に支障を生じることがある。例えば第８図にお
いてプロセッサ１−＝が、プロセッサ１−１のみにアク
セスを許可された領域（第１０図ＡＤＤ２〜ＡＤＤ３　
）のあるアドレスに対して書込み金行った場合、次にプ
ロセッサ１−１がそのアドレスに対して読出しを行った
場合は、本来そのアドレスにあるべきデータがプロセッ
サ１−２が書込んだデータに変化しているので、システ
ムの動作に支障を生じることになる。またプロセッサ１
−１がプロセッサ１−２に対してのみアクセスを許可さ
れた領域（第１０図ＡＤＤ　４〜ＡＤＤ５）の、あるア
ドレスに対して読出しを行った場合にも、本来プロセッ
サｉ−ｔが読出すべきデータと異なるデータが読出され
るので、システムの動作に支障を生じるおそれがある。

このような問題があるため、第９図に示されたごとき従
来の構成では、共通メモリに読み曹きされるデータの保
証ができず、システムの信頼性が低下することを避けら
れなかった。

〔発明が解決しようとする問題点〕

本発明は、複数個のプロセッサと共通メモリとを共通バ
スを経て結合し、共通メモリを介して各プロセッサ間の
情報転送を行うマルチプロセッサシステムにおいて、各
プロセッサが、各プロセッサについて定められた共通メ
モリ上の使用領域以外の領域へアクセスするアクセス異
常を発生したとき、これを確実に検出することができる
ようにしようとするものである。

〔問題点を解決するための手段〕

本発明は、複数個のプロセッサと共通メモリと共通バス
を経て結合し、共通メモリヲ介して各プロセッサ間の情
報転送を行うマルチプロセッサシステムにおいて共通メ
モリにおけるメモリ使用領域を予め各プロセッサに割当
て、各プロセッサは共通メモリアクセス時メモリアドレ
スとともに自プロセッサについて定められたナンバを出
力し、共通メモリにおいては入力されたメモリアドレス
とプロセッサナンバとの情報と予め記憶されている各プ
ロセッサごとのプロセッサナンバとメモリ使用領域との
情報とを比較照合して一致しないとき該プロセッサのア
クセス異常を検出するようにしたものである。

〔作用〕

本発明によれば、複数個のプロセッサと共通メモリとを
共通バスを経て結合し、共通メモリを介して各プロセッ
サ間の情報転送を行うマルチプロセッサシステムにおい
て、各プロセッサが、各プロセッサについて定められた
共通メモリ上の使用領域以外の領域にアクセスしたとき
、予め記憶されている情報との比較照合によってこれを
検出することによって、アクセス異常を検定することが
でき、これによって共通メモリに曹込みまたはこれから
読出されるデータを保証し、システムの信頼性を高める
ことができる。

〔実施例〕

第１図ないし第４図は本発明の一実施例を示したもので
あって、第１図はプロセッサ４個からなるマルチプロセ
ッサシステムにおける谷プロセッサと共通メモリ間にお
けるデータのやシとシに使用される信号の流れを示した
ものである。同図において、２０は共通バス、２１−　
ｓ　、２１−　ｔ　、２１−　ｓ　、２１−４はそれぞ
れプロセッサ、２２は共通メモリである。

各プロセッサは共通メモリ２２ヲアクセスしようとする
とき、メモリアドレス信号とともにそのプロセッサの番
号を示すプロセッサナンバ信号を共通バス艶上に出力す
る。共通メモリ２２にはプロセッサナンバとそのプロセ
ッサに割当°Ｃられたメモリアドレスとを対応づけて記
憶されておシ、共通バス２０から入力されたプロセッサ
ナンバとメモリアドレスとを記憶値と比較照合し、一致
したときはプロセッサから共通バス加を介してコントロ
ール信号によって指示された動作が読出しであるときは
、共通メモリ２２から指定アドレスのデータ信号が共通
バス２０上に読出される。指定された動作が警込みであ
るときは、共通バス２０上に出力されているデータ信号
が共通メそす２２に書込まれる。

また比較照合の結果一致しなかったときは、共通メモリ
２２からアクセス異常を示すアラーム信号が共通バス２
０上に出力される。

第２図は、本発明の一実施例におけるプロセッサの構成
例を示したものである。同図において、３１はプロセッ
サナンバ出力部、３２はプロセッサナンバ設定器、３３
はプロセッサである。

第２図において、プロセッサナンバ設定器３２は例えば
所要ビット数の設定ピンやＤＩＰスイッチ等からなシ、
プロセッサのナンバをそのビット数に応じた設定ピンの
挿入、不挿入またはＤＩＰスイッチのオン、オフ等によ
って設定することができる。

なおプロセッサナンバの設定はこのような方法に限るも
のでなく、他の任意の方法でもよいことは言うまでもな
い。プロセッサナンバ出力部３１ハプロセツサナンパ設
定器；３２において設定されたプロセッサナンバを読取
ってプロセッサ３３が共通メモリをアクセスしたときプ
ロセッサナンバの信号ＰＮｕ、ＰＮＯを共通バス２０上
に出力する。これと同時にプロセッサ３３はアクセスし
ようとする共通メモＩＪ　１７）アドレス信号Ａ１５〜
ＡＯＯを出力し、さらにアクセスの目的に応じてコント
ロール信号ＲＤ（ｉｌｌ出し時）またはＷＴ　（書込み
時）を共通バス２０上に出力する。プロセッサあのアク
セスが異常であって共通メモリからアラーム信号が出力
されたときは、プロセッサ３３は共通バス２０を介して
これを受信し、アクセス動作を中止する。

第３図は第１図に示されたマルチプロセッサシステムに
おける共通メモリのアドレスマツプとプロセッサナンバ
の割付けの例とを示している。同図において（ａ）はア
ドレスマツプの例を示し、アドレス００００〜ＩＦＦＦ
は各プロセッサに対して共通にアクセスを許可された領
域でアシ、アドレス２０００〜３ＦＦＦ、　４０００〜
５ＦＦＦ　、　６０００〜７ＦＦＦ　。

８０００〜９ＦＦＦはそれぞれプロセッサ２１−１．２
１−２　。

２１−　ａ　、２１−４のみがアクセスを許可された領
域である。（ｂ）はプロセッサナンバの割付けを示し、
プロセッサナンバ２１−１．２１−　ｘ　、２１−　ｓ
　、２１−４に対し、プロセッサナンバ信号ＰＮＩ、　
ＰＮＯが図示のように割当てられる。

第４図は本発明の一実施例における共通メモリの構成例
を示したものである。同図において、４１はデコーダ、
４２　、４３はアンドゲート、４４はメモリ素子である
。

第４図において、デコーダ４１には共通バス２０を介し
てプロセッサナンバ信号ＰＮＩ　、　ＰＮＯおよびメモ
リアドレス信号の上位Ａ１５〜Ａ１３が入力される。

これによってデコーダ４１はアクセスが正常なとき、す
なわち入力されたプロセッサナンバと共通メモリアドレ
スとの対応関係が予め記憶されているプロセッサナンバ
と共通メモリアドレスとの対応関係と一致したときは、
メモリセレクト信号をリード・ライトゲート信号とを出
力し、アクセス異常のとき、すなわち入力されたプロセ
ッサナンバと共通メモリアドレスとの対応関係が予め記
憶されているプロセッサナンバと共通メモリアドレスと
の対応関係と一致しないときはアラーム信号ＡＬＭを出
力する□メモリセレクト信号はチップセレクト信号Ｃ８
としてメモリ素子４４に与えられて、こ　　　。

れを動作状態にする。一方、曹込み時には書込み信号Ｗ
Ｔが、読出し時には読出し信号ＲＤが共通バス２０上に
出力されておシ、リード・ライトゲート信号が出力され
たとき、アンドゲート４２または４３を経て書込み信号
ＷＴまたは読出し信号ＲＤがメモリ素子４４に与えられ
、これによってメモリ素子４４はアドレス信号の下位Ａ
１２〜ＡＯによって指定されたアドレスにおいて、共通
バス２０上のデータを書込み、またはそのアドレスのデ
ータを共通バス型上に読出す動作を行う。

第１図ないし第４図に示された実施例においては、メモ
リアドレス信号の上位Ａ１５〜Ａ１３とプロセッサナン
バ信号ＰＮＩ、　ＰＮＯの情報があれば、アクセス異常
の検定を行うことができる。すなわち第４図におけるデ
コーダ４１はアクセス異常検定回路としての動作を行い
、上記各情報をデコーダ４１に入力することによって、
アクセス異常検定を行ってその結果アクセス異常があれ
ばリード・ライトゲート信号によって書込み信号ＷＴま
たは読出し信号ＲＤをロックしてこれらの動作を禁止す
るとともに、アラーム信号を共通バス２０上に出力して
プロセッサに通知することができる。

第５図、第６図は本発明の他の実施例を示したものであ
って、第５図は４個のプロセッサと共通メモリとからな
るマルチプロセッサシステムにおいて、プロセッサの共
通メモリアクセスモードが　、読出しくＲＤ）モードま
たは書込み（ＷＴ）モードのいずれかに予め定められて
いる場合のアクセスの例を示している。同図において、
共通メモリ２２におけるアドレス８０００〜８ＦＦＦは
プロセッサ２１−ｔ。

２１−露に対してアクセスを許可されているが、プロセ
ッサ２１−１はＷＴモードアクセスのみ、プロセッサ２
１−１はＲＤモードアクセスのみが許可される。

また共通メモリ２２におけるアドレス９０００〜９　Ｆ
ＦＦはプロセッサ２１−　ｓ　、２１−　ａに対してア
クセスを許可されているが、プロセッサ２１−ｓはＷＴ
モードアクセスのみ、プロセッサ２１−４はＲＤモード
アクセスのみが許可される。

このように定められたマルチプロセッサシステムでハ、
各プロセッサがアクセスを許可された共通メモリ領域が
ＲＤモードであるかＷＴモードであるかが定まっている
ので、プロセッサのアクセス異常の検定を簡単化するこ
とができる。

第６図はこの場合に対応する共通メモリの構成例を示し
たものであって、第４図におけると同じ部分は同じ番号
で示されておｊＱ、４５．４６はドライバである。

第６図において、デコーダ４１にはプロセッサナンバ信
号ＰＮＩ、ＰＮＯおよびメモリアドレス信号の上位Ａ１
２が入力される。これによってデコーダ４１はアクセス
が正常なときメモリ素子４４を動作状態にするメモリセ
レクト信号と、書込み時にはＷＴストローブ信号と、読
出し時にはＲＤストローブ信号とを出力する。これによ
って書込み時には書込み信号ＷＴがドライバ４５を経て
、胱出し時には読出し信号ＲＤがドライバ４６を経てメ
モリ素子４４に与えられ、これによってメモリ素子４４
は共通ノ（ス２０との間でデータの書込みまたは読出し
を行う。

以上説明した２つの実施例においては、プロセッサのア
ドレスの検定をデコーダ４１によって行っているが、こ
のようなデコーダは一般にＲＯＭ　（リードオンリーメ
モリー）によって構成し、所要のデータを予め書込んで
おくことによって実現することができる。しかしながら
このようなアドレスの検定を行う手段はＲＯＭに限るも
のではなく、使用するアドレスを登録する手段と、登録
されたアドレスとプロセッサから出力されるアドレスと
を比較照合して検定する手段とを具えたものであれば他
の装置によっても実現することができる０第７図はアド
レスの検定を行う装置の他の構成例を示し、使用アドレ
スの登録に設定板を使用し、検定にコンパレータを使用
した例を示している０同図において５１は設定板であっ
て例えば設定ピンまたはＤＩＰスイッチ等からなり、共
通メモリにおける使用領域のアドレスをそのビット数に
応じたピンの挿入、不挿入またはスイッチのオン、オフ
等によって設定することができる。５２はコンノ（レー
タであって、プロセッサから出力されたアドレスと設定
板５１に設定されているアドレスとを比較して一致した
とき読出し時であればメモリセレクト信号とＲＤストロ
ーブ信号とを出力し、書込み時であればメモリセレクト
信号とＷＴストローブ信号とを出力する。一致しなかっ
たときはいずれの信号も出力されない。

〔発明の効果〕

以上説明したように本発明の方法によれば、複数個のプ
ロセッサと共通メモリとを共通バスを経て胎合し、共通
メモリを介して各プロセッサ間の情報転送を行うマルチ
プロセッサシステムにおいて、各プロセッサが、各プロ
セッサについて定められた共通メモリ上の使用領域以外
の領域にアクセスしたとき、確実にこれを検出してアク
セス異常を通知することができる。従って共通メモリに
書込みまたはこれから読出されるデータを保証すること
ができ、システムの信頼性を向上させることが可能にな
る。

【図面の簡単な説明】

第１図ないし第４図は本発明の一実施例を示し、第１図
は各プロセッサと共通メモリ間におけるデータのやシと
シに使用される信号の流れを示す図、第２図はプロセッ
サの構成例を示す図、第３図は共通メモリのアドレスマ
ツプとプロセッサナンバの割付けの例を示す図、第４図
は共通メモリの構成例を示す図である。第５図、第６図
は本発明の他の実施例を示し、第５図は各プロセッサの
共通メモリに対するアクセスの例を示す図、第６図は共
通メモリの構成例を示す図である。また第７図はアドレ
スの検定を行う装置の他の構成例を示す図、第８図はマ
ルチプロセッサシステムの構成例を示す図、第９図は従
来の共通メモリの構成例を示す図、第１０図は共通メモ
リに対するアドレスマツプの例を示す図である。 １−１．１−１１．１−１１．・・・・・・、１−Ｎ：
プロセッサ、　２：共通バス、３：共通メモリ、１０：
バス、１１ニアドレスデコーダ、１２：メモリ素子、１
３ニアドレス信号レンーバ、１４：バリティチェック回
路、１５：データ信号ドライバ・レシーバ、２０：共通
バス、２１−１゜２１−ｓ＋、２１−ｓ、２１−＜　：
プロセッサ、２２：共通メモリ、３１：プロセッサナン
バ出力部、３２：プロセッサナンバ設定器、３３：プロ
セッサ、４１：デコーダ、４２゜４３：アンドゲート、
４４：メモリ素子、　４５．４６：ドライバ、５１：設
定板、５２：コンパレータ。 第６図 （α） Ｄ 第４図 共通バス ９日 第９図 第１０図 アドレス

Claims (1)

【特許請求の範囲】
1. 複数個のプロセッサと共通メモリとを共通バスを経て結
   合し、該共通バスを介して各プロセッサ間の情報転送を
   行うマルチプロセッサシステムにおいて共通メモリにお
   けるメモリ使用領域を予め各プロセッサに割当て、各プ
   ロセッサは共通メモリアクセス時メモリアドレスととも
   に自プロセッサについて定められたナンバを出力し、共
   通メモリにおいては入力されたメモリアドレスとプロセ
   ッサナンバとの情報と予め記憶されている各プロセッサ
   ごとのプロセッサナンバとメモリ使用領域との情報とを
   比較照合して一致しないとき該プロセッサのアクセス異
   常を検出することを特徴とする領域外メモリへのアクセ
   ス異常検定方法。