JPH01282658A - 共通バス誤り検出方式 - Google Patents
共通バス誤り検出方式Info
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- JPH01282658A JPH01282658A JP63114296A JP11429688A JPH01282658A JP H01282658 A JPH01282658 A JP H01282658A JP 63114296 A JP63114296 A JP 63114296A JP 11429688 A JP11429688 A JP 11429688A JP H01282658 A JPH01282658 A JP H01282658A
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- 238000012544 monitoring process Methods 0.000 claims abstract description 9
- 238000001514 detection method Methods 0.000 claims description 8
- 230000015654 memory Effects 0.000 abstract description 6
- 230000005856 abnormality Effects 0.000 abstract description 2
- 238000012360 testing method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機システムの誤り検出方式に関し、特
に書込み可能な記憶装置の共通ゲート回路あるいは共通
バスの誤り検出方式に関する。
に書込み可能な記憶装置の共通ゲート回路あるいは共通
バスの誤り検出方式に関する。
従来、電子計算機にあっては、記憶装置および共通バス
の誤り検出方式としてデータ信号の他にパリティ信号を
有し、データ書込み時にパリティビットを付加し、デー
タ読み出し時にパリティビットをチエツクする方式があ
り、この為バリデイ付加チエツク機構が必要となってい
た。
の誤り検出方式としてデータ信号の他にパリティ信号を
有し、データ書込み時にパリティビットを付加し、デー
タ読み出し時にパリティビットをチエツクする方式があ
り、この為バリデイ付加チエツク機構が必要となってい
た。
上述した従来の誤り検出方式では、データ信号線の他に
パリティ信号線が必要であり、記憶装置側にパリティビ
ットの格納機構が必要であり、パリティビット付加機構
と、チエツク機構とが必要であるという欠点がある。
パリティ信号線が必要であり、記憶装置側にパリティビ
ットの格納機構が必要であり、パリティビット付加機構
と、チエツク機構とが必要であるという欠点がある。
本発明の共通バス誤り検出方式は、記憶装置にデータあ
るいはプログラムを格納し共通バスを介しデータあるい
はプログラムを読み出しプログラムを実行する電子計算
機の誤り検出方式において、データあるいはプログラム
の単位データ長の信号ビット数に新らたに信号ビットを
追加することなく、監視周期毎に、各信号線毎に互いに
異なる符号を交互に書込んだ後に読み出すことにより、
記憶装置の共通ゲートおよび共通バスの信号ビットの誤
りを検出して構成される。
るいはプログラムを格納し共通バスを介しデータあるい
はプログラムを読み出しプログラムを実行する電子計算
機の誤り検出方式において、データあるいはプログラム
の単位データ長の信号ビット数に新らたに信号ビットを
追加することなく、監視周期毎に、各信号線毎に互いに
異なる符号を交互に書込んだ後に読み出すことにより、
記憶装置の共通ゲートおよび共通バスの信号ビットの誤
りを検出して構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す装置の構成図であり、
第２図は記憶装置が複数のＲＡＭ （ランダムアクセス
メモリ）で構成される場合の例を示す装置の構成図であ
り、第３図は第１図および第２図の実施例で使用する検
定パターンの例について示す説明図である。
第２図は記憶装置が複数のＲＡＭ （ランダムアクセス
メモリ）で構成される場合の例を示す装置の構成図であ
り、第３図は第１図および第２図の実施例で使用する検
定パターンの例について示す説明図である。
本発明の概要は、計算機を監視制御するシステム監視タ
スク内に、記憶−胃内のデータを読み出して保存した後
、そのデータを同一の共通バスを用い検定パターンを書
込み読み出しを行ない、書込み前のパターンと読み出し
後のパターンとが一致するかを判定することにより、記
憶装置あるいは共通バスの障害発生を検出できるように
したものである。
スク内に、記憶−胃内のデータを読み出して保存した後
、そのデータを同一の共通バスを用い検定パターンを書
込み読み出しを行ない、書込み前のパターンと読み出し
後のパターンとが一致するかを判定することにより、記
憶装置あるいは共通バスの障害発生を検出できるように
したものである。
本実施例では記憶装置１と中央処理装置とは共通バスラ
にて接続され、記憶装置１はデータ４を例えばＮ番地に
格納する記憶部２とデータの書き込み・読み出しとを制
御する共通ゲート部３とから構成され、中央処理装置６
は、記憶装置１および共通バスラの誤動作を検出するシ
ステム監視タスク７をプログラムの一部として有する。
にて接続され、記憶装置１はデータ４を例えばＮ番地に
格納する記憶部２とデータの書き込み・読み出しとを制
御する共通ゲート部３とから構成され、中央処理装置６
は、記憶装置１および共通バスラの誤動作を検出するシ
ステム監視タスク７をプログラムの一部として有する。
監視周期毎にシステム監視タスク内のデータ保存手段８
による共通バスラ、共通ゲート部３を介し、記憶部２の
Ｎ番地に格納されているデータ４を読み出し保存し、検
定パターン書込み手段９により検定パターンを記憶部２
の同一番地に書込み後、誤り判定手段１０により書込ん
だ検定パターンを読み出す、読み出した検定パターンが
書込み前のパターンと一致しているかどうかを比較し、
一致していれば正常と判定し、不一致の場合は記憶装置
１および共通バスラを含む電子計算機内のデータ読み出
し書込み機構に異常があると判定する。データ保存手段
８で読み出したデータ４は、データ再書込み手段１１に
より記憶部のＮ番地に再格納される。
による共通バスラ、共通ゲート部３を介し、記憶部２の
Ｎ番地に格納されているデータ４を読み出し保存し、検
定パターン書込み手段９により検定パターンを記憶部２
の同一番地に書込み後、誤り判定手段１０により書込ん
だ検定パターンを読み出す、読み出した検定パターンが
書込み前のパターンと一致しているかどうかを比較し、
一致していれば正常と判定し、不一致の場合は記憶装置
１および共通バスラを含む電子計算機内のデータ読み出
し書込み機構に異常があると判定する。データ保存手段
８で読み出したデータ４は、データ再書込み手段１１に
より記憶部のＮ番地に再格納される。
第２図は複数のＲＡＭで記憶装置が構成される実施例で
、ＲＡＭ （Ａ）・ＲＡＭ（Ｂ）およびＲＡＭ（Ｃ）は
それぞれ代表番地ａ−ｂおよびＣを用いて第１図と同様
、検定パターンとデータを入替え、各部位の誤りチエツ
クを実施する。
、ＲＡＭ （Ａ）・ＲＡＭ（Ｂ）およびＲＡＭ（Ｃ）は
それぞれ代表番地ａ−ｂおよびＣを用いて第１図と同様
、検定パターンとデータを入替え、各部位の誤りチエツ
クを実施する。
第３図に共通バスが１６ビツト方式の場合の実施例を示
す。検定パターン１２ａはデータ信号１〜データ信号１
６に対し、１，０，１．Ｏ，・・・。
す。検定パターン１２ａはデータ信号１〜データ信号１
６に対し、１，０，１．Ｏ，・・・。
０の検定パターン１２ａで書込み・読み出しを行ない、
検定パターン１２ｂは検定パターン１２ａを反転したパ
ターン０．１．０．１．・・・、１で誤りチエツクを行
なう、検定パターンを各種紐み合せることにより誤り検
出精度を高める。
検定パターン１２ｂは検定パターン１２ａを反転したパ
ターン０．１．０．１．・・・、１で誤りチエツクを行
なう、検定パターンを各種紐み合せることにより誤り検
出精度を高める。
以上説明したように本発明は、パリティ信号線を使用せ
ず、かつ特別な装置を付加しなくても、固定検定パター
ンを用いることにより、記憶装置あるいは共通バスの障
害発生を検出することができる。
ず、かつ特別な装置を付加しなくても、固定検定パター
ンを用いることにより、記憶装置あるいは共通バスの障
害発生を検出することができる。
第１図は本発明の一実施例を示す装置の構成図であり、
第２図は記憶装置が複数のＲＡＭで構成される場合の例
を示す装置の構成図であり、第３図は検定パターンの例
を示す説明図である。 １・・・記憶装置、２・・・記憶部、３・・・共通ゲー
ト部、４・・・データ、５・・・共通バス、６・・・中
央処理装置、７・・・システム保存手段、９・・・検定
パターン書込手段、１０・・・誤り判定手段、１１・・
・データ再書込手段、１２・・・検定パターン。
第２図は記憶装置が複数のＲＡＭで構成される場合の例
を示す装置の構成図であり、第３図は検定パターンの例
を示す説明図である。 １・・・記憶装置、２・・・記憶部、３・・・共通ゲー
ト部、４・・・データ、５・・・共通バス、６・・・中
央処理装置、７・・・システム保存手段、９・・・検定
パターン書込手段、１０・・・誤り判定手段、１１・・
・データ再書込手段、１２・・・検定パターン。
Claims (1)
- 記憶装置にデータあるいはプログラムを格納し共通バス
を介しデータあるいはプログラムを読み出しプログラム
を実行する電子計算機の誤り検出方式において、データ
あるいはプログラムの単位データ長の信号ビット数に新
らたに信号ビットを追加することなく、監視周期毎に、
各信号線毎に互いに異なる符号を交互に書込んだ後に読
み出すことにより、記憶装置の共通ゲートおよび共通バ
スの信号ビットの誤りを検出して成ることを特徴とする
共通バス誤り検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114296A JPH01282658A (ja) | 1988-05-10 | 1988-05-10 | 共通バス誤り検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114296A JPH01282658A (ja) | 1988-05-10 | 1988-05-10 | 共通バス誤り検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01282658A true JPH01282658A (ja) | 1989-11-14 |
Family
ID=14634314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63114296A Pending JPH01282658A (ja) | 1988-05-10 | 1988-05-10 | 共通バス誤り検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01282658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05324493A (ja) * | 1992-05-20 | 1993-12-07 | Nec Corp | メモリ診断方法 |
-
1988
- 1988-05-10 JP JP63114296A patent/JPH01282658A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05324493A (ja) * | 1992-05-20 | 1993-12-07 | Nec Corp | メモリ診断方法 |
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