JP2000207235A - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2000207235A JP2000207235A JP11007372A JP737299A JP2000207235A JP 2000207235 A JP2000207235 A JP 2000207235A JP 11007372 A JP11007372 A JP 11007372A JP 737299 A JP737299 A JP 737299A JP 2000207235 A JP2000207235 A JP 2000207235A
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Abstract
(57)【要約】
【課題】 ＣＰＵが異常動作をした際に素早くＣＰＵを
リセットしてメモリの記憶内容が破壊されることを防止
する。 【解決手段】 情報処理装置１０１はＣＰＵ１０２と、
ＣＰＵ１０２がアクセスするメモリ１０３〜１０６を備
え、暴走書き込み検出回路ブロック１１１は、ＣＰＵ１
０２がアクセス可能なメモリ空間のうち未使用の領域を
アクセスしているか否かを、アドレスデコーダ回路ブロ
ック１０８が出力するチップセレクト信号ＣＳ１〜ＣＳ
７にもとづいて判定し、判定結果が正のとき、リセット
信号をＣＰＵ１０２に出力してＣＰＵをリセットする。
暴走書き込み検出回路ブロック１１１はまた、ＣＰＵが
ＥＰＲＯＭ１０３およびフラッシュＲＯＭ１０４に対し
不正に書き込みを行った場合にもリセット信号をＣＰＵ
１０２に出力する。
リセットしてメモリの記憶内容が破壊されることを防止
する。 【解決手段】 情報処理装置１０１はＣＰＵ１０２と、
ＣＰＵ１０２がアクセスするメモリ１０３〜１０６を備
え、暴走書き込み検出回路ブロック１１１は、ＣＰＵ１
０２がアクセス可能なメモリ空間のうち未使用の領域を
アクセスしているか否かを、アドレスデコーダ回路ブロ
ック１０８が出力するチップセレクト信号ＣＳ１〜ＣＳ
７にもとづいて判定し、判定結果が正のとき、リセット
信号をＣＰＵ１０２に出力してＣＰＵをリセットする。
暴走書き込み検出回路ブロック１１１はまた、ＣＰＵが
ＥＰＲＯＭ１０３およびフラッシュＲＯＭ１０４に対し
不正に書き込みを行った場合にもリセット信号をＣＰＵ
１０２に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置に関
し、特にＣＰＵ暴走時にＣＰＵをリセットする機能を備
えた情報処理装置に関するものである。
し、特にＣＰＵ暴走時にＣＰＵをリセットする機能を備
えた情報処理装置に関するものである。
【０００２】
【従来の技術】情報処理装置を構成するＣＰＵ（中央処
理装置）が暴走し、予期せぬ動作をした場合の対策とし
て、従来よりウォッチドッグタイマーリセット回路（Ｗ
ＤＴ回路）が用いられている。ＷＤＴ回路は、一定時間
でタイムアップするタイマー動作を行い、ＣＰＵが正常
に動作している場合には、ＷＤＴ回路がタイムアップす
る前にＣＰＵがＷＤＴ回路をリセットして、タイマー動
作を再スタートさせる。しかし、ＣＰＵが暴走して、Ｗ
ＤＴ回路がタイムアップする前にリセットさせることが
できなかった場合は、ＷＤＴ回路はタイムアップし、Ｃ
ＰＵに対してリセット信号を出力する。これにより、Ｃ
ＰＵはリセットされ、ＣＰＵの暴走が解消される。
理装置）が暴走し、予期せぬ動作をした場合の対策とし
て、従来よりウォッチドッグタイマーリセット回路（Ｗ
ＤＴ回路）が用いられている。ＷＤＴ回路は、一定時間
でタイムアップするタイマー動作を行い、ＣＰＵが正常
に動作している場合には、ＷＤＴ回路がタイムアップす
る前にＣＰＵがＷＤＴ回路をリセットして、タイマー動
作を再スタートさせる。しかし、ＣＰＵが暴走して、Ｗ
ＤＴ回路がタイムアップする前にリセットさせることが
できなかった場合は、ＷＤＴ回路はタイムアップし、Ｃ
ＰＵに対してリセット信号を出力する。これにより、Ｃ
ＰＵはリセットされ、ＣＰＵの暴走が解消される。
【０００３】
【発明が解決しようとする課題】しかし、このようなＷ
ＤＴ回路を用いた方式では、ＣＰＵが暴走してもＷＤＴ
回路がタイムアップするまでは、ＣＰＵはリセットされ
ないため、その間にＣＰＵが例えばメモリを不正にアク
セスし、メモリの記憶内容が破壊されるといったことが
起こる。記憶内容が破壊されるメモリがＲＡＭやＧ／Ａ
（Ｇａｔｅ−Ａｒｒａｙ）のレジスタ等の揮発性のメモ
リで、ＣＰＵリセット後に復帰可能のもの（すなわちリ
セット値に戻るか、あるいはＣＰＵによって初期化され
るもの）であれば問題はないが、ＥＥＰＲＯＭ（Ｅｌｅ
ｃｔｒｉｃａｌ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍ
ａｂｌｅ ＲＯＭ）やＦＬＡＳＨ（フラッシュ）ＲＯＭ
などの不揮発性のメモリで、通常、初期化を行わないよ
うなメモリの記憶内容が破壊されてしまった場合には、
暴走後、手動でＣＰＵをリセットしても、破壊された記
憶内容の修復は困難である。
ＤＴ回路を用いた方式では、ＣＰＵが暴走してもＷＤＴ
回路がタイムアップするまでは、ＣＰＵはリセットされ
ないため、その間にＣＰＵが例えばメモリを不正にアク
セスし、メモリの記憶内容が破壊されるといったことが
起こる。記憶内容が破壊されるメモリがＲＡＭやＧ／Ａ
（Ｇａｔｅ−Ａｒｒａｙ）のレジスタ等の揮発性のメモ
リで、ＣＰＵリセット後に復帰可能のもの（すなわちリ
セット値に戻るか、あるいはＣＰＵによって初期化され
るもの）であれば問題はないが、ＥＥＰＲＯＭ（Ｅｌｅ
ｃｔｒｉｃａｌ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍ
ａｂｌｅ ＲＯＭ）やＦＬＡＳＨ（フラッシュ）ＲＯＭ
などの不揮発性のメモリで、通常、初期化を行わないよ
うなメモリの記憶内容が破壊されてしまった場合には、
暴走後、手動でＣＰＵをリセットしても、破壊された記
憶内容の修復は困難である。
【０００４】本発明はこのような問題を解決するために
なされたもので、その目的は、ＣＰＵが異常動作をした
際に素早くＣＰＵをリセットしてメモリの記憶内容が破
壊されることを防止した情報処理装置を提供することに
ある。
なされたもので、その目的は、ＣＰＵが異常動作をした
際に素早くＣＰＵをリセットしてメモリの記憶内容が破
壊されることを防止した情報処理装置を提供することに
ある。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するため、ＣＰＵと、前記ＣＰＵがアクセスするメモ
リとを備えた情報処理装置において、前記ＣＰＵがアク
セス可能なメモリ空間のうち未使用の領域を前記ＣＰＵ
がアクセスしているか否かを、前記ＣＰＵが出力するア
ドレス信号にもとづいて判定するアクセス領域判定手段
と、前記アクセス領域判定手段が、前記ＣＰＵは前記未
使用の領域をアクセスしていると判定したとき、リセッ
ト信号を前記ＣＰＵに出力して前記ＣＰＵをリセットす
るＣＰＵ制御手段とを備えたことを特徴とする。本発明
の情報処理装置では、アクセス領域判定手段は、ＣＰＵ
がアクセス可能なメモリ空間のうち未使用の領域をＣＰ
Ｕがアクセスしているか否かを、ＣＰＵが出力するアド
レス信号にもとづいて判定する。そして、ＣＰＵ制御手
段は、アクセス領域判定手段が、ＣＰＵは前記未使用の
領域をアクセスしていると判定したとき、リセット信号
をＣＰＵに出力してＣＰＵをリセットする。すなわち、
ＣＰＵが暴走して未使用のアドレス領域をアクセスする
と、そのことによってＣＰＵの暴走が検知され、ＣＰＵ
はただちにリセットされる。したがって、ＣＰＵが異常
動作をした場合には、従来のようにタイマー動作におけ
るタイムアップを待つことなく素早くＣＰＵをリセット
し正常動作に復帰させてメモリの記憶内容が破壊される
ことを防止できる。
成するため、ＣＰＵと、前記ＣＰＵがアクセスするメモ
リとを備えた情報処理装置において、前記ＣＰＵがアク
セス可能なメモリ空間のうち未使用の領域を前記ＣＰＵ
がアクセスしているか否かを、前記ＣＰＵが出力するア
ドレス信号にもとづいて判定するアクセス領域判定手段
と、前記アクセス領域判定手段が、前記ＣＰＵは前記未
使用の領域をアクセスしていると判定したとき、リセッ
ト信号を前記ＣＰＵに出力して前記ＣＰＵをリセットす
るＣＰＵ制御手段とを備えたことを特徴とする。本発明
の情報処理装置では、アクセス領域判定手段は、ＣＰＵ
がアクセス可能なメモリ空間のうち未使用の領域をＣＰ
Ｕがアクセスしているか否かを、ＣＰＵが出力するアド
レス信号にもとづいて判定する。そして、ＣＰＵ制御手
段は、アクセス領域判定手段が、ＣＰＵは前記未使用の
領域をアクセスしていると判定したとき、リセット信号
をＣＰＵに出力してＣＰＵをリセットする。すなわち、
ＣＰＵが暴走して未使用のアドレス領域をアクセスする
と、そのことによってＣＰＵの暴走が検知され、ＣＰＵ
はただちにリセットされる。したがって、ＣＰＵが異常
動作をした場合には、従来のようにタイマー動作におけ
るタイムアップを待つことなく素早くＣＰＵをリセット
し正常動作に復帰させてメモリの記憶内容が破壊される
ことを防止できる。
【０００６】また、本発明は、ＣＰＵと、前記ＣＰＵが
アクセスするＲＯＭとを備えた情報処理装置において、
前記ＣＰＵが前記ＲＯＭをアクセスするためのアドレス
信号を出力しメモリに対する書き込みを行うことを表す
制御信号を出力しているとき、リセット信号を前記ＣＰ
Ｕに出力して前記ＣＰＵをリセットするＣＰＵ制御手段
を備えたことを特徴とする。すなわち、本発明の情報処
理装置では、ＣＰＵが暴走してＲＯＭに書き込みを行う
という不正動作を行った場合、ＣＰＵ制御手段は、その
ことを検知してＣＰＵをただちにリセットする。したが
って、ＣＰＵが異常動作をした場合には、従来のように
タイマー動作におけるタイムアップを待つことなく素早
くＣＰＵをリセットし正常動作に復帰させてメモリの記
憶内容が破壊されることを防止できる。
アクセスするＲＯＭとを備えた情報処理装置において、
前記ＣＰＵが前記ＲＯＭをアクセスするためのアドレス
信号を出力しメモリに対する書き込みを行うことを表す
制御信号を出力しているとき、リセット信号を前記ＣＰ
Ｕに出力して前記ＣＰＵをリセットするＣＰＵ制御手段
を備えたことを特徴とする。すなわち、本発明の情報処
理装置では、ＣＰＵが暴走してＲＯＭに書き込みを行う
という不正動作を行った場合、ＣＰＵ制御手段は、その
ことを検知してＣＰＵをただちにリセットする。したが
って、ＣＰＵが異常動作をした場合には、従来のように
タイマー動作におけるタイムアップを待つことなく素早
くＣＰＵをリセットし正常動作に復帰させてメモリの記
憶内容が破壊されることを防止できる。
【０００７】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明による情報処
理装置の一例を示す要部ブロック図、図２は図１の情報
処理装置を構成する暴走書き込み検出回路ブロックを詳
しく示す回路図である。図１に示したように、本実施の
形態例の情報処理装置１０１を構成するＣＰＵ１０２
は、ＣＰＵバス１０２Ａ（データ、アドレス、制御信号
を伝送する）を介して、１０３のＥＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌ ｐｒｏｇｒａｍｍａｂｌｅＲＯＭ）、１
０４のＦＬＡＳＨ−ＲＯＭ、１０５のＲＡＭ、１０６の
ＥＥＰＲＯＭ、ならびに１０７のＧ／Ａと接続されてい
る。
て図面を参照して説明する。図１は本発明による情報処
理装置の一例を示す要部ブロック図、図２は図１の情報
処理装置を構成する暴走書き込み検出回路ブロックを詳
しく示す回路図である。図１に示したように、本実施の
形態例の情報処理装置１０１を構成するＣＰＵ１０２
は、ＣＰＵバス１０２Ａ（データ、アドレス、制御信号
を伝送する）を介して、１０３のＥＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌ ｐｒｏｇｒａｍｍａｂｌｅＲＯＭ）、１
０４のＦＬＡＳＨ−ＲＯＭ、１０５のＲＡＭ、１０６の
ＥＥＰＲＯＭ、ならびに１０７のＧ／Ａと接続されてい
る。
【０００８】ＥＰＲＯＭ１０３およびＦＬＡＳＨ−ＲＯ
Ｍ１０４は、ＣＰＵ１０２が動作するために必要なプロ
グラムデータ（単にプログラムともいう）を保持してい
る。また、ＲＡＭ１０５およびＥＥＰＲＯＭ１０６はＣ
ＰＵ１０２が、その動作に必要なデータを保持するため
に用いられる。揮発性のデータ、すなわち情報処理装置
１０１の電源が遮断されたときに保持しなくてもかまわ
ないデータはＲＡＭ１０５に、不揮発性のデータ、すな
わち電源が遮断されたときにも保持しておく必要のある
データはＥＥＰＲＯＭ１０６に格納される。
Ｍ１０４は、ＣＰＵ１０２が動作するために必要なプロ
グラムデータ（単にプログラムともいう）を保持してい
る。また、ＲＡＭ１０５およびＥＥＰＲＯＭ１０６はＣ
ＰＵ１０２が、その動作に必要なデータを保持するため
に用いられる。揮発性のデータ、すなわち情報処理装置
１０１の電源が遮断されたときに保持しなくてもかまわ
ないデータはＲＡＭ１０５に、不揮発性のデータ、すな
わち電源が遮断されたときにも保持しておく必要のある
データはＥＥＰＲＯＭ１０６に格納される。
【０００９】Ｇ／Ａ１０７の内部には、ＡＤＥＣ１０８
（アドレスデコーダ回路ブロック）、ＩＰＬ１０９（Ｆ
ＬＡＳＨ−ＲＯＭ１０４のプログラム書き込みインタフ
ェース回路ブロック）、ＷＤＴ１１０（ウォッチドッグ
タイマーリセット回路ブロック）、ＷＲＤＥＴ１１１
（暴走書き込み検出回路ブロック）を有している。な
お、Ｇ／Ａ１０７はこれらの構成要素以外にも、情報処
理装置１０１の各種の機能を実現するための不図示の回
路ブロックを備えている。図１には特に本発明に係わる
構成要素のみが示されている。
（アドレスデコーダ回路ブロック）、ＩＰＬ１０９（Ｆ
ＬＡＳＨ−ＲＯＭ１０４のプログラム書き込みインタフ
ェース回路ブロック）、ＷＤＴ１１０（ウォッチドッグ
タイマーリセット回路ブロック）、ＷＲＤＥＴ１１１
（暴走書き込み検出回路ブロック）を有している。な
お、Ｇ／Ａ１０７はこれらの構成要素以外にも、情報処
理装置１０１の各種の機能を実現するための不図示の回
路ブロックを備えている。図１には特に本発明に係わる
構成要素のみが示されている。
【００１０】ＡＤＥＣ１０８はＣＰＵバス１０２Ａを通
じて供給される信号より、各外部デバイスのチップセレ
クト信号ＣＳ１からＣＳ７、ライト信号（書き込み信
号）ＷＲＢおよびリード信号（読み出し信号）ＲＤＢを
生成する。チップセレクト信号ＣＳ１はＣＰＵ１０２が
ＥＰＲＯＭ１０３にアクセスする時に”Ｌ”（ローレベ
ル）となる信号であり、チップセレクト信号ＣＳ２はＦ
ＬＡＳＨ−ＲＯＭ１０４、チップセレクト信号ＣＳ３は
ＲＡＭ１０５、チップセレクト信号ＣＳ４はＥＥＰＲＯ
Ｍ１０６、チップセレクト信号ＣＳ５はＩＰＬ１０９、
チップセレクト信号ＣＳ６はＷＤＴ１１０をそれぞれア
クセスするときに”Ｌ”となる信号である。また、チッ
プセレクト信号ＣＳ７はＧ／Ａ１０７中のＡＤＥＣ１０
８、ＩＰＬ１０９、ＷＤＴ１１０、ならびにＷＲＤＥＴ
１１１以外の不図示のブロックに対してアクセスする時
に”Ｌ”となる信号である。
じて供給される信号より、各外部デバイスのチップセレ
クト信号ＣＳ１からＣＳ７、ライト信号（書き込み信
号）ＷＲＢおよびリード信号（読み出し信号）ＲＤＢを
生成する。チップセレクト信号ＣＳ１はＣＰＵ１０２が
ＥＰＲＯＭ１０３にアクセスする時に”Ｌ”（ローレベ
ル）となる信号であり、チップセレクト信号ＣＳ２はＦ
ＬＡＳＨ−ＲＯＭ１０４、チップセレクト信号ＣＳ３は
ＲＡＭ１０５、チップセレクト信号ＣＳ４はＥＥＰＲＯ
Ｍ１０６、チップセレクト信号ＣＳ５はＩＰＬ１０９、
チップセレクト信号ＣＳ６はＷＤＴ１１０をそれぞれア
クセスするときに”Ｌ”となる信号である。また、チッ
プセレクト信号ＣＳ７はＧ／Ａ１０７中のＡＤＥＣ１０
８、ＩＰＬ１０９、ＷＤＴ１１０、ならびにＷＲＤＥＴ
１１１以外の不図示のブロックに対してアクセスする時
に”Ｌ”となる信号である。
【００１１】ＩＰＬ１０９は、ＦＬＡＳＨ−ＲＯＭ１０
４への書き込みを制御する。ＦＬＡＳＨ−ＲＯＭ１０４
には通常プログラムが書き込まれているが、プログラム
のアップデートを行う場合のみ、ＦＬＡＳＨ−ＲＯＭ１
０４に対して書き込みが行われる。このとき、ＡＤＥＣ
１０８はＦＬＡＳＨ−ＲＯＭ１０４に対して”Ｌ”のラ
イト信号ＷＲＢ２を出力し、また、ＩＰＬ１０９は書き
込み許可の状態になった時”Ｌ”の書き込み許可信号Ｉ
ＰＬＢを出力する。つまり、プログラムのアップデート
時以外は、書き込み許可信号ＩＰＬＢおよびライト信号
ＷＲＢ２はともに”Ｈ”（ハイレベル）となる。
４への書き込みを制御する。ＦＬＡＳＨ−ＲＯＭ１０４
には通常プログラムが書き込まれているが、プログラム
のアップデートを行う場合のみ、ＦＬＡＳＨ−ＲＯＭ１
０４に対して書き込みが行われる。このとき、ＡＤＥＣ
１０８はＦＬＡＳＨ−ＲＯＭ１０４に対して”Ｌ”のラ
イト信号ＷＲＢ２を出力し、また、ＩＰＬ１０９は書き
込み許可の状態になった時”Ｌ”の書き込み許可信号Ｉ
ＰＬＢを出力する。つまり、プログラムのアップデート
時以外は、書き込み許可信号ＩＰＬＢおよびライト信号
ＷＲＢ２はともに”Ｈ”（ハイレベル）となる。
【００１２】ＷＤＴ１１０は、ＣＰＵ１０２の暴走を検
出するための回路であり、一定時間でタイムアップする
タイマー動作を行い、通常は、タイムアップするまでの
間にＣＰＵ１０２がＷＤＴ１１０をリセットし、タイマ
ー動作を再スタートさせる。すなわち、ＣＰＵ１０２が
正常に動作している場合にはＷＤＴ１１０がタイムアッ
プすることはない。しかしＣＰＵ１０２が暴走して一定
時間内にＷＤＴ１１０をリセットできなかった場合、Ｗ
ＤＴ回路は”Ｌ”のリセット信号ＲＳＴ１を出力し、Ｃ
ＰＵ１０２はリセットされる。
出するための回路であり、一定時間でタイムアップする
タイマー動作を行い、通常は、タイムアップするまでの
間にＣＰＵ１０２がＷＤＴ１１０をリセットし、タイマ
ー動作を再スタートさせる。すなわち、ＣＰＵ１０２が
正常に動作している場合にはＷＤＴ１１０がタイムアッ
プすることはない。しかしＣＰＵ１０２が暴走して一定
時間内にＷＤＴ１１０をリセットできなかった場合、Ｗ
ＤＴ回路は”Ｌ”のリセット信号ＲＳＴ１を出力し、Ｃ
ＰＵ１０２はリセットされる。
【００１３】ＷＲＤＥＴ１１１は、ＣＰＵ１０２の誤書
き込みの検出を行う。もし誤った書き込みが行われた場
合は、ＣＰＵが暴走状態にあると判断して、”Ｌ”のリ
セット信号ＲＳＴ２を出力する。リセット信号ＲＳＴ
１、ＲＳＴ２はＡＮＤ回路１１２を通して、ＣＰＵ１０
２のＲＳＴ信号入力端子に供給され、ＷＤＴ１１０ある
いはＷＲＤＥＴ１１１から”Ｌ”のリセット信号が出力
されると、ＣＰＵ１０２に”Ｌ”のリセット信号が供給
され、ＣＰＵ１０２はリセットされる。
き込みの検出を行う。もし誤った書き込みが行われた場
合は、ＣＰＵが暴走状態にあると判断して、”Ｌ”のリ
セット信号ＲＳＴ２を出力する。リセット信号ＲＳＴ
１、ＲＳＴ２はＡＮＤ回路１１２を通して、ＣＰＵ１０
２のＲＳＴ信号入力端子に供給され、ＷＤＴ１１０ある
いはＷＲＤＥＴ１１１から”Ｌ”のリセット信号が出力
されると、ＣＰＵ１０２に”Ｌ”のリセット信号が供給
され、ＣＰＵ１０２はリセットされる。
【００１４】ＷＲＤＥＴ１１１は詳しくは、図２に示し
たような構成となっている。図２の２０２から２１０は
それぞれ、ＷＲＤＥＴ１１１を構成する論理回路であ
る。ＣＰＵ１０２がＦＬＡＳＨ−ＲＯＭ１０４にアクセ
スするとき、チップセレクト信号ＣＳ２は”Ｌ”とな
る。またこのときのアクセスが書き込みの場合には、ラ
イト信号ＷＲＢは”Ｌ”となり、したがってＣＰＵ１０
２がＦＬＡＳＨ−ＲＯＭ１０４に書き込みを行う場合に
はＯＲ回路２０３の出力は”Ｌ”、それ以外の場合は”
Ｈ”となる。
たような構成となっている。図２の２０２から２１０は
それぞれ、ＷＲＤＥＴ１１１を構成する論理回路であ
る。ＣＰＵ１０２がＦＬＡＳＨ−ＲＯＭ１０４にアクセ
スするとき、チップセレクト信号ＣＳ２は”Ｌ”とな
る。またこのときのアクセスが書き込みの場合には、ラ
イト信号ＷＲＢは”Ｌ”となり、したがってＣＰＵ１０
２がＦＬＡＳＨ−ＲＯＭ１０４に書き込みを行う場合に
はＯＲ回路２０３の出力は”Ｌ”、それ以外の場合は”
Ｈ”となる。
【００１５】また、このときＣＰＵ１０２がプログラム
のアップデート中の場合は書き込み許可信号ＩＰＬＢ
は”Ｌ”となり、書き込み許可信号ＩＰＬＢが反転回路
２０２を通じてＯＲ回路２０４に入力される結果、ＯＲ
回路２０４の出力が”Ｈ”となり、ＡＮＤ回路２０９の
出力ＲＳＴ２は”Ｈ”となる。プログラムのアップデー
ト中以外の場合は書き込み許可信号ＩＰＬＢは”Ｈ”と
なり、このときＣＰＵ１０２がＦＬＡＳＨ−ＲＯＭ１０
４に書き込みを行うと、ＯＲ回路２０３の出力は”Ｌ”
となり、ＯＲ回路２０４の出力が”Ｌ”となって、ＡＮ
Ｄ回路２０９が出力するリセット信号ＲＳＴ２は”Ｌ”
となる。
のアップデート中の場合は書き込み許可信号ＩＰＬＢ
は”Ｌ”となり、書き込み許可信号ＩＰＬＢが反転回路
２０２を通じてＯＲ回路２０４に入力される結果、ＯＲ
回路２０４の出力が”Ｈ”となり、ＡＮＤ回路２０９の
出力ＲＳＴ２は”Ｈ”となる。プログラムのアップデー
ト中以外の場合は書き込み許可信号ＩＰＬＢは”Ｈ”と
なり、このときＣＰＵ１０２がＦＬＡＳＨ−ＲＯＭ１０
４に書き込みを行うと、ＯＲ回路２０３の出力は”Ｌ”
となり、ＯＲ回路２０４の出力が”Ｌ”となって、ＡＮ
Ｄ回路２０９が出力するリセット信号ＲＳＴ２は”Ｌ”
となる。
【００１６】同様に、ＣＰＵ１０２がＥＰＲＯＭ１０３
にアクセスするとき、チップセレクト信号ＣＳ１は”
Ｌ”となる。ＣＰＵ１０２はＥＰＲＯＭ１０３に対して
は読み出しを行うだけで、書き込みを行わないので、通
常はチップセレクト信号ＣＳ１が”Ｌ”の場合、ライト
信号ＷＲＢは”Ｈ”となり、ＯＲ回路２０５の出力は”
Ｈ”となってＡＮＤ回路２０９の出力ＲＳＴ２は”Ｈ”
となる。
にアクセスするとき、チップセレクト信号ＣＳ１は”
Ｌ”となる。ＣＰＵ１０２はＥＰＲＯＭ１０３に対して
は読み出しを行うだけで、書き込みを行わないので、通
常はチップセレクト信号ＣＳ１が”Ｌ”の場合、ライト
信号ＷＲＢは”Ｈ”となり、ＯＲ回路２０５の出力は”
Ｈ”となってＡＮＤ回路２０９の出力ＲＳＴ２は”Ｈ”
となる。
【００１７】しかしＣＰＵ１０２がＥＰＲＯＭ１０３に
書き込みを行おうとするとチップセレクト信号ＣＳ１
は”Ｌ”、ライト信号ＷＲＢは”Ｌ”の状態になり、こ
の場合、ＯＲ回路２０５の出力は”Ｌ”となるのでＡＮ
Ｄ回路２０９の出力ＲＳＴ２は”Ｌ”となる。
書き込みを行おうとするとチップセレクト信号ＣＳ１
は”Ｌ”、ライト信号ＷＲＢは”Ｌ”の状態になり、こ
の場合、ＯＲ回路２０５の出力は”Ｌ”となるのでＡＮ
Ｄ回路２０９の出力ＲＳＴ２は”Ｌ”となる。
【００１８】さらに、チップセレクト信号ＣＳ１からＣ
Ｓ７はＣＰＵ１０２のメモリ空間に割り当てられた各デ
バイスに対するチップセレクト信号になるので、ＡＮＤ
回路２０６の出力に接続された反転回路２０７の出力
は、ＣＰＵメモリ空間上で未使用の領域にＣＰＵ１０２
がアクセスしようとした時に”Ｌ”となる。また、ＡＮ
Ｄ回路２１０はＣＰＵ１０２が書き込みもしくは読み出
し動作を行った場合に”Ｌ”となるので、ＯＲ回路２０
８はＣＰＵ１０２がメモリ空間上の未使用領域に書き込
みもしくは読み出し動作を行った場合に”Ｌ”となり、
このときＡＮＤ回路２０９の出力信号、すなわちリセッ
ト信号ＲＳＴ２は”Ｌ”となる。
Ｓ７はＣＰＵ１０２のメモリ空間に割り当てられた各デ
バイスに対するチップセレクト信号になるので、ＡＮＤ
回路２０６の出力に接続された反転回路２０７の出力
は、ＣＰＵメモリ空間上で未使用の領域にＣＰＵ１０２
がアクセスしようとした時に”Ｌ”となる。また、ＡＮ
Ｄ回路２１０はＣＰＵ１０２が書き込みもしくは読み出
し動作を行った場合に”Ｌ”となるので、ＯＲ回路２０
８はＣＰＵ１０２がメモリ空間上の未使用領域に書き込
みもしくは読み出し動作を行った場合に”Ｌ”となり、
このときＡＮＤ回路２０９の出力信号、すなわちリセッ
ト信号ＲＳＴ２は”Ｌ”となる。
【００１９】次に、このように構成され情報処理装置１
０１の動作について説明する。本発明の特徴は、図１に
示したＷＲＤＥＴ１１１の動作にある。すなわち、この
ＷＲＤＥＴ１１１により、ＣＰＵ１０２が通常の動作を
行っている場合はあり得ない動作が検出され、ＣＰＵ１
０２に対してリセットが掛けられる。ＣＰＵ１０２が通
常の動作を行っている場合、ＣＰＵ１０２はＥＥＰＲＯ
Ｍ１０６に対して書き込みを行うことはあり得ない。し
かしＣＰＵ１０２が例えば暴走して、このような異常書
き込み動作を行った場合、図２のライト信号ＷＲＢは”
Ｌ”、チップセレクト信号ＣＳ１は”Ｌ”となる。この
ときＯＲ回路２０５（本発明に係わるリセット信号生成
回路）の出力は”Ｌ”となり（正常動作時には常に”
Ｈ”）、ＣＰＵ１０２の異常動作を検出する。異常動作
を検出すると、ＡＮＤ回路２０９が出力するリセット信
号ＲＳＴ２は”Ｌ”となる。リセット信号ＲＳＴ２が”
Ｌ”となると、図１のＡＮＤ回路１１２が出力するリセ
ット信号ＲＳＴは”Ｌ”となり、ＣＰＵ１０２へリセッ
トが掛かり、ＣＰＵ１０２は異常動作を停止する。
０１の動作について説明する。本発明の特徴は、図１に
示したＷＲＤＥＴ１１１の動作にある。すなわち、この
ＷＲＤＥＴ１１１により、ＣＰＵ１０２が通常の動作を
行っている場合はあり得ない動作が検出され、ＣＰＵ１
０２に対してリセットが掛けられる。ＣＰＵ１０２が通
常の動作を行っている場合、ＣＰＵ１０２はＥＥＰＲＯ
Ｍ１０６に対して書き込みを行うことはあり得ない。し
かしＣＰＵ１０２が例えば暴走して、このような異常書
き込み動作を行った場合、図２のライト信号ＷＲＢは”
Ｌ”、チップセレクト信号ＣＳ１は”Ｌ”となる。この
ときＯＲ回路２０５（本発明に係わるリセット信号生成
回路）の出力は”Ｌ”となり（正常動作時には常に”
Ｈ”）、ＣＰＵ１０２の異常動作を検出する。異常動作
を検出すると、ＡＮＤ回路２０９が出力するリセット信
号ＲＳＴ２は”Ｌ”となる。リセット信号ＲＳＴ２が”
Ｌ”となると、図１のＡＮＤ回路１１２が出力するリセ
ット信号ＲＳＴは”Ｌ”となり、ＣＰＵ１０２へリセッ
トが掛かり、ＣＰＵ１０２は異常動作を停止する。
【００２０】次に、ＣＰＵ１０２がＦＬＡＳＨ−ＲＯＭ
１０４への書き込みを行った場合の動作について説明す
る。図１に示したＩＰＬ１０９（本発明に係わるＲＯＭ
制御回路）は、ＦＬＡＳＨ−ＲＯＭ１０４のプログラム
アップデート中は”Ｌ”の書き込み許可信号ＩＰＬＢを
出力するが、通常動作中は”Ｈ”の書き込み許可信号Ｉ
ＰＬＢを出力する。本来ＦＬＡＳＨ−ＲＯＭに書き込み
を行わない状態の時に、ＣＰＵ１０２がＦＬＡＳＨ−Ｒ
ＯＭ１０４に対して書き込み動作を行った場合、図２に
おいて、書き込み許可信号ＩＰＬＢは”Ｈ”、ライト信
号ＷＲＢは”Ｌ”、チップセレクト信号ＣＳ２は”Ｌ”
となる。このとき、ＯＲ回路２０３の出力は”Ｌ”とな
り、ＯＲ回路２０４の出力も”Ｌ”となって、ＡＮＤ回
路２０９が出力するリセット信号ＲＳＴ２は”Ｌ”とな
る。リセット信号ＲＳＴ２が”Ｌ”となると、図１のＡ
ＮＤ回路１１２が出力するリセット信号ＲＳＴは”Ｌ”
となり、ＣＰＵ１０２へリセットが掛かり、ＣＰＵ１０
２は異常動作を停止する。ここで、ＯＲ回路２０３、反
転回路２０２、ならびにＯＲ回路２０４は本発明に係わ
るリセット信号生成回路として機能している。
１０４への書き込みを行った場合の動作について説明す
る。図１に示したＩＰＬ１０９（本発明に係わるＲＯＭ
制御回路）は、ＦＬＡＳＨ−ＲＯＭ１０４のプログラム
アップデート中は”Ｌ”の書き込み許可信号ＩＰＬＢを
出力するが、通常動作中は”Ｈ”の書き込み許可信号Ｉ
ＰＬＢを出力する。本来ＦＬＡＳＨ−ＲＯＭに書き込み
を行わない状態の時に、ＣＰＵ１０２がＦＬＡＳＨ−Ｒ
ＯＭ１０４に対して書き込み動作を行った場合、図２に
おいて、書き込み許可信号ＩＰＬＢは”Ｈ”、ライト信
号ＷＲＢは”Ｌ”、チップセレクト信号ＣＳ２は”Ｌ”
となる。このとき、ＯＲ回路２０３の出力は”Ｌ”とな
り、ＯＲ回路２０４の出力も”Ｌ”となって、ＡＮＤ回
路２０９が出力するリセット信号ＲＳＴ２は”Ｌ”とな
る。リセット信号ＲＳＴ２が”Ｌ”となると、図１のＡ
ＮＤ回路１１２が出力するリセット信号ＲＳＴは”Ｌ”
となり、ＣＰＵ１０２へリセットが掛かり、ＣＰＵ１０
２は異常動作を停止する。ここで、ＯＲ回路２０３、反
転回路２０２、ならびにＯＲ回路２０４は本発明に係わ
るリセット信号生成回路として機能している。
【００２１】さらに、ＣＰＵ１０２がＣＰＵ１０２のメ
モリ空間上に割付られたいずれかのメモリにアクセスす
る場合、図２のチップセレクト信号ＣＳ１からＣＳ７ま
でのいずれか一つは必ず”Ｌ”となる。このとき図２の
ＡＮＤ回路２０６の出力は”Ｌ”、ＯＲ回路２０８の出
力は”Ｈ”となり、ＡＮＤ回路２０９が出力するリセッ
ト信号ＲＳＴ２は”Ｈ”となる。
モリ空間上に割付られたいずれかのメモリにアクセスす
る場合、図２のチップセレクト信号ＣＳ１からＣＳ７ま
でのいずれか一つは必ず”Ｌ”となる。このとき図２の
ＡＮＤ回路２０６の出力は”Ｌ”、ＯＲ回路２０８の出
力は”Ｈ”となり、ＡＮＤ回路２０９が出力するリセッ
ト信号ＲＳＴ２は”Ｈ”となる。
【００２２】一方、ＣＰＵ１０２がメモリ空間に割り付
けられたメモリにアクセスしていない場合には、すべて
のチップセレクト信号ＣＳ１からＣＳ７が”Ｈ”となる
ので、このとき図２のＡＮＤ回路２０６の出力は”Ｈ”
になる。ＣＰＵ１０２が正常動作を行っている場合は、
図２のＡＮＤ回路２０６の出力が”Ｈ”の状態で、ライ
ト信号ＷＲＢは”Ｌ”もしくはリード信号ＲＤＢが”
Ｌ”になることは無いが、ＣＰＵ１０２が異常動作を行
い、メモリ空間に割り付けられていない未使用領域に書
き込み動作もしくは読み出し動作を行うと、図２のＡＮ
Ｄ回路２０６の出力は”Ｈ”で反転回路２０７の出力
は”Ｌ”となり、ＡＮＤ回路２１０の出力は、ライト信
号ＷＲＢまたはリードＲＤＢが”Ｌ”であるため”Ｌ”
となる。このとき、図２のＯＲ回路２０８の出力は”
Ｌ”となり、ＡＮＤ回路２０９が出力するリセット信号
ＲＳＴ２は”Ｌ”となる。その結果、図１のＡＮＤ回路
１１２が出力するリセット信号ＲＳＴは”Ｌ”となり、
ＣＰＵ１０２へリセットが掛かり、ＣＰＵ１０２は異常
動作を停止する。ここで、ＡＮＤ回路２０６と反転回路
２０７は本発明に係わる第１の論理回路、ＡＮＤ回路２
１０は本発明にかかわる第２の論理回路として機能し、
ＯＲ回路２０８は本発明に係わるリセット信号生成回路
として機能している。
けられたメモリにアクセスしていない場合には、すべて
のチップセレクト信号ＣＳ１からＣＳ７が”Ｈ”となる
ので、このとき図２のＡＮＤ回路２０６の出力は”Ｈ”
になる。ＣＰＵ１０２が正常動作を行っている場合は、
図２のＡＮＤ回路２０６の出力が”Ｈ”の状態で、ライ
ト信号ＷＲＢは”Ｌ”もしくはリード信号ＲＤＢが”
Ｌ”になることは無いが、ＣＰＵ１０２が異常動作を行
い、メモリ空間に割り付けられていない未使用領域に書
き込み動作もしくは読み出し動作を行うと、図２のＡＮ
Ｄ回路２０６の出力は”Ｈ”で反転回路２０７の出力
は”Ｌ”となり、ＡＮＤ回路２１０の出力は、ライト信
号ＷＲＢまたはリードＲＤＢが”Ｌ”であるため”Ｌ”
となる。このとき、図２のＯＲ回路２０８の出力は”
Ｌ”となり、ＡＮＤ回路２０９が出力するリセット信号
ＲＳＴ２は”Ｌ”となる。その結果、図１のＡＮＤ回路
１１２が出力するリセット信号ＲＳＴは”Ｌ”となり、
ＣＰＵ１０２へリセットが掛かり、ＣＰＵ１０２は異常
動作を停止する。ここで、ＡＮＤ回路２０６と反転回路
２０７は本発明に係わる第１の論理回路、ＡＮＤ回路２
１０は本発明にかかわる第２の論理回路として機能し、
ＯＲ回路２０８は本発明に係わるリセット信号生成回路
として機能している。
【００２３】なお、本実施の形態例はあくまでも一例で
あり、例えばメモリの構成は本例に限ったものではな
い。たとえば、ＥＰＲＯＭ１０３を含まず、ＦＬＡＳＨ
−ＲＯＭ１０４だけの場合や、ＥＥＰＲＯＭ１０６を含
まない構成の場合にも本発明は無論有効である。また、
図１のＩＰＬ１０９における書き込み許可信号ＩＰＬＢ
の様に、ＥＥＰＲＯＭ１０６に対しても書き込み許可状
態を表す信号を生成し、ＥＥＰＲＯＭ１０６が書き込み
許可状態でないときＣＰＵ１０２がＥＥＰＲＯＭ１０６
に書き込みを行おうとしたときはＣＰＵ１０２へリセッ
トを掛けるといった構成とすることも可能である。
あり、例えばメモリの構成は本例に限ったものではな
い。たとえば、ＥＰＲＯＭ１０３を含まず、ＦＬＡＳＨ
−ＲＯＭ１０４だけの場合や、ＥＥＰＲＯＭ１０６を含
まない構成の場合にも本発明は無論有効である。また、
図１のＩＰＬ１０９における書き込み許可信号ＩＰＬＢ
の様に、ＥＥＰＲＯＭ１０６に対しても書き込み許可状
態を表す信号を生成し、ＥＥＰＲＯＭ１０６が書き込み
許可状態でないときＣＰＵ１０２がＥＥＰＲＯＭ１０６
に書き込みを行おうとしたときはＣＰＵ１０２へリセッ
トを掛けるといった構成とすることも可能である。
【００２４】
【発明の効果】以上説明したように本発明は、ＣＰＵ
と、前記ＣＰＵがアクセスするメモリとを備えた情報処
理装置において、前記ＣＰＵがアクセス可能なメモリ空
間のうち未使用の領域を前記ＣＰＵがアクセスしている
か否かを、前記ＣＰＵが出力するアドレス信号にもとづ
いて判定するアクセス領域判定手段と、前記アクセス領
域判定手段が、前記ＣＰＵは前記未使用の領域をアクセ
スしていると判定したとき、リセット信号を前記ＣＰＵ
に出力して前記ＣＰＵをリセットするＣＰＵ制御手段と
を備えたことを特徴とする。本発明の情報処理装置で
は、アクセス領域判定手段は、ＣＰＵがアクセス可能な
メモリ空間のうち未使用の領域をＣＰＵがアクセスして
いるか否かを、ＣＰＵが出力するアドレス信号にもとづ
いて判定する。そして、ＣＰＵ制御手段は、アクセス領
域判定手段が、ＣＰＵは前記未使用の領域をアクセスし
ていると判定したとき、リセット信号をＣＰＵに出力し
てＣＰＵをリセットする。すなわち、ＣＰＵが暴走して
未使用のアドレス領域をアクセスすると、そのことによ
ってＣＰＵの暴走が検知され、ＣＰＵはただちにリセッ
トされる。したがって、ＣＰＵが異常動作をした場合に
は、従来のようにタイマー動作におけるタイムアップを
待つことなく素早くＣＰＵをリセットし正常動作に復帰
させてメモリの記憶内容が破壊されることを防止でき
る。
と、前記ＣＰＵがアクセスするメモリとを備えた情報処
理装置において、前記ＣＰＵがアクセス可能なメモリ空
間のうち未使用の領域を前記ＣＰＵがアクセスしている
か否かを、前記ＣＰＵが出力するアドレス信号にもとづ
いて判定するアクセス領域判定手段と、前記アクセス領
域判定手段が、前記ＣＰＵは前記未使用の領域をアクセ
スしていると判定したとき、リセット信号を前記ＣＰＵ
に出力して前記ＣＰＵをリセットするＣＰＵ制御手段と
を備えたことを特徴とする。本発明の情報処理装置で
は、アクセス領域判定手段は、ＣＰＵがアクセス可能な
メモリ空間のうち未使用の領域をＣＰＵがアクセスして
いるか否かを、ＣＰＵが出力するアドレス信号にもとづ
いて判定する。そして、ＣＰＵ制御手段は、アクセス領
域判定手段が、ＣＰＵは前記未使用の領域をアクセスし
ていると判定したとき、リセット信号をＣＰＵに出力し
てＣＰＵをリセットする。すなわち、ＣＰＵが暴走して
未使用のアドレス領域をアクセスすると、そのことによ
ってＣＰＵの暴走が検知され、ＣＰＵはただちにリセッ
トされる。したがって、ＣＰＵが異常動作をした場合に
は、従来のようにタイマー動作におけるタイムアップを
待つことなく素早くＣＰＵをリセットし正常動作に復帰
させてメモリの記憶内容が破壊されることを防止でき
る。
【００２５】また、本発明は、ＣＰＵと、前記ＣＰＵが
アクセスするＲＯＭとを備えた情報処理装置において、
前記ＣＰＵが前記ＲＯＭをアクセスするためのアドレス
信号を出力しメモリに対する書き込みを行うことを表す
制御信号を出力しているとき、リセット信号を前記ＣＰ
Ｕに出力して前記ＣＰＵをリセットするＣＰＵ制御手段
を備えたことを特徴とする。すなわち、本発明の情報処
理装置では、ＣＰＵが暴走してＲＯＭに書き込みを行う
という不正動作を行った場合、ＣＰＵ制御手段は、その
ことを検知してＣＰＵをただちにリセットする。したが
って、ＣＰＵが異常動作をした場合には、従来のように
タイマー動作におけるタイムアップを待つことなく素早
くＣＰＵをリセットし正常動作に復帰させてメモリの記
憶内容が破壊されることを防止できる。
アクセスするＲＯＭとを備えた情報処理装置において、
前記ＣＰＵが前記ＲＯＭをアクセスするためのアドレス
信号を出力しメモリに対する書き込みを行うことを表す
制御信号を出力しているとき、リセット信号を前記ＣＰ
Ｕに出力して前記ＣＰＵをリセットするＣＰＵ制御手段
を備えたことを特徴とする。すなわち、本発明の情報処
理装置では、ＣＰＵが暴走してＲＯＭに書き込みを行う
という不正動作を行った場合、ＣＰＵ制御手段は、その
ことを検知してＣＰＵをただちにリセットする。したが
って、ＣＰＵが異常動作をした場合には、従来のように
タイマー動作におけるタイムアップを待つことなく素早
くＣＰＵをリセットし正常動作に復帰させてメモリの記
憶内容が破壊されることを防止できる。
【図１】本発明による情報処理装置の一例を示す要部ブ
ロック図である。
ロック図である。
【図２】図１の情報処理装置を構成する暴走書き込み検
出回路ブロックを詳しく示す回路図である。
出回路ブロックを詳しく示す回路図である。
１０１……情報処理装置、１０２……ＣＰＵ、１０３…
…ＥＰＲＯＭ、１０４……ＦＬＡＳＨ−ＲＯＭ、１０５
……ＲＡＭ、１０６……ＥＥＰＲＯＭ、１０７……Ｇ／
Ａ、１０８……ＡＤＥＣ（アドレスデコーダ回路ブロッ
ク）、１０９……ＩＰＬ（プログラム書き込みインタフ
ェース回路ブロック）、１１０……ＷＤＴ（ウォッチド
ッグタイマーリセット回路ブロック）、１１１……ＷＲ
ＤＥＴ（暴走書き込み検出回路ブロック）、１１２、２
０６、２０９、２１０……ＡＮＤ回路、２０３、２０
５、２０４、２０８……ＯＲ回路、２０２、２０７……
反転回路。
…ＥＰＲＯＭ、１０４……ＦＬＡＳＨ−ＲＯＭ、１０５
……ＲＡＭ、１０６……ＥＥＰＲＯＭ、１０７……Ｇ／
Ａ、１０８……ＡＤＥＣ（アドレスデコーダ回路ブロッ
ク）、１０９……ＩＰＬ（プログラム書き込みインタフ
ェース回路ブロック）、１１０……ＷＤＴ（ウォッチド
ッグタイマーリセット回路ブロック）、１１１……ＷＲ
ＤＥＴ（暴走書き込み検出回路ブロック）、１１２、２
０６、２０９、２１０……ＡＮＤ回路、２０３、２０
５、２０４、２０８……ＯＲ回路、２０２、２０７……
反転回路。
Claims (7)
- 【請求項１】 ＣＰＵと、前記ＣＰＵがアクセスするメ
モリとを備えた情報処理装置において、 前記ＣＰＵがアクセス可能なメモリ空間のうち未使用の
領域を前記ＣＰＵがアクセスしているか否かを、前記Ｃ
ＰＵが出力するアドレス信号にもとづいて判定するアク
セス領域判定手段と、 前記アクセス領域判定手段が、前記ＣＰＵは前記未使用
の領域をアクセスしていると判定したとき、リセット信
号を前記ＣＰＵに出力して前記ＣＰＵをリセットするＣ
ＰＵ制御手段とを備えたことを特徴とする情報処理装
置。 - 【請求項２】 前記メモリは複数のメモリ回路から成
り、 前記ＣＰＵが出力するアドレス信号にもとづき前記メモ
リ回路にチップセレクト信号を出力するとともに、前記
ＣＰＵが出力する制御信号にもとづき書き込み信号また
は読み出し信号を前記メモリ回路に出力するアドレスデ
コーダ回路を含み、 前記アクセス領域判定手段は、 前記アドレスデコーダ回路が出力する前記チップセレク
ト信号を入力とし、前記アドレスレコード回路がいずれ
の前記チップセレクト信号も出力しないとき特定論理レ
ベルの論理信号を出力する第１の論理回路と、 前記アドレスデコーダ回路が出力する前記書き込み信号
および読み出し信号を入力とし、アドレスデコーダ回路
が前記書き込み信号または読み出し信号を出力したとき
特定論理レベルの論理信号を出力する第２の論理回路と
を含み、 前記ＣＰＵ制御手段は、前記第１および第２の論理回路
がともに前記特定論理レベルの論理信号を出力したとき
前記リセット信号を前記ＣＰＵに出力するリセット信号
生成回路とを含むことを特徴とする請求項１記載の情報
処理装置。 - 【請求項３】 前記メモリ回路は、ＲＡＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、ゲートアレー、ならびにフラッシュ
ＲＯＭのうちのいずれか１つまたは複数であることを特
徴とする請求項２記載の情報処理装置。 - 【請求項４】 ＣＰＵと、前記ＣＰＵがアクセスするＲ
ＯＭとを備えた情報処理装置において、 前記ＣＰＵが前記ＲＯＭをアクセスするためのアドレス
信号を出力しメモリに対する書き込みを行うことを表す
制御信号を出力しているとき、リセット信号を前記ＣＰ
Ｕに出力して前記ＣＰＵをリセットするＣＰＵ制御手段
を備えたことを特徴とする情報処理装置。 - 【請求項５】 前記ＣＰＵが出力するアドレス信号にも
とづいて前記ＲＯＭにチップセレクト信号を出力し、前
記ＣＰＵが出力する前記制御信号にもとづいてメモリに
対する書き込み信号を出力するアドレスデコーダ回路を
含み、 前記ＣＰＵ制御手段は、前記アドレスデコーダ回路が出
力する前記チップセレクト信号と前記書き込み信号とを
入力とし、前記アドレスデコーダ回路が前記チップセレ
クト信号と前記書き込み信号とを同時に出力したとき前
記リセット信号を出力するリセット信号生成回路を含む
ことを特徴とする請求項４記載の情報処理装置。 - 【請求項６】 前記ＲＯＭはＥＰＲＯＭであることを特
徴とする請求項５記載の情報処理装置。 - 【請求項７】 前記ＲＯＭはフラッシュＲＯＭまたはＥ
ＥＰＲＯＭであり、 前記フラッシュＲＯＭまたは前記ＥＥＰＲＯＭにデータ
の書き込みを行う場合に書き込み許可信号を出力するＲ
ＯＭ制御回路を含み、 前記リセット信号生成回路は、前記ＲＯＭ制御回路が書
き込み許可信号を出力していない状態で、前記アドレス
デコーダ回路が前記チップセレクト信号と前記書き込み
信号とを同時に出力したとき前記リセット信号を出力す
ることを特徴とする請求項５記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11007372A JP2000207235A (ja) | 1999-01-14 | 1999-01-14 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11007372A JP2000207235A (ja) | 1999-01-14 | 1999-01-14 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000207235A true JP2000207235A (ja) | 2000-07-28 |
Family
ID=11664150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11007372A Pending JP2000207235A (ja) | 1999-01-14 | 1999-01-14 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000207235A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085450A (ja) * | 2004-09-16 | 2006-03-30 | Yamaha Corp | 誤書込防止回路 |
| JP2018149430A (ja) * | 2014-01-07 | 2018-09-27 | 株式会社藤商事 | 遊技機 |
-
1999
- 1999-01-14 JP JP11007372A patent/JP2000207235A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085450A (ja) * | 2004-09-16 | 2006-03-30 | Yamaha Corp | 誤書込防止回路 |
| JP2018149430A (ja) * | 2014-01-07 | 2018-09-27 | 株式会社藤商事 | 遊技機 |
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