JPS5951072B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS5951072B2 JPS5951072B2 JP54021687A JP2168779A JPS5951072B2 JP S5951072 B2 JPS5951072 B2 JP S5951072B2 JP 54021687 A JP54021687 A JP 54021687A JP 2168779 A JP2168779 A JP 2168779A JP S5951072 B2 JPS5951072 B2 JP S5951072B2
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- Japan
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- digit line
- memory device
- transistor
- cycle
- semiconductor memory
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
- H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体メモリに関するものであり、さらに具
体的に述べると絶縁ゲート型電界効果トランジスタ(以
下MISFETと称する)を用いたスタチツク型半導体
メモリに関するものである。
体的に述べると絶縁ゲート型電界効果トランジスタ(以
下MISFETと称する)を用いたスタチツク型半導体
メモリに関するものである。
従来から用いられているスタチツク型メモリにおいては
、前に運行されたサイクルが書込み(ライト)・サイク
ルであると、次の読み出し (リード)サイクル時にラ
イト・サイクル時の影響を受けて、アクセス時間が遅れ
てしまう場合がある。従来例として第1図を用いて説明
する (説明を簡単にするために相補型MISFETを
用いたとして行なう)。スタチツク型メモリセルアレイ
が複数のメモリセル11、12、21、22から構成さ
れ、アドレス信号線X1、X2、Y1、Y2と、ディジ
ット線DIO、Dll、D2O、D21と、スイッチン
グ素子Q3O、Q31、Q4O、Q41を備えている半
導体相補型メモリにおいては、GND電位をゲート入力
とした、PチャンネルのMISFETQIO、Qll、
Q2O、Q21によって各ディジット線が終端されてい
る。
、前に運行されたサイクルが書込み(ライト)・サイク
ルであると、次の読み出し (リード)サイクル時にラ
イト・サイクル時の影響を受けて、アクセス時間が遅れ
てしまう場合がある。従来例として第1図を用いて説明
する (説明を簡単にするために相補型MISFETを
用いたとして行なう)。スタチツク型メモリセルアレイ
が複数のメモリセル11、12、21、22から構成さ
れ、アドレス信号線X1、X2、Y1、Y2と、ディジ
ット線DIO、Dll、D2O、D21と、スイッチン
グ素子Q3O、Q31、Q4O、Q41を備えている半
導体相補型メモリにおいては、GND電位をゲート入力
とした、PチャンネルのMISFETQIO、Qll、
Q2O、Q21によって各ディジット線が終端されてい
る。
このようなディジット線の終端方式を採用すると、ディ
ジット線がライト状態からリード状態へ復帰するために
長時間を要し、アクセス時間の遅れを招<場合があるこ
とを以下に説明する。
ジット線がライト状態からリード状態へ復帰するために
長時間を要し、アクセス時間の遅れを招<場合があるこ
とを以下に説明する。
第2図を参照しながら説明するにあたつて、データバス
DO、ディジット線DIO、D20などが高レベルの場
合をセルの゛0″情報とし、データバスDLディジット
線Dll、D21などが高レベルの場合をセルの゛l″
情報と仮定する。を=T時点で外部信号であるライト・
イネーブル信号(以下WEと記す)をライト・モードか
らリード・モードに切替えたとし、を=T以前にメモリ
セル11に゛0″書き込みを行なつたと仮定すると、デ
ィジット線Dllは低レベルになつている。メモリセル
11へのゞ『書き込み後直ちに(t=T以後に)メモリ
セル21の゛1″読み出しを行なおうとすると、メモリ
セル11への″0″読み出し後のデイジツト線Dllの
波形(点線)に比較して、△t秒出力波形(実線)が遅
延してしまう。すなわちリード・サイクルの前がライト
・サイクルであると、前がリード・サイクルの場合に比
ベアタセス時間が多くかかり実効的にこの遅いアクセス
時間によつて、全体のアクセス時間が決定されてしまう
。この欠点を除くためにはアドレス線Xl,X2が切替
わる時点までに、デイジツト線の低レベル(第2図では
点線で記されたDll)を、リード・サイクル時の低レ
ベル(第2図では実線で記されたDll)まで復帰させ
ておかなければならない。そのため、終端FETを大き
くして、そのインピーダンスを下げデイジツト線の復帰
を速める必要がある。しかしながら、終端FETを大き
くしてインピーダンスを下げると、その程度に応じてD
O,Dlに接続される書込情報駆動回路(図示せず)の
駆動能力7を大きくすることと、スイツチング素子Q3
O,Q3l,Q4O,Q4lのインピーダンスを下げる
ことが、書き込み動作を可能にするため必要となる。こ
れはすなわちチツプ面積の増大を招き、集積回路として
好ましくない。本発明の目的は、ライト・サイクル後の
りード・サイクルのアクセス時間を速めることにより、
実質的にアクセス時間を速くしたメモリ装置を提供する
にある。
DO、ディジット線DIO、D20などが高レベルの場
合をセルの゛0″情報とし、データバスDLディジット
線Dll、D21などが高レベルの場合をセルの゛l″
情報と仮定する。を=T時点で外部信号であるライト・
イネーブル信号(以下WEと記す)をライト・モードか
らリード・モードに切替えたとし、を=T以前にメモリ
セル11に゛0″書き込みを行なつたと仮定すると、デ
ィジット線Dllは低レベルになつている。メモリセル
11へのゞ『書き込み後直ちに(t=T以後に)メモリ
セル21の゛1″読み出しを行なおうとすると、メモリ
セル11への″0″読み出し後のデイジツト線Dllの
波形(点線)に比較して、△t秒出力波形(実線)が遅
延してしまう。すなわちリード・サイクルの前がライト
・サイクルであると、前がリード・サイクルの場合に比
ベアタセス時間が多くかかり実効的にこの遅いアクセス
時間によつて、全体のアクセス時間が決定されてしまう
。この欠点を除くためにはアドレス線Xl,X2が切替
わる時点までに、デイジツト線の低レベル(第2図では
点線で記されたDll)を、リード・サイクル時の低レ
ベル(第2図では実線で記されたDll)まで復帰させ
ておかなければならない。そのため、終端FETを大き
くして、そのインピーダンスを下げデイジツト線の復帰
を速める必要がある。しかしながら、終端FETを大き
くしてインピーダンスを下げると、その程度に応じてD
O,Dlに接続される書込情報駆動回路(図示せず)の
駆動能力7を大きくすることと、スイツチング素子Q3
O,Q3l,Q4O,Q4lのインピーダンスを下げる
ことが、書き込み動作を可能にするため必要となる。こ
れはすなわちチツプ面積の増大を招き、集積回路として
好ましくない。本発明の目的は、ライト・サイクル後の
りード・サイクルのアクセス時間を速めることにより、
実質的にアクセス時間を速くしたメモリ装置を提供する
にある。
本発明の半導体メモリ装置は、デイジツト線と3該デイ
ジツト線を終端する負荷素子とを含むメモリ装置におい
て、前記負荷素子として可変抵抗手段を用い、前記可変
抵抗手段の抵抗値が、ライト・サイクルおよびリード・
サイクル時に比べて、ライト・サイクルからリード・サ
イタルへの,遷移期に、より小さくなるようにしたこと
を特徴とする。
ジツト線を終端する負荷素子とを含むメモリ装置におい
て、前記負荷素子として可変抵抗手段を用い、前記可変
抵抗手段の抵抗値が、ライト・サイクルおよびリード・
サイクル時に比べて、ライト・サイクルからリード・サ
イタルへの,遷移期に、より小さくなるようにしたこと
を特徴とする。
本発明の半導体メモリ装置の上記の可変抵抗手段の構成
は、2個のMISFETによつて構成され第一のMIS
FETと第二のMISFETの各ソースを共通に電源に
接続し、第一のMISFETの各ドレインを共通にデイ
ジツト線に接続し、第一のMISFETのゲートに一定
電位を入力し、第二のMISFETに可変電位を入力す
ることによつて得ることができる。
は、2個のMISFETによつて構成され第一のMIS
FETと第二のMISFETの各ソースを共通に電源に
接続し、第一のMISFETの各ドレインを共通にデイ
ジツト線に接続し、第一のMISFETのゲートに一定
電位を入力し、第二のMISFETに可変電位を入力す
ることによつて得ることができる。
本発明によれば、スタチツタ型MISメモリセルアレイ
を備え、デイジツト線の終端を2個の並列に接続された
MISFETで行ない、第1のMISFETのゲート電
位を一定電圧で制御し、第2のMISFETのゲートを
、外部信号WEを用いて発生させる信号(以下信号WR
と記す)によつて制御することを特徴とするメモリ装置
が得られる。
を備え、デイジツト線の終端を2個の並列に接続された
MISFETで行ない、第1のMISFETのゲート電
位を一定電圧で制御し、第2のMISFETのゲートを
、外部信号WEを用いて発生させる信号(以下信号WR
と記す)によつて制御することを特徴とするメモリ装置
が得られる。
次に第3図を参照して、本発明の実施例を説明する。
第3図においては、第1図に対してPチヤンネルMIS
FETQlOO,QlOl,Q2OOおよびQ2Olが
追加されている。これらの各FETをMISFETQl
O,Qll,Q2OおよびQ2lのそれぞれに並列に接
続し、すなわちデイジツト線を各々2個のMISFET
(デイジツト線DlOに対してはQlOとQlOO)を
用いて終端し、上記終端FETのうち、QlO,Qll
,Q2OおよびQ2lの各ゲートにはGND電位を印加
し、一方QlOO,QlOl,Q2OOおよびQ2Ol
の各ゲートには信号WRを印加する。上記のMISFE
TQlO,Qll,Q2OおよびQ2lはPチヤンネル
MISFETのため、GND電位が印加されることによ
り、常時チヤンネルを生成している(以下0N状態と記
す)。信号WRは第4図に示すようにライト・サイクル
からリード・サイクルへの遷移期のみ低レベルとなり、
QlOO,QlOl,Q2OOおよびQ2Olを0N状
態にする信号である。すなわち、このライト・サイクル
からリード・サイタルへの遷移期においては、QlO,
Qll,Q2O,Q2lと共に、QlOO,QlOl,
Q2OlおよびQ2O2のMISFETが0N状態であ
る。従つて、ライト・サイクルからリード・サイクルへ
の遷移期においては、ライト・サイクルおよびリード・
サイクルの時に比べ、終端FETのインピーダンスを小
さくすることができる。そのため、第4図に示すように
、t=T以前の゛O″ライト・サイクルからt=T以後
の゛1″リード・サイタルへの切替時のDllの波形(
実線)は、t=T以前が゛『リード・サイクルであつた
場合(点線)と同程度まで充分復帰させることが可能で
あり、前サイクルが4『ライト・サイクルか″0″リー
ド・サイクルかによらず同程度のアクセス時間が得られ
る。
FETQlOO,QlOl,Q2OOおよびQ2Olが
追加されている。これらの各FETをMISFETQl
O,Qll,Q2OおよびQ2lのそれぞれに並列に接
続し、すなわちデイジツト線を各々2個のMISFET
(デイジツト線DlOに対してはQlOとQlOO)を
用いて終端し、上記終端FETのうち、QlO,Qll
,Q2OおよびQ2lの各ゲートにはGND電位を印加
し、一方QlOO,QlOl,Q2OOおよびQ2Ol
の各ゲートには信号WRを印加する。上記のMISFE
TQlO,Qll,Q2OおよびQ2lはPチヤンネル
MISFETのため、GND電位が印加されることによ
り、常時チヤンネルを生成している(以下0N状態と記
す)。信号WRは第4図に示すようにライト・サイクル
からリード・サイクルへの遷移期のみ低レベルとなり、
QlOO,QlOl,Q2OOおよびQ2Olを0N状
態にする信号である。すなわち、このライト・サイクル
からリード・サイタルへの遷移期においては、QlO,
Qll,Q2O,Q2lと共に、QlOO,QlOl,
Q2OlおよびQ2O2のMISFETが0N状態であ
る。従つて、ライト・サイクルからリード・サイクルへ
の遷移期においては、ライト・サイクルおよびリード・
サイクルの時に比べ、終端FETのインピーダンスを小
さくすることができる。そのため、第4図に示すように
、t=T以前の゛O″ライト・サイクルからt=T以後
の゛1″リード・サイタルへの切替時のDllの波形(
実線)は、t=T以前が゛『リード・サイクルであつた
場合(点線)と同程度まで充分復帰させることが可能で
あり、前サイクルが4『ライト・サイクルか″0″リー
ド・サイクルかによらず同程度のアクセス時間が得られ
る。
また本発明においては上述のPチヤンネルMISFET
QIO,Qll,Q2O,Q2l,QlOO,QIOI
,Q2OOおよびQ2Olに代えて第5図に示したよう
にNチヤンネル MISFETを使用することも可能であり、その場合の
QIOOAのゲート信号は第3図に示した信号の逆相の
信号(WRと記す)となる。
QIO,Qll,Q2O,Q2l,QlOO,QIOI
,Q2OOおよびQ2Olに代えて第5図に示したよう
にNチヤンネル MISFETを使用することも可能であり、その場合の
QIOOAのゲート信号は第3図に示した信号の逆相の
信号(WRと記す)となる。
また同様にN−チヤンネルエンハンスメント型あるいは
デイプレツシヨン型のMISFETを使用することによ
つても、本発明を適用できることは明らかである。
デイプレツシヨン型のMISFETを使用することによ
つても、本発明を適用できることは明らかである。
上記説明は、本願要旨の範囲内での変形を制約するもの
ではない。
ではない。
以上述べたように、本発明によれば、より有用なスタチ
ツク型半導体メモリ装置が得られる。
ツク型半導体メモリ装置が得られる。
第1図は、従来のメモリを示すプロツク図、第2図は第
1図のメモリの動作を示す波形図であり、第3図は本発
明の一実施例によるメモリのプロツク図、第4図は第3
のメモリの波形図であり、第5図は本発明の他の実施例
を示す回路図である。 11,12,21,22・・・・・・メモリセル、Ql
O,QIOO,QIOA,QIOOAなど・・・・・・
終端FET、Q3O,Q3l,Q4O,Q4l・・・・
・・スイツチング素子、Xl,X2,Yl,Y2・・・
・・・アドレス端子、DIO,Dll,D2O,D2l
・・・・・・デイジツト線、DO,Dl・・・・・・デ
ータバス、WE・・・・・・外部信号、WR,WR・・
・・・・信号、Vcc・・・・・・電源。
1図のメモリの動作を示す波形図であり、第3図は本発
明の一実施例によるメモリのプロツク図、第4図は第3
のメモリの波形図であり、第5図は本発明の他の実施例
を示す回路図である。 11,12,21,22・・・・・・メモリセル、Ql
O,QIOO,QIOA,QIOOAなど・・・・・・
終端FET、Q3O,Q3l,Q4O,Q4l・・・・
・・スイツチング素子、Xl,X2,Yl,Y2・・・
・・・アドレス端子、DIO,Dll,D2O,D2l
・・・・・・デイジツト線、DO,Dl・・・・・・デ
ータバス、WE・・・・・・外部信号、WR,WR・・
・・・・信号、Vcc・・・・・・電源。
Claims (1)
- 【特許請求の範囲】 1 ディジット線と、該ディジット線を終端する負荷素
子とを含むメモリ装置において、上記負荷素子として可
変抵抗手段を用い、該抵抗手段のインピーダンスが、ラ
イト・サイクルおよびリード・サイクル時に比べて、ラ
イト・サイクルからリード・サイクルへの遷移期に、よ
り小さくなるようにしたことを特徴とする半導体メモリ
装置。 2 上記可変抵抗手段が第1および第2の絶縁ゲート型
電界トランジスタによつて構成され、第1のトランジス
タと第2のトランジスタの各ソースを共通に電源に接続
し、第1のトランジスタと第2のトランジスタの各ドレ
インを共通にディジット線に接続し、第1のトランジス
タのゲートに一定電位を入力し、第2のトランジスタに
可変電位を入力することを特徴とする特許請求の範囲第
1項に記載の半導体メモリ装置。 3 1対のディジット線間にメモリセルが接続され、該
ディジット線の夫々と電源間に負荷手段が接続され、該
負荷手段の抵抗値を、前記メモリセルの情報書込み終了
後、一時的に減少させ、情報書込み時に高レベル側のデ
ィジット線電位を保持すると共に、低レベル側のディジ
ット線電位を前記高レベルと低レベルの間のレベルにす
るようにしたことを特徴とする半導体メモリ装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54021687A JPS5951072B2 (ja) | 1979-02-26 | 1979-02-26 | 半導体メモリ装置 |
US06/124,669 US4386419A (en) | 1979-02-26 | 1980-02-26 | Memory device with variable load |
DE3007155A DE3007155C2 (de) | 1979-02-26 | 1980-02-26 | Speichervorrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54021687A JPS5951072B2 (ja) | 1979-02-26 | 1979-02-26 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55113190A JPS55113190A (en) | 1980-09-01 |
JPS5951072B2 true JPS5951072B2 (ja) | 1984-12-12 |
Family
ID=12061971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54021687A Expired JPS5951072B2 (ja) | 1979-02-26 | 1979-02-26 | 半導体メモリ装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4386419A (ja) |
JP (1) | JPS5951072B2 (ja) |
DE (1) | DE3007155C2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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FR2561472B1 (fr) * | 1984-03-19 | 1991-05-10 | Cit Alcatel | Translateur de niveaux logiques |
JPH0770222B2 (ja) * | 1984-06-04 | 1995-07-31 | 株式会社日立製作所 | Mosスタテイツク型ram |
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JPS62250588A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | スタテイツク型ram |
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JP2654548B2 (ja) * | 1987-10-02 | 1997-09-17 | 株式会社日立製作所 | 半導体記憶装置 |
GB2213009B (en) * | 1987-11-27 | 1992-02-05 | Sony Corp | Memories having bit line loads controlled by p-channel mis transistors |
US4899317A (en) * | 1988-02-01 | 1990-02-06 | Motorola, Inc. | Bit line precharge in a bimos ram |
JP2761515B2 (ja) * | 1989-03-08 | 1998-06-04 | 株式会社日立製作所 | 半導体記憶装置 |
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KR950005577B1 (ko) * | 1992-12-30 | 1995-05-25 | 현대전자산업주식회사 | 비트 라인 부하 회로 |
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JP2002237195A (ja) * | 2001-02-13 | 2002-08-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
CN111768807B (zh) * | 2020-06-28 | 2024-06-14 | 上海磁宇信息科技有限公司 | 磁性随机存储单元的字线电源控制电路 |
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US4099265A (en) * | 1976-12-22 | 1978-07-04 | Motorola, Inc. | Sense line balance circuit for static random access memory |
-
1979
- 1979-02-26 JP JP54021687A patent/JPS5951072B2/ja not_active Expired
-
1980
- 1980-02-26 US US06/124,669 patent/US4386419A/en not_active Expired - Lifetime
- 1980-02-26 DE DE3007155A patent/DE3007155C2/de not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0554035B2 (ja) * | 1985-12-24 | 1993-08-11 | Hakko Denki Seisakusho Kk |
Also Published As
Publication number | Publication date |
---|---|
DE3007155C2 (de) | 1986-05-22 |
DE3007155A1 (de) | 1980-09-04 |
US4386419A (en) | 1983-05-31 |
JPS55113190A (en) | 1980-09-01 |
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