JPS6044747B2 - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6044747B2 JPS6044747B2 JP53057798A JP5779878A JPS6044747B2 JP S6044747 B2 JPS6044747 B2 JP S6044747B2 JP 53057798 A JP53057798 A JP 53057798A JP 5779878 A JP5779878 A JP 5779878A JP S6044747 B2 JPS6044747 B2 JP S6044747B2
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- read
- present
- digit line
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体メモリに関するもので、さらに具体的
には絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ
と記す）用いたスタチツク型半導体メモリに関するもの
である。
には絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ
と記す）用いたスタチツク型半導体メモリに関するもの
である。
従来この種のスタチツク型メモリにおいては、前に遂行
されたサイクルがライト・サイクルであると、次のリー
ド・サイクル時のアクセス時間が影響され実質的にアク
セス時間を遅らせることがある。
されたサイクルがライト・サイクルであると、次のリー
ド・サイクル時のアクセス時間が影響され実質的にアク
セス時間を遅らせることがある。
第１図を参照して、従来例を説明する。ス汐チツク型メ
モリセルアレイが複数のメモリセル１１、１２、２１、
２２から構成され、アドレス信号線Ｘ１、Ｘ２、Ｙ１、
Ｙ２とディジット線ＤＩＯ、Ｄ１２、Ｄ２Ｏ、Ｄ２１と
スイッチング素子Ｑ３Ｏ、Ｑ３１、Ｑ４Ｏ、Ｑ４１を備
えた半導体メモリにおいてはゲートとソースを短絡した
デプレツシヨン型ＭＩＳＦＥＴＱＩＯ、Ｑｌｌ、Ｑ２Ｏ
、Ｑ２１によつて各ディジット線が終端されている。か
かるディジット線の終端方式を採用すると、ライト状態
からリード状態・＼の復帰に長時間を要することを以下
に説明する。
モリセルアレイが複数のメモリセル１１、１２、２１、
２２から構成され、アドレス信号線Ｘ１、Ｘ２、Ｙ１、
Ｙ２とディジット線ＤＩＯ、Ｄ１２、Ｄ２Ｏ、Ｄ２１と
スイッチング素子Ｑ３Ｏ、Ｑ３１、Ｑ４Ｏ、Ｑ４１を備
えた半導体メモリにおいてはゲートとソースを短絡した
デプレツシヨン型ＭＩＳＦＥＴＱＩＯ、Ｑｌｌ、Ｑ２Ｏ
、Ｑ２１によつて各ディジット線が終端されている。か
かるディジット線の終端方式を採用すると、ライト状態
からリード状態・＼の復帰に長時間を要することを以下
に説明する。
第２図を参照し、説明するにあたつて、データバスＤＯ
）ディジット線ＤＩＯ、Ｄ２０などが高レベルをセルの
“’０’’情報とし、データバスＤ１、ディジット線Ｄ
１１、Ｄ２１などが高レベルをセルの’’１’’情報と
仮定する。を＝Ｔ以前にメモリセル１１に゛゛０’’書
込みを行うと、ディジット線Ｄｌｌは低レベルになつて
いる。メモリセル１１への’’０’’書込み後直ちに（
を＝Ｔ以後に）メモリセル２１の゛’１’’読出しを行
なおうとすると、メモリセル１１への’’０’’読出し
後のディジット線Ｄｌｌの波形（点線）に比し、を秒出
力波形（実線）が遅延する。このように読出しサイクル
の前が書込みサイクルであることによつて、読出し時間
が多くかかり、実効的にこの遅い読出し時間によつて、
全体の読出し時間を制限してしまう。この欠点を除こう
とすると、終端ＦＥＴを大きくして、そのインピーダン
スを下げる必要がある。
）ディジット線ＤＩＯ、Ｄ２０などが高レベルをセルの
“’０’’情報とし、データバスＤ１、ディジット線Ｄ
１１、Ｄ２１などが高レベルをセルの’’１’’情報と
仮定する。を＝Ｔ以前にメモリセル１１に゛゛０’’書
込みを行うと、ディジット線Ｄｌｌは低レベルになつて
いる。メモリセル１１への’’０’’書込み後直ちに（
を＝Ｔ以後に）メモリセル２１の゛’１’’読出しを行
なおうとすると、メモリセル１１への’’０’’読出し
後のディジット線Ｄｌｌの波形（点線）に比し、を秒出
力波形（実線）が遅延する。このように読出しサイクル
の前が書込みサイクルであることによつて、読出し時間
が多くかかり、実効的にこの遅い読出し時間によつて、
全体の読出し時間を制限してしまう。この欠点を除こう
とすると、終端ＦＥＴを大きくして、そのインピーダン
スを下げる必要がある。
しかしながら、終端ＦＥＴを大きくしてインピーダンス
を下げると、書込時の低レベルを十分″に低くするため
に、ＤＯ、Ｄ１に接続される書込情報駆動回路（図示せ
す）の駆動能力を大きくすることと、スイッチング素子
Ｑ３Ｏ、Ｑ３１、Ｑ４Ｏ、Ｑ４１のインピーダンスを下
げるためにこれらも大きくすることが必要となり、チッ
プ面積・の増大を生じ、集積回路として好ましくない。
本発明の目的は、動作速度を速くした、特に読み出し速
度を速くしたメモリ装置を提供することにある。本発明
によるメモリ装置は、ディジット線と、該デイジツト線
を終端する負荷素子とを含むメモリ装置において、上記
負荷素子として可変抵抗手段を用い、該可変抵抗手段と
は書き込み時は第１の抵抗値を呈し、読み出し時には第
１の抵抗値よりも小さい第２の抵抗値を呈するようにし
たことを特徴とする。
を下げると、書込時の低レベルを十分″に低くするため
に、ＤＯ、Ｄ１に接続される書込情報駆動回路（図示せ
す）の駆動能力を大きくすることと、スイッチング素子
Ｑ３Ｏ、Ｑ３１、Ｑ４Ｏ、Ｑ４１のインピーダンスを下
げるためにこれらも大きくすることが必要となり、チッ
プ面積・の増大を生じ、集積回路として好ましくない。
本発明の目的は、動作速度を速くした、特に読み出し速
度を速くしたメモリ装置を提供することにある。本発明
によるメモリ装置は、ディジット線と、該デイジツト線
を終端する負荷素子とを含むメモリ装置において、上記
負荷素子として可変抵抗手段を用い、該可変抵抗手段と
は書き込み時は第１の抵抗値を呈し、読み出し時には第
１の抵抗値よりも小さい第２の抵抗値を呈するようにし
たことを特徴とする。
また、本発明によればスタチツク型Ｓメモリセルアレイ
を備え、デイジツト線の終端をＭＩＳＦＥＴで行い、上
記ＭＩＳＥＴのゲートをりード・ライト信号で制御する
ことを特徴とする半導体メモリ装置。
を備え、デイジツト線の終端をＭＩＳＦＥＴで行い、上
記ＭＩＳＥＴのゲートをりード・ライト信号で制御する
ことを特徴とする半導体メモリ装置。
次に第３図を参照して、本発明の実施例を説明する。
第３図においては、ＭＩＳＦＥＴＱｌＯＯ，ＱｌＯｌ，
Ｑ２ＯＯ、およびＱ２Ｏｌを用いて、デイジツト線を終
端し、すなわち負荷素子となし、上記終端ＦＥＴの各ゲ
ートに信号Ｒを印加する。このＭＩＳＦＥＴＱｌＯＯ，
ＱｌＯｌ，Ｑ２ＯＯ，Ｑ２Ｏｌは低閾値、すなわちすで
にイオン注入等によりゲートが非入力時でもチヤンネル
が生成して比較は高抵抗を維持しているものとする。こ
こで信号Ｒは読出し時には高レベルにされ、書込み時に
は低レベルにされ、リード●ライト信号によつて制御さ
れる信号又は、リード・ライト信号自身である。すなわ
ち、読出し時には終端ＦＥＴのインピーダンスを小さく
、書き込み時には終端一ＦＥＴのインピーダンスを大き
くすることができる。第４図を参照すると、ｔ＝Ｔ以前
の゜“０゛書込みサイクルからｔ＝Ｔ以後の“゜１゛読
出しサイクルへの切換時のＤｌｌの波形（実線）は、ｔ
＝Ｔ．以前が゜゛０゛読出しサイクルであつた楊合（点
線）と同程度まで十分復帰し、前サイクルが゜゜０゛書
込サイクルが゜“０゛読出しサイクルかによらず同程度
の読出し時間が得られる。
Ｑ２ＯＯ、およびＱ２Ｏｌを用いて、デイジツト線を終
端し、すなわち負荷素子となし、上記終端ＦＥＴの各ゲ
ートに信号Ｒを印加する。このＭＩＳＦＥＴＱｌＯＯ，
ＱｌＯｌ，Ｑ２ＯＯ，Ｑ２Ｏｌは低閾値、すなわちすで
にイオン注入等によりゲートが非入力時でもチヤンネル
が生成して比較は高抵抗を維持しているものとする。こ
こで信号Ｒは読出し時には高レベルにされ、書込み時に
は低レベルにされ、リード●ライト信号によつて制御さ
れる信号又は、リード・ライト信号自身である。すなわ
ち、読出し時には終端ＦＥＴのインピーダンスを小さく
、書き込み時には終端一ＦＥＴのインピーダンスを大き
くすることができる。第４図を参照すると、ｔ＝Ｔ以前
の゜“０゛書込みサイクルからｔ＝Ｔ以後の“゜１゛読
出しサイクルへの切換時のＤｌｌの波形（実線）は、ｔ
＝Ｔ．以前が゜゛０゛読出しサイクルであつた楊合（点
線）と同程度まで十分復帰し、前サイクルが゜゜０゛書
込サイクルが゜“０゛読出しサイクルかによらず同程度
の読出し時間が得られる。
また、書込み時の終端ＦＥＴのインピーダンスを大きく
するようにしているので、スイツチング素子Ｑ３Ｏ，Ｑ
３ｌ，Ｑ４Ｏ、及びＱ４ｌや書込情報駆動回路などのチ
ツプ占有面積を小さくすることができる。また、本発明
においては上述のＭＩＳＦＥＴＱｌＯＯ，ＱｌＯｌ，Ｑ
２ＯＯ，Ｎ２Ｏｌに代つて第５図に示すように終端ＦＥ
ＴＱｌＯＯなどに比して十分小さいＦＥＴＱｌＯＯＡな
どを並列に接続するこｌとも可能であり、ＱｌＯＯの閾
値電圧ＶＴが浅くなる（０Ｖに近くなる）ような場合に
は特に有効である。
するようにしているので、スイツチング素子Ｑ３Ｏ，Ｑ
３ｌ，Ｑ４Ｏ、及びＱ４ｌや書込情報駆動回路などのチ
ツプ占有面積を小さくすることができる。また、本発明
においては上述のＭＩＳＦＥＴＱｌＯＯ，ＱｌＯｌ，Ｑ
２ＯＯ，Ｎ２Ｏｌに代つて第５図に示すように終端ＦＥ
ＴＱｌＯＯなどに比して十分小さいＦＥＴＱｌＯＯＡな
どを並列に接続するこｌとも可能であり、ＱｌＯＯの閾
値電圧ＶＴが浅くなる（０Ｖに近くなる）ような場合に
は特に有効である。
また第６図のように、ＱｌＯＯとしてエンハンスメント
渥ＷＥＴを用いたときも、ＱｌＯＯに比して十分小さい
ＱｌＯＯＡを並列接続することによつて、本発明が適用
できる。
渥ＷＥＴを用いたときも、ＱｌＯＯに比して十分小さい
ＱｌＯＯＡを並列接続することによつて、本発明が適用
できる。
上記説明は、本願要旨の範囲内での変形を制約するもの
ではない。
ではない。
以上述べたように、本発明によれば、より有用なスタチ
ツク型半導体メモリ装置が得られる。
ツク型半導体メモリ装置が得られる。
第１図は、従来のメモリを示すプロツク図、第２図は第
１図のメモリの動作を示す波形図であり第３図は本発明
の一実施例によるメモリのプロツク図、第４図は第３の
メモリの波形図であり、第５図および第６図はそれぞれ
本発明の他の変更例を示す回路図である。 １１，１２，２１，２２・・・メモリセル、ＱｌＯ，Ｑ
ｌＯＯ，ＱｌＯＯＡなど・・・終端ＦＥＴ，．Ｑ３Ｏ，
Ｑ３ｌ，Ｑ４Ｏ，Ｑ４ｌ・・・スイツチング素子、Ｘｌ
，Ｘ２，Ｙｌ，Ｙ２・・・アドレス端子、ＤｌＯ，Ｄｌ
ｌ，Ｄ２Ｏ，Ｄ２Ｏ・・・デイジツト線、Ｒ・・・信号
Ｒの入力端子。
１図のメモリの動作を示す波形図であり第３図は本発明
の一実施例によるメモリのプロツク図、第４図は第３の
メモリの波形図であり、第５図および第６図はそれぞれ
本発明の他の変更例を示す回路図である。 １１，１２，２１，２２・・・メモリセル、ＱｌＯ，Ｑ
ｌＯＯ，ＱｌＯＯＡなど・・・終端ＦＥＴ，．Ｑ３Ｏ，
Ｑ３ｌ，Ｑ４Ｏ，Ｑ４ｌ・・・スイツチング素子、Ｘｌ
，Ｘ２，Ｙｌ，Ｙ２・・・アドレス端子、ＤｌＯ，Ｄｌ
ｌ，Ｄ２Ｏ，Ｄ２Ｏ・・・デイジツト線、Ｒ・・・信号
Ｒの入力端子。
Claims (1)
- １ ディジット線と、該ディジット線を終端する負荷素
子とを含むメモリ装置において、上記負荷素子として可
変抵抗手段を用い、該可変抵抗手段は書き込み時は第１
の抵抗値を呈し、読み出し時は第１の抵抗値よりも小さ
い第２の抵抗値を呈するようにしたことを特徴とするメ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53057798A JPS6044747B2 (ja) | 1978-05-15 | 1978-05-15 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53057798A JPS6044747B2 (ja) | 1978-05-15 | 1978-05-15 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54148442A JPS54148442A (en) | 1979-11-20 |
| JPS6044747B2 true JPS6044747B2 (ja) | 1985-10-05 |
Family
ID=13065912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53057798A Expired JPS6044747B2 (ja) | 1978-05-15 | 1978-05-15 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6044747B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853083A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | 半導体集積回路 |
| US4791613A (en) * | 1983-09-21 | 1988-12-13 | Inmos Corporation | Bit line and column circuitry used in a semiconductor memory |
| JPS60154394A (ja) * | 1983-09-21 | 1985-08-14 | ソーン、イーエムアイ、ノース、アメリカ、インコーポレーテッド | 半導体メモリのビツト線負荷 |
| JPH0770222B2 (ja) * | 1984-06-04 | 1995-07-31 | 株式会社日立製作所 | Ｍｏｓスタテイツク型ｒａｍ |
| JPS6137200U (ja) * | 1984-08-08 | 1986-03-07 | 沖電気工業株式会社 | 半導体メモリ装置 |
| JPS62200595A (ja) * | 1986-02-26 | 1987-09-04 | Sony Corp | メモリ装置 |
| JP3026341B2 (ja) * | 1987-02-23 | 2000-03-27 | 株式会社日立製作所 | 半導体メモリ装置 |
| JP2605867B2 (ja) * | 1988-06-01 | 1997-04-30 | 日本電気株式会社 | 半導体メモリ回路 |
| JP2690554B2 (ja) * | 1989-05-08 | 1997-12-10 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
-
1978
- 1978-05-15 JP JP53057798A patent/JPS6044747B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54148442A (en) | 1979-11-20 |
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