JPS62232795A - Ｍｏｓ型メモリ回路 - Google Patents
Ｍｏｓ型メモリ回路Info
- Publication number
- JPS62232795A JPS62232795A JP61077412A JP7741286A JPS62232795A JP S62232795 A JPS62232795 A JP S62232795A JP 61077412 A JP61077412 A JP 61077412A JP 7741286 A JP7741286 A JP 7741286A JP S62232795 A JPS62232795 A JP S62232795A
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- JP
- Japan
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- word line
- circuit
- voltage
- type memory
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- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は高速スタティックＲＡＭ等からなるＭＯＳ型
メモリ回路において、ワード線の遅延を減らすことによ
り高速化を図るとともに書き込みタイミングマージンの
拡大を実現したＭＯＳ型メモリ回路に関するものである
。
メモリ回路において、ワード線の遅延を減らすことによ
り高速化を図るとともに書き込みタイミングマージンの
拡大を実現したＭＯＳ型メモリ回路に関するものである
。
第５図は従来のスタティックＲＡＭのワード線及びその
周辺の回路を示す。図において、ＩＤ〜ｎＤはデコーダ
用ＮＡＮＤ回路、Ｉｆ−’−ｆｌｌはワード線ドライバ
用インバータ、１１〜ｎｎはメモリセル、１ＷｘｎＷは
ワード線、Ｂ１〜Ｂｎはビット線である。ｌ ａ〜ｎａ
、１ ｂ−ｗｎｂ、ｌ ｃ 〜ｎｃは各ノードである。
周辺の回路を示す。図において、ＩＤ〜ｎＤはデコーダ
用ＮＡＮＤ回路、Ｉｆ−’−ｆｌｌはワード線ドライバ
用インバータ、１１〜ｎｎはメモリセル、１ＷｘｎＷは
ワード線、Ｂ１〜Ｂｎはビット線である。ｌ ａ〜ｎａ
、１ ｂ−ｗｎｂ、ｌ ｃ 〜ｎｃは各ノードである。
次に動作について説明する。各デコーダＩＤ〜ｎＤはＮ
ＡＮＤ回路で構成されており、その全入力がＨのときの
み出力が“Ｌ”となる。そしてその結果、ノード１ａｘ
ｎａのうち１つのノードのみ′Ｌ”となる、従って、イ
ンバータ１■〜ｎｉによりワード線ＩＷｘｎＷのうちの
１本だけが“Ｈ′となる。これにより、”Ｈ″となった
ワード線につながっている全セルのデータがビット線８
１〜Ｂｎに出力される。この際ワード線は一般に多結晶
シリコンで配線されているからある値の抵抗値をもつ。
ＡＮＤ回路で構成されており、その全入力がＨのときの
み出力が“Ｌ”となる。そしてその結果、ノード１ａｘ
ｎａのうち１つのノードのみ′Ｌ”となる、従って、イ
ンバータ１■〜ｎｉによりワード線ＩＷｘｎＷのうちの
１本だけが“Ｈ′となる。これにより、”Ｈ″となった
ワード線につながっている全セルのデータがビット線８
１〜Ｂｎに出力される。この際ワード線は一般に多結晶
シリコンで配線されているからある値の抵抗値をもつ。
一方、このワード線はメモリセルのアタセストランジス
タのゲートとなっているから、ある値のゲート容量をも
つ。そしてこの抵抗と容量で分布定数回路が構成されて
いるので、ワード線のっけねと先端では動作波形が大き
く異なることとなり、ノードｌｃ〜ｎｃはノードより〜
ｎｂに比べて大きな遅延が生じてしまう。
タのゲートとなっているから、ある値のゲート容量をも
つ。そしてこの抵抗と容量で分布定数回路が構成されて
いるので、ワード線のっけねと先端では動作波形が大き
く異なることとなり、ノードｌｃ〜ｎｃはノードより〜
ｎｂに比べて大きな遅延が生じてしまう。
従来のＭＯ３型メモリ回路は以上のように構成されてい
るので、ワード線がある時定数をもつ分布定数回路とし
て作用し、遅延が生ずることは避けられなかった。この
問題を解決する方法としてワード線の分割またはシリサ
イド化が行なわれてきたが、メモリ容量の増大に伴い、
チップサイズとのかねあいで、ワード線遅延を無限小に
抑えることには限界が生じていた。
るので、ワード線がある時定数をもつ分布定数回路とし
て作用し、遅延が生ずることは避けられなかった。この
問題を解決する方法としてワード線の分割またはシリサ
イド化が行なわれてきたが、メモリ容量の増大に伴い、
チップサイズとのかねあいで、ワード線遅延を無限小に
抑えることには限界が生じていた。
この発明は上記のような問題点を解消するためになされ
たもので、ワード線遅延を抑制できるとともに、書き込
み系のタイミングマージンの増大をも達成できるＭＯ３
型メモリ回路を得ることを目的とする。
たもので、ワード線遅延を抑制できるとともに、書き込
み系のタイミングマージンの増大をも達成できるＭＯ３
型メモリ回路を得ることを目的とする。
この発明に係るＭＯ３型メモリ回路は、ワード線の先端
部に、アドレスが変化する際ワード線を電源電圧と接地
電圧との間のあるレベルに固定する回路を付加したもの
である。
部に、アドレスが変化する際ワード線を電源電圧と接地
電圧との間のあるレベルに固定する回路を付加したもの
である。
この発明にかかるＭＯ３型メモリ回路においては、ワー
ド線先端部に印加された中間レベルの電圧によりワード
線先端部の遅延が抑制され、全体としての遅延が抑えら
れる。
ド線先端部に印加された中間レベルの電圧によりワード
線先端部の遅延が抑制され、全体としての遅延が抑えら
れる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるＭＯ３型メモリ回路
を示す回路図であり、図においてＩＤ〜ｎＤはデコーダ
のＮＡＮＤ回路、Ｉｆ〜ｎＩはインバータ、ｌｌ〜ｎｎ
はメモリセル、ＩＴ−ｎＴはｎチャンネルトランジスタ
、Ａ、Ｂはｐチャンネルトランジスタ、Ｅはインバータ
である。
を示す回路図であり、図においてＩＤ〜ｎＤはデコーダ
のＮＡＮＤ回路、Ｉｆ〜ｎＩはインバータ、ｌｌ〜ｎｎ
はメモリセル、ＩＴ−ｎＴはｎチャンネルトランジスタ
、Ａ、Ｂはｐチャンネルトランジスタ、Ｅはインバータ
である。
また、１ ａＡ７ｎａ、ｌ ｂ〜ｎｂ、ｌ ｃ〜ｎｃ。
ｄ、ｅは各ノードを示す。
ＮＡＮＤ回路ＩＤ−ｎＤおよびインバータ１■〜ｎｌに
より構成されたデコーダ、およびメモリセル１１〜ｎｎ
の構成は従来回路と同じである。
より構成されたデコーダ、およびメモリセル１１〜ｎｎ
の構成は従来回路と同じである。
ＩＴｍｎＴはワード線の終端に接続されたｎチャンネル
トランジスタであり、それらのゲートはＡＴＤ発生回路
３０に、ドレインはノードｄに接続されている。ここで
ＡＴＤ発生回路３０とはアドレスが変化する際、つまり
新たなアクセスが生じた際にパルスを発生させる回路で
ある。ノードｄはｐチャンネルトランジスタＢによりＧ
ＮＤよりも該トランジスタＢＯＶＴｌｆＰ分高い電位に
なっている。従ってこのノードｄの電位は通常０．７〜
０゜８■である。Ａはｐチャンネルトランジスタである
から、ＡＴＤ発生回路３０の出力と逆相の信号を入力と
して入れるようにしており、これによりこれはｎチャネ
ルトランジスタＩＴｘｎＴがＯＮ状態のときにＯＮとな
る。
トランジスタであり、それらのゲートはＡＴＤ発生回路
３０に、ドレインはノードｄに接続されている。ここで
ＡＴＤ発生回路３０とはアドレスが変化する際、つまり
新たなアクセスが生じた際にパルスを発生させる回路で
ある。ノードｄはｐチャンネルトランジスタＢによりＧ
ＮＤよりも該トランジスタＢＯＶＴｌｆＰ分高い電位に
なっている。従ってこのノードｄの電位は通常０．７〜
０゜８■である。Ａはｐチャンネルトランジスタである
から、ＡＴＤ発生回路３０の出力と逆相の信号を入力と
して入れるようにしており、これによりこれはｎチャネ
ルトランジスタＩＴｘｎＴがＯＮ状態のときにＯＮとな
る。
アドレスが変化して選択されたデコーダがＩＤから２Ｄ
に変化する際、ワード線のっけねであるノード１ｂは急
速に立ち下り、ノード２ｂは急速に立ち上る。一方アド
レスが変化したのに伴い、ＡＴＤ発生回路３０からパル
スが発生し、ｎチャネルトランジスタＩＴｘｎＴおよび
ｐチャネルトランジスタＡがＯＮＬ、アドレスが変化す
る以前に″Ｈ″レベルであったノードＩＣは、トランジ
スタＢで規定されるレベル（ＩＶＴＨＰ）に急速に立ち
下る。一方、ノード２Ｃ−ｎｃはトランジスタＡがＯＮ
するため一斉に立ち上がろうとする。
に変化する際、ワード線のっけねであるノード１ｂは急
速に立ち下り、ノード２ｂは急速に立ち上る。一方アド
レスが変化したのに伴い、ＡＴＤ発生回路３０からパル
スが発生し、ｎチャネルトランジスタＩＴｘｎＴおよび
ｐチャネルトランジスタＡがＯＮＬ、アドレスが変化す
る以前に″Ｈ″レベルであったノードＩＣは、トランジ
スタＢで規定されるレベル（ＩＶＴＨＰ）に急速に立ち
下る。一方、ノード２Ｃ−ｎｃはトランジスタＡがＯＮ
するため一斉に立ち上がろうとする。
ただしＡＴＤ発生回路３０から発生されるパルスの幅と
トランジスタＡの駆動力とによって立ち上がる電位ＶＱ
が規定される。ドライバ１■〜ｎＩからワード線を伝わ
って正規の信号がノードＩＣ〜ｎｃに到達する時点にお
いて、トランジスタＩＴ−ｎＴおよびＡはＯＦＦしてい
る。従って新しく選択されたワード線の終端２ｃは０
（Ｖ）ではなくＶｏから立ち上ればよいからその分アク
セスが速くなる。また、このとき非選択となったワード
線ＩＷおよび３ Ｗ ｗ ｎ ＷはＡＴＤパルスが切れ
るとインバータ１１．３Ｉ〜ｎｌによってＣＮＤレベル
にもどる。
トランジスタＡの駆動力とによって立ち上がる電位ＶＱ
が規定される。ドライバ１■〜ｎＩからワード線を伝わ
って正規の信号がノードＩＣ〜ｎｃに到達する時点にお
いて、トランジスタＩＴ−ｎＴおよびＡはＯＦＦしてい
る。従って新しく選択されたワード線の終端２ｃは０
（Ｖ）ではなくＶｏから立ち上ればよいからその分アク
セスが速くなる。また、このとき非選択となったワード
線ＩＷおよび３ Ｗ ｗ ｎ ＷはＡＴＤパルスが切れ
るとインバータ１１．３Ｉ〜ｎｌによってＣＮＤレベル
にもどる。
以上のように本実施例回路では、トランジスタＩＴ〜ｎ
Ｔ、Ａ、ＢおよびＡＴＤ発生回路３０からなり、アドレ
スの切替わり時にワード線の終端部に一定電圧を与える
回路を設けたことにより、ワード線のつけねに影響を与
えずにワード線終端部のみアドレスの切替わりが速くな
り、書き込み時の特性もよくなる。
Ｔ、Ａ、ＢおよびＡＴＤ発生回路３０からなり、アドレ
スの切替わり時にワード線の終端部に一定電圧を与える
回路を設けたことにより、ワード線のつけねに影響を与
えずにワード線終端部のみアドレスの切替わりが速くな
り、書き込み時の特性もよくなる。
即ち、第７図に示すように、外部入力のアドレスの切替
わりと外部のＷＥ傷信号立上がりが同じである場合の、
内部アドレスが切替わってから内部のＷＥ傷信号立下が
るまでのアドレスセットアツプタイムは、ワード線の終
端部（ノードＣ）の最もアクセスが遅いアドレスで最大
となり一方、内部のＷＥ傷信号立上がってから内部アド
レスが切替わるまでのライドリカバリータイムは、ワー
ド線のっけね（ノードｌｂ）の最もアクセスが速いアド
レスで最大となるが、本実施例では上記の構成によりワ
ード線のつけねに影響を与えることなく、ワード線の終
端のみ信号の速度が速くなったので、アドレスセットア
ツプタイムの特性が良くなり、書き込み系のタイミング
マージンを増大することができる。
わりと外部のＷＥ傷信号立上がりが同じである場合の、
内部アドレスが切替わってから内部のＷＥ傷信号立下が
るまでのアドレスセットアツプタイムは、ワード線の終
端部（ノードＣ）の最もアクセスが遅いアドレスで最大
となり一方、内部のＷＥ傷信号立上がってから内部アド
レスが切替わるまでのライドリカバリータイムは、ワー
ド線のっけね（ノードｌｂ）の最もアクセスが速いアド
レスで最大となるが、本実施例では上記の構成によりワ
ード線のつけねに影響を与えることなく、ワード線の終
端のみ信号の速度が速くなったので、アドレスセットア
ツプタイムの特性が良くなり、書き込み系のタイミング
マージンを増大することができる。
なお、上記実施例では中間電位ＶＱを得るのにｐチャン
ネルトランジスタＡ、Ｂを用いたが、第３図に示すよう
にトランジスタＥ、Ｆで構成されたインバータを用いて
、ＶＱをインバータのベータ比で強制的に決める方法も
考えられる。図中、Ｇはパワーカット用のトランジスタ
である。
ネルトランジスタＡ、Ｂを用いたが、第３図に示すよう
にトランジスタＥ、Ｆで構成されたインバータを用いて
、ＶＱをインバータのベータ比で強制的に決める方法も
考えられる。図中、Ｇはパワーカット用のトランジスタ
である。
以上のように、この発明によれば、ワード線の終端部に
電源電圧と接地電位との中間レベルの電圧を与える回路
を設け、ワード線のつけねに影響を与えずに、ワード線
の終端のみを高速化するようにしたので、アクセスタイ
ムが速くなるとともにアドレスセントアップタイムのマ
ージンをも拡大できる効果がある。
電源電圧と接地電位との中間レベルの電圧を与える回路
を設け、ワード線のつけねに影響を与えずに、ワード線
の終端のみを高速化するようにしたので、アクセスタイ
ムが速くなるとともにアドレスセントアップタイムのマ
ージンをも拡大できる効果がある。
第１図はこの発明の一実施例によるＭＯＳ型メモリ回路
を示す回路図、第２図は第１図の回路におけるワード線
の動作波形を示す図、第３図はこの発明の他の実施例に
よるＭＯＳ型メモリ回路の回路図、第４図は第３図の回
路の動作波形を示す図、第５図は従来のワード線を含む
回路の回路図、第６図は第５図の回路の動作波形を示す
図、第７図は書込み特性のマージンを示す概念図である
。 １０−’−ｎＤはデコーダのＮＡＮＤ回路、ＩＩ〜ｎｌ
はワード線ドライバ、８１〜Ｂｎはビット線、Ｉ Ｗ
−ｎ Ｗはワード線、Ａ、Ｂ、Ｅはｐチャンネルトラン
ジスタ、Ｃ，Ｆ、Ｇはｎチャンネルトランジスタである
。
を示す回路図、第２図は第１図の回路におけるワード線
の動作波形を示す図、第３図はこの発明の他の実施例に
よるＭＯＳ型メモリ回路の回路図、第４図は第３図の回
路の動作波形を示す図、第５図は従来のワード線を含む
回路の回路図、第６図は第５図の回路の動作波形を示す
図、第７図は書込み特性のマージンを示す概念図である
。 １０−’−ｎＤはデコーダのＮＡＮＤ回路、ＩＩ〜ｎｌ
はワード線ドライバ、８１〜Ｂｎはビット線、Ｉ Ｗ
−ｎ Ｗはワード線、Ａ、Ｂ、Ｅはｐチャンネルトラン
ジスタ、Ｃ，Ｆ、Ｇはｎチャンネルトランジスタである
。
Claims (1)
- （１）ＭＯＳ型メモリ回路において、 メモリアドレスの切替わり時に電源電圧と接地電位との
間のあるレベルの電圧をワード線の終端に与える回路を
備えたことを特徴とするＭＯＳ型メモリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61077412A JPS62232795A (ja) | 1986-04-02 | 1986-04-02 | Ｍｏｓ型メモリ回路 |
| US07/032,551 US4787068A (en) | 1986-04-02 | 1987-04-01 | MOS-type memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61077412A JPS62232795A (ja) | 1986-04-02 | 1986-04-02 | Ｍｏｓ型メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62232795A true JPS62232795A (ja) | 1987-10-13 |
Family
ID=13633214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61077412A Pending JPS62232795A (ja) | 1986-04-02 | 1986-04-02 | Ｍｏｓ型メモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4787068A (ja) |
| JP (1) | JPS62232795A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2805761B2 (ja) * | 1988-08-29 | 1998-09-30 | 日本電気株式会社 | スタティックメモリ |
| EP0662690B1 (en) * | 1993-12-02 | 1998-05-27 | STMicroelectronics S.r.l. | Bias circuit for a memory line decoder driver of non-volatile memories |
| US5448529A (en) * | 1994-11-17 | 1995-09-05 | Alliance Semiconductor Corporation | High speed and hierarchical address transition detection circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778695A (en) * | 1980-10-29 | 1982-05-17 | Toshiba Corp | Semiconductor storage device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4099265A (en) * | 1976-12-22 | 1978-07-04 | Motorola, Inc. | Sense line balance circuit for static random access memory |
| US4338679A (en) * | 1980-12-24 | 1982-07-06 | Mostek Corporation | Row driver circuit for semiconductor memory |
| JPS5968889A (ja) * | 1982-10-08 | 1984-04-18 | Toshiba Corp | 半導体記憶装置 |
| US4558435A (en) * | 1983-05-31 | 1985-12-10 | Rca Corporation | Memory system |
-
1986
- 1986-04-02 JP JP61077412A patent/JPS62232795A/ja active Pending
-
1987
- 1987-04-01 US US07/032,551 patent/US4787068A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778695A (en) * | 1980-10-29 | 1982-05-17 | Toshiba Corp | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4787068A (en) | 1988-11-22 |
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