JPS58189735A - 数値演算装置 - Google Patents
数値演算装置Info
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- JPS58189735A JPS58189735A JP57071580A JP7158082A JPS58189735A JP S58189735 A JPS58189735 A JP S58189735A JP 57071580 A JP57071580 A JP 57071580A JP 7158082 A JP7158082 A JP 7158082A JP S58189735 A JPS58189735 A JP S58189735A
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子針算機等における数値計算方法にかかり、
特に各種演算後の異なる記数表示への正確な変換方法に
関する。
特に各種演算後の異なる記数表示への正確な変換方法に
関する。
近年、マイクロコンピュータ等における数値計算や事務
１算を行う演算装置においては、その内部では２進もし
くは１６進演算を行うものが一般的に用いられている。
１算を行う演算装置においては、その内部では２進もし
くは１６進演算を行うものが一般的に用いられている。
このような演算装置の演算部にて例えば事務計算を実施
する場合に、１０進入力から例えば１６進への変換に際
して、或いは２進から例えばＩＯ進へのｉ１変換に対し
て、Ｍ！ｕが発生し各種演算時にはなはだ不都合を生じ
ていた。すなわち、１０進数を２進数或いは１６進数で
は正確に表すことができないため、下位桁において丸め
を行っているからである。さらにこの誤差は各種演算回
数に応じて累積してくるため、例えば事務１算等におけ
る累計等の１算においては徐々に誤差が累積してしまい
、ついには丸め桁にまで影響し、正しい出力が得られな
くなってしまう。一般的に浮動小数点の演算誤差αはβ
進法によるｔ桁の有効数字をもつ場合にはβ＝２ｎとす
ると（ｎ：整数） （１１（ｎ−１）捨ｎ人演算ならば α≦Ａβ′−２・
・・・・■ （２）切捨て演算ならば α≦β′−２で表され、−回
の演算を行う毎にこの誤差が生じついには表示するため
に丸め出力をする桁にまで波及してしまう。
する場合に、１０進入力から例えば１６進への変換に際
して、或いは２進から例えばＩＯ進へのｉ１変換に対し
て、Ｍ！ｕが発生し各種演算時にはなはだ不都合を生じ
ていた。すなわち、１０進数を２進数或いは１６進数で
は正確に表すことができないため、下位桁において丸め
を行っているからである。さらにこの誤差は各種演算回
数に応じて累積してくるため、例えば事務１算等におけ
る累計等の１算においては徐々に誤差が累積してしまい
、ついには丸め桁にまで影響し、正しい出力が得られな
くなってしまう。一般的に浮動小数点の演算誤差αはβ
進法によるｔ桁の有効数字をもつ場合にはβ＝２ｎとす
ると（ｎ：整数） （１１（ｎ−１）捨ｎ人演算ならば α≦Ａβ′−２・
・・・・■ （２）切捨て演算ならば α≦β′−２で表され、−回
の演算を行う毎にこの誤差が生じついには表示するため
に丸め出力をする桁にまで波及してしまう。
従って、従来この誤差を補正する方法としては周知の如
き以下の３つの方法が知られている。すなわち、 ｆｌ）事務用１算は１０進演算にて行う。
き以下の３つの方法が知られている。すなわち、 ｆｌ）事務用１算は１０進演算にて行う。
（２）演算処理の適当なサイクルで新値を入れ換える。
（３１（２１をプログラム処理で入れ直す。
しかし、これらの方法はシステムの運用が複雑になり過
ぎる等の欠点を有している。
ぎる等の欠点を有している。
本発明は上記従来の欠点に鑑み、電子計算機において、
外部表示における記数表示値と内部処理における記数表
示値とが異なる場合に、記数法の変換における誤差を少
なくした数値演算装置を提供することを目的とする。
外部表示における記数表示値と内部処理における記数表
示値とが異なる場合に、記数法の変換における誤差を少
なくした数値演算装置を提供することを目的とする。
本発明は演算処理を行う装置において、ｎ進演算を行う
演算回路と、ｍ進データをｎ進データに記数変換する第
１の記数変換回路と、ｎ進データをｍ進データに記数変
換する第２の記数変換回路を有し、前記回路の出力を前
記第２の記数変換回路でｍ進データに変換し、さらに前
記第２の記数変換回路のｍ進データ出力を前記第１の記
数変換回路によってｎ進データをｍ進データに変換する
ことを特徴とした数値演算装置を提供することによって
達成される。
演算回路と、ｍ進データをｎ進データに記数変換する第
１の記数変換回路と、ｎ進データをｍ進データに記数変
換する第２の記数変換回路を有し、前記回路の出力を前
記第２の記数変換回路でｍ進データに変換し、さらに前
記第２の記数変換回路のｍ進データ出力を前記第１の記
数変換回路によってｎ進データをｍ進データに変換する
ことを特徴とした数値演算装置を提供することによって
達成される。
次に本発明の数値演算装置を図面と共に説明する。
第１図は本発明を用いた数値演算装置の一実施例を示す
ブロック図である。
ブロック図である。
同図において、演算数Ａを格納する演算レジスタｌと被
演算数Ｂを格納させる被演算レジスタ２が設けられてお
り、これら演算レジスタｌと被演算レジスタ２の内容は
演算回路３に入力されている。そして、この演算回路３
から出力される信号は、第１のゲートであるアンド回路
４と第２のゲートであるアンド回路５のそれぞれ入力に
接続されている。ここで前記第１のアンド回路４は１６
進法を１０進法へ変換させる第１の記数法変換器６の入
力に接続される。さらに第１の記数法変換器６の出力側
は、前記１０進法への変換の際において四捨五入等の補
正処理を実施していわゆる演算誤差を最小限に抑えた後
に再び１６進数への変換を行うための第２の記数法変換
器７の入力側へ接続させである。次に第２の記数法変換
器７の出力は、第３のゲートであるオア回路８の入力に
接続されている。また演算回路３の出力と接続されてい
る第２のゲートのアンド回路５の出力側は、前記第３の
ゲートであるオア回路８の入力と接続されである。そし
て第３のゲートであるオア回路８の出力は、上記演算結
果を格納しである演算結果レジスタ９へ入力されている
。さらに演算結果レジスタ９は一ヒ記データを被演算レ
ジスタ２へ出力できるように構成されている。またアン
ド回路４及びアンド回路５の入力側には直接及びインバ
ータ１０を介して変更信号１１が入力されている。
演算数Ｂを格納させる被演算レジスタ２が設けられてお
り、これら演算レジスタｌと被演算レジスタ２の内容は
演算回路３に入力されている。そして、この演算回路３
から出力される信号は、第１のゲートであるアンド回路
４と第２のゲートであるアンド回路５のそれぞれ入力に
接続されている。ここで前記第１のアンド回路４は１６
進法を１０進法へ変換させる第１の記数法変換器６の入
力に接続される。さらに第１の記数法変換器６の出力側
は、前記１０進法への変換の際において四捨五入等の補
正処理を実施していわゆる演算誤差を最小限に抑えた後
に再び１６進数への変換を行うための第２の記数法変換
器７の入力側へ接続させである。次に第２の記数法変換
器７の出力は、第３のゲートであるオア回路８の入力に
接続されている。また演算回路３の出力と接続されてい
る第２のゲートのアンド回路５の出力側は、前記第３の
ゲートであるオア回路８の入力と接続されである。そし
て第３のゲートであるオア回路８の出力は、上記演算結
果を格納しである演算結果レジスタ９へ入力されている
。さらに演算結果レジスタ９は一ヒ記データを被演算レ
ジスタ２へ出力できるように構成されている。またアン
ド回路４及びアンド回路５の入力側には直接及びインバ
ータ１０を介して変更信号１１が入力されている。
第２図は本発明を用いた数値演算装置における変更信号
１１を発生させるために設けられた回路部についての構
成を説明するブロック図である。
１１を発生させるために設けられた回路部についての構
成を説明するブロック図である。
１６進数からｌＯ進数さらに四捨五入等により補正処理
されて１６進数へ自動変換を停止させるためのフリップ
フロップ回路１２には変換停止信号１３とセット信号１
４が入力し、また出力側はインハータ１５の入力へ接続
されている。そして、前記インバータ１５の出力はアン
ド回路１６の入力側と接続されている。また変換モード
信号１７と印字／表示信号Ｉ８とが入力されているオア
回路１９の出力は前記アンド回路１６の入力と接続して
いる。さらにこのアンド回路１６の出力は、変更信号１
１として第１ゲートのアンド回路４とインバータＩＯの
入力にそれぞれ接続されており、さらに後者のインバー
タ１０の出力側は、第２ゲートのアンド回路５の入力と
接続されている。
されて１６進数へ自動変換を停止させるためのフリップ
フロップ回路１２には変換停止信号１３とセット信号１
４が入力し、また出力側はインハータ１５の入力へ接続
されている。そして、前記インバータ１５の出力はアン
ド回路１６の入力側と接続されている。また変換モード
信号１７と印字／表示信号Ｉ８とが入力されているオア
回路１９の出力は前記アンド回路１６の入力と接続して
いる。さらにこのアンド回路１６の出力は、変更信号１
１として第１ゲートのアンド回路４とインバータＩＯの
入力にそれぞれ接続されており、さらに後者のインバー
タ１０の出力側は、第２ゲートのアンド回路５の入力と
接続されている。
次に本発明を用いた上記演算装置の動作について、手順
を追って説明する。
を追って説明する。
（１）外部表示桁数が例えば６桁である演算装置におい
て、演算数Ａが演算レジスタｌにまた被演算数Ｂが被演
算レジスタ２に１６進法に変換された浮動小数点形式の
データとして入力される。なお、１０進数を１６進数へ
変換して入力させたため且つ有限の任意の桁数にて例え
ば６桁程度にて表現しであるためにすでにここで変換誤
差αが入り込む余地ができている。
て、演算数Ａが演算レジスタｌにまた被演算数Ｂが被演
算レジスタ２に１６進法に変換された浮動小数点形式の
データとして入力される。なお、１０進数を１６進数へ
変換して入力させたため且つ有限の任意の桁数にて例え
ば６桁程度にて表現しであるためにすでにここで変換誤
差αが入り込む余地ができている。
（ＩＩ）そこで演算レジスタ１にて格納された演算数Ａ
′と被演算レジスタ２にて格納されている被演算数Ｂ′
とは、演算回路３へ出力され、演算回路３にて所望の演
算が実施される。この際前記（１）の変換誤差αを含む
数値にて演算を行っているため演算誤差βが発生する。
′と被演算レジスタ２にて格納されている被演算数Ｂ′
とは、演算回路３へ出力され、演算回路３にて所望の演
算が実施される。この際前記（１）の変換誤差αを含む
数値にて演算を行っているため演算誤差βが発生する。
（１）このとき変更信号１１がＯＦＦであると第２のゲ
ートであるアンド回路５を通りさらに第３のゲートのオ
ア回路８を経て演算結果レジスタ９へ格納される。この
場合は前記演算ｌ！Ｉ差βに対して何ら補正処理を施し
てない従来での演算である。
ートであるアンド回路５を通りさらに第３のゲートのオ
ア回路８を経て演算結果レジスタ９へ格納される。この
場合は前記演算ｌ！Ｉ差βに対して何ら補正処理を施し
てない従来での演算である。
しかしながら、変更信号１１がＯＮの場合には、演算結
果は第１ゲートであるアンド回路４を通り第１の記数法
変換器６へ入力される。ここで前記１６進法での演算結
果Ｃは１０進法での演算結果りに変換される。ここには
演算誤差βが未だ含まれているが、−回の演算によるＬ
！！！差β１は１６進数を１０進数に変換した際に有効
数字の桁数が増加して表現されることによって、誤差β
１も１０進数に変換した際に必然的にオーダが小さくな
って表現され、従って１０進数での丸め桁の範囲内に影
響するような誤差は表れていない。すなわち１０進数に
変換したことにより丸め桁の範囲で四捨五入等の補正処
理を実施することによって（外部被桁数では）正しい演
算結果Ｄ′を得られる。
果は第１ゲートであるアンド回路４を通り第１の記数法
変換器６へ入力される。ここで前記１６進法での演算結
果Ｃは１０進法での演算結果りに変換される。ここには
演算誤差βが未だ含まれているが、−回の演算によるＬ
！！！差β１は１６進数を１０進数に変換した際に有効
数字の桁数が増加して表現されることによって、誤差β
１も１０進数に変換した際に必然的にオーダが小さくな
って表現され、従って１０進数での丸め桁の範囲内に影
響するような誤差は表れていない。すなわち１０進数に
変換したことにより丸め桁の範囲で四捨五入等の補正処
理を実施することによって（外部被桁数では）正しい演
算結果Ｄ′を得られる。
（ＴＶ）次に前記の四捨五入等の補正処理を実施して得
た１０進値での正しい演算結果Ｄ′は、第２記数変換記
数７に入力される。ここで１０進値での正しい演算結果
Ｄ′は再び１６進数での内部表現形式Ｅを取る。なお、
この１０進数から１６進数への記数法変換によって前記
演算結果は、再び変換誤差α′が入り込んでくるものの
、最初の変換誤差αは第１記数法変換器６によって全く
消滅している。
た１０進値での正しい演算結果Ｄ′は、第２記数変換記
数７に入力される。ここで１０進値での正しい演算結果
Ｄ′は再び１６進数での内部表現形式Ｅを取る。なお、
この１０進数から１６進数への記数法変換によって前記
演算結果は、再び変換誤差α′が入り込んでくるものの
、最初の変換誤差αは第１記数法変換器６によって全く
消滅している。
（Ｖ）前記の新しい１６進数での内部表現形式Ｅなるデ
ータは第２記数変換器７から出力されて演算結果レジス
タ９へ入力して次の演算のためのデータとして格納され
る。
ータは第２記数変換器７から出力されて演算結果レジス
タ９へ入力して次の演算のためのデータとして格納され
る。
（Ｖｌ）そして、さらに新たなデータとして被演算レジ
スタへ入力して上記（１）乃至（Ｖ）の手順を各演算毎
に繰り返すことになる。
スタへ入力して上記（１）乃至（Ｖ）の手順を各演算毎
に繰り返すことになる。
次に本発明の数値演算方式を用いた外部表示桁数が例え
ば６桁であるような演算装置として具体的に数字で説明
する。
ば６桁であるような演算装置として具体的に数字で説明
する。
例えば、１０進数における０、１が演算数Ａ、また１０
進数での０．１が被演算数Ｂとする。そしてこれらを加
法演算処理する場合について考える。なお、これらのデ
ータを１６進法にて変換された浮動小数点形式を用いて
実施する。
進数での０．１が被演算数Ｂとする。そしてこれらを加
法演算処理する場合について考える。なお、これらのデ
ータを１６進法にて変換された浮動小数点形式を用いて
実施する。
まず、１０進法での演算数Ａである０、１を１６進法に
変換させ６桁の内部表現で表すと （１９９９９９）、、 ・・・・・・・Ａ′同様に
被演算数Ｂも （１９９９９９）、 ・・・・・・・Ｂ′となる。
変換させ６桁の内部表現で表すと （１９９９９９）、、 ・・・・・・・Ａ′同様に
被演算数Ｂも （１９９９９９）、 ・・・・・・・Ｂ′となる。
ここで、既に誤差αが入ってきており具体的な１０進数
での変換誤差αは ０．１−（１ｘ１６ ＋９ｘ１６ ＋９ｘ１６
＋９ｘ１６″ｊ ＋ ９ ｘ １６ ＋ ９ ｘ １６ ） −０，
０００００００７４次にＢ＋Ａすなわち０．１＋ ０
．１を１６進で加算さすると １９９９９９ ＋１９９９９９ ３３３３２ すなわち、１６進法での演算結果Ｃは （３３３３３２）、、 ・・・・・・・Ｃとなり、
これを１０進法に変換すると （３３３３３２）、６ ＝ ３ Ｘ １６ ＋ ３ Ｘ １６ ＋ ３ Ｘ
１６−’＋ ３ ｘ １６ ＋ ３ ｘ １６
＋２ ｘ １６’−〇、１９９９９９９２Ｂ ・・・
・・・・Ｄなお、加法演算−回についての１０進数にお
ける演算誤差β１は、まず１０進数での加法演算結果す
なわち０．２を１６進数に変換すると（３３３３３３）
、。
での変換誤差αは ０．１−（１ｘ１６ ＋９ｘ１６ ＋９ｘ１６
＋９ｘ１６″ｊ ＋ ９ ｘ １６ ＋ ９ ｘ １６ ） −０，
０００００００７４次にＢ＋Ａすなわち０．１＋ ０
．１を１６進で加算さすると １９９９９９ ＋１９９９９９ ３３３３２ すなわち、１６進法での演算結果Ｃは （３３３３３２）、、 ・・・・・・・Ｃとなり、
これを１０進法に変換すると （３３３３３２）、６ ＝ ３ Ｘ １６ ＋ ３ Ｘ １６ ＋ ３ Ｘ
１６−’＋ ３ ｘ １６ ＋ ３ ｘ １６
＋２ ｘ １６’−〇、１９９９９９９２Ｂ ・・・
・・・・Ｄなお、加法演算−回についての１０進数にお
ける演算誤差β１は、まず１０進数での加法演算結果す
なわち０．２を１６進数に変換すると（３３３３３３）
、。
となりこれを１０進数に戻した場合の数値は（３３３３
３３）、６ ＝ ０．１９９９９９９８７となるためβ
ｌ ＝ ０．１９９９９９９８７−０．１９９９９９９
２８＝ ０．０００００００５９ ・・・・・・・β
１次に、正しい演算結果Ｄ゛は、１６′ａ法での演算結
果Ｃを１０進法に変換した数値りについての有効数字上
から６桁目の数字を四捨五入する補正処理を施すことに
より得ることができる。すなわち、Ｄの上から有効数字
６桁目が９であるからＤ ’−０，１９９９９９９２８
＝ ０．２ ・・・・Ｄ′となって正しい結果Ｄ′が
得られる。次に、正しい結果Ｄ′は新たな演算用のため
再び１６進数に変換された内部表現形式Ｅは （３３３３３３）、６ ・・・・・・・・Ｅとなり、演
算結果レジスタ１０へ入力して格納しておき、演算がさ
らにある場合は被演算レジスタへ入力させて再び同じ手
順にて演算処理がなされる。
３３）、６ ＝ ０．１９９９９９９８７となるためβ
ｌ ＝ ０．１９９９９９９８７−０．１９９９９９９
２８＝ ０．０００００００５９ ・・・・・・・β
１次に、正しい演算結果Ｄ゛は、１６′ａ法での演算結
果Ｃを１０進法に変換した数値りについての有効数字上
から６桁目の数字を四捨五入する補正処理を施すことに
より得ることができる。すなわち、Ｄの上から有効数字
６桁目が９であるからＤ ’−０，１９９９９９９２８
＝ ０．２ ・・・・Ｄ′となって正しい結果Ｄ′が
得られる。次に、正しい結果Ｄ′は新たな演算用のため
再び１６進数に変換された内部表現形式Ｅは （３３３３３３）、６ ・・・・・・・・Ｅとなり、演
算結果レジスタ１０へ入力して格納しておき、演算がさ
らにある場合は被演算レジスタへ入力させて再び同じ手
順にて演算処理がなされる。
以上のような手順より、演算−回終了毎に１６進数を１
０進数へ変換して丸め桁にて四捨五入等の補正処理を施
すことによって演算誤差を除去してさらに次の演算のた
めに１６進数へ記数法の変換を行って演算結果レジスタ
へ格納させることにより、外部表示桁数の範囲で正しく
表示された演算データを得ることが可能となる。
０進数へ変換して丸め桁にて四捨五入等の補正処理を施
すことによって演算誤差を除去してさらに次の演算のた
めに１６進数へ記数法の変換を行って演算結果レジスタ
へ格納させることにより、外部表示桁数の範囲で正しく
表示された演算データを得ることが可能となる。
第１図より明らかなようにアンド回路４をオンにすると
変換がなされ、アンド回路５をオンにすると変換されな
い。すなわち、変更信号１１がハイレベルであるなら変
換がなされ、ローレベルであるなら変換されない。
変換がなされ、アンド回路５をオンにすると変換されな
い。すなわち、変更信号１１がハイレベルであるなら変
換がなされ、ローレベルであるなら変換されない。
変更信号１１がハイレベルになる状態はセント信号１４
が入力されてフリップフロップ１２がセ・ノド状態であ
る、すなわちインバータ１５の出力がハイレベルであり
、さらに印字／表示信号１Ｂか変換モード信号１７のう
ち少なくとも一方がハイレベルのときである。換言する
ならば、フリップフロップ１２にセット信号１４が入力
されていて、変換モード信号１７がハイレベルのときに
は演算のたびに第１．第２の記数法変換器６．７により
四捨五入等の補正処理がなされて、外部表示桁数内にて
正しく演算結果を得ることができる。
が入力されてフリップフロップ１２がセ・ノド状態であ
る、すなわちインバータ１５の出力がハイレベルであり
、さらに印字／表示信号１Ｂか変換モード信号１７のう
ち少なくとも一方がハイレベルのときである。換言する
ならば、フリップフロップ１２にセット信号１４が入力
されていて、変換モード信号１７がハイレベルのときに
は演算のたびに第１．第２の記数法変換器６．７により
四捨五入等の補正処理がなされて、外部表示桁数内にて
正しく演算結果を得ることができる。
印字／表示信号１８は演算後の印字或いは表示を伴う実
行の度に変更信号１１をハイレベルにする。すなわち、
演算後の印字或いは表示の度に前述の変換処理がなされ
る。
行の度に変更信号１１をハイレベルにする。すなわち、
演算後の印字或いは表示の度に前述の変換処理がなされ
る。
第３図は本発明の他の実施例をしめす。この実施例では
数値データを実際に数値を「文字」として表示させるた
めの文字データに変換している。
数値データを実際に数値を「文字」として表示させるた
めの文字データに変換している。
同図では本発明の数値演算装置のブロック図である。同
図において演算数Ａ′を格納する演算レジスタ１′と被
演算数Ｂ′を格納させる被演算レジスタ２′が設けられ
ており、これら演算レジスタ１′と被演算レジスタ２゛
の出力はそれぞれ演算回路３′の入力側に接続されであ
る。そして、この演算回路３′の出力は数値データー文
字データ変換器２０の入力へ接続され、またさらに数値
データー文字データ変換器２０の出力は次に設けられて
いる文字データー数値データ変換器２１の入力へと接続
されている。そしてこの文字データー数値データ変換器
２１の出力は演算結果レジスタ１０′の入力と接続され
ている。
図において演算数Ａ′を格納する演算レジスタ１′と被
演算数Ｂ′を格納させる被演算レジスタ２′が設けられ
ており、これら演算レジスタ１′と被演算レジスタ２゛
の出力はそれぞれ演算回路３′の入力側に接続されであ
る。そして、この演算回路３′の出力は数値データー文
字データ変換器２０の入力へ接続され、またさらに数値
データー文字データ変換器２０の出力は次に設けられて
いる文字データー数値データ変換器２１の入力へと接続
されている。そしてこの文字データー数値データ変換器
２１の出力は演算結果レジスタ１０′の入力と接続され
ている。
あらかしめ例えば１０進数を１６進数に記数法変換がな
された浮動小数点形式でのデータすなわち演算数ａと被
演算数すとは各々演算レジスタ１′と被演算レジスタ２
′へ人力される。なお、ここで１０進数を１６進数へ変
換して入力させたために、且つ丸め桁程度に表現させで
あるために既に換算感差γは発生することが予想されて
いる。
された浮動小数点形式でのデータすなわち演算数ａと被
演算数すとは各々演算レジスタ１′と被演算レジスタ２
′へ人力される。なお、ここで１０進数を１６進数へ変
換して入力させたために、且つ丸め桁程度に表現させで
あるために既に換算感差γは発生することが予想されて
いる。
次に、演算レジスタ１′にて格納された演算数ａと被演
算レジスタ２′にて格納されている被演算数すとは、演
算回路３′へ出力され演算回路３゛にて所望の演算が実
施される。この際前記丸め桁程度での記数法変換による
表現のため発生する変換誤差Ｔを含んだ１６進にて各種
演算が実施されるためにさらに演算誤差δも発生してく
る。
算レジスタ２′にて格納されている被演算数すとは、演
算回路３′へ出力され演算回路３゛にて所望の演算が実
施される。この際前記丸め桁程度での記数法変換による
表現のため発生する変換誤差Ｔを含んだ１６進にて各種
演算が実施されるためにさらに演算誤差δも発生してく
る。
次にこの演算誤差γを含んだ演算結果Ｈは、数値データ
ー文字データ変換器２０に入力されて数値データＩ（１
６進数）から文字データＪに変換される。換言すれば、
１６進法でのデータが１０進法でのデータに記数法上で
の変換がなされることであり、この時点での文字データ
Ｊには一回の演算誤差δだけが含まれている。従ってこ
こで文字データＪの変換に際して丸め桁の範囲にて１０
進数にて補正処理例えば四捨五入を行うとき、１６進数
を１０進数への変換に際して桁数が増加しているために
数値データＩの下位で生じる変換誤差δは丸め桁の範囲
内でｌθ進数にて四捨五入等の補正処理をなした後の１
０進数での文字データＪには演算誤差δが除去される。
ー文字データ変換器２０に入力されて数値データＩ（１
６進数）から文字データＪに変換される。換言すれば、
１６進法でのデータが１０進法でのデータに記数法上で
の変換がなされることであり、この時点での文字データ
Ｊには一回の演算誤差δだけが含まれている。従ってこ
こで文字データＪの変換に際して丸め桁の範囲にて１０
進数にて補正処理例えば四捨五入を行うとき、１６進数
を１０進数への変換に際して桁数が増加しているために
数値データＩの下位で生じる変換誤差δは丸め桁の範囲
内でｌθ進数にて四捨五入等の補正処理をなした後の１
０進数での文字データＪには演算誤差δが除去される。
次に前記数値データー文字データ変換器２０にて得られ
た演算誤差δを含まない文字データＪは毎回の演算毎に
この１０進数での補正処理を実行するために演算のでき
るような数値データに再び変換する。すなわち、１０進
数での演算誤差δを含まない文字データＪを再び１６進
数に変換するため、数値デーグー文字データ変換器２０
にて得られた文字データＪは文字データー数値データ変
換器２１へ出力されて、文字データー数値データ変換器
２１にて１６進数での数値データにへ変換されて演算結
果レジスタ１０′へ出力される。
た演算誤差δを含まない文字データＪは毎回の演算毎に
この１０進数での補正処理を実行するために演算のでき
るような数値データに再び変換する。すなわち、１０進
数での演算誤差δを含まない文字データＪを再び１６進
数に変換するため、数値デーグー文字データ変換器２０
にて得られた文字データＪは文字データー数値データ変
換器２１へ出力されて、文字データー数値データ変換器
２１にて１６進数での数値データにへ変換されて演算結
果レジスタ１０′へ出力される。
なお、文字データー数値データ変換器２１によって再度
１６進法へ変換された数値データには、１６進数への変
換の際の丸め桁程度の表現において発生する変換誤差γ
′が発生しているのみで、あたかもキー人力したデータ
と同様に丸められて元の計にもどるだけの変換をするこ
とによって演算誤差は削除されてしまう。
１６進法へ変換された数値データには、１６進数への変
換の際の丸め桁程度の表現において発生する変換誤差γ
′が発生しているのみで、あたかもキー人力したデータ
と同様に丸められて元の計にもどるだけの変換をするこ
とによって演算誤差は削除されてしまう。
前述の実施例の説明では１０進、 １６進データを用い
て説明したが、これは他の記数を用いても可能である。
て説明したが、これは他の記数を用いても可能である。
以上、詳述した如く、本発明の装置を用いることによっ
て浮動小数点形式のデータを繰り返し演算しても累積誤
差を気にすることもなく１０進数での演算と同様に扱う
ことができ、さらに１０進法演算では得ることが不可能
な１６進数での高速演算が可能となる。
て浮動小数点形式のデータを繰り返し演算しても累積誤
差を気にすることもなく１０進数での演算と同様に扱う
ことができ、さらに１０進法演算では得ることが不可能
な１６進数での高速演算が可能となる。
第１図は本発明の数値演算方式を用いた一実施例を示す
ブロック図である。第２図は数値演算装置における変更
信号発生回路のブロック図である。 第３図は本発明の他の実施例を説明するブロック図であ
る。 １．１′・・・演算レジスタ、 ２．２′・・・被演
算レジスタ、 ３・・・、演算回路、 ４・・・第１ゲ
ート用アンド回路、 ５・・・第２ゲート用アンド回路
、 ６・・・１６進→１０進変換器、７・・・１０進
−１６進変換器、 ８・・・第３ゲート用オア回路、
１２・・・フリップフロップ、１３・・・変換停止
信号、 ２０・・・数値データー文字データ変換器、
２１・・・文字データー数値データ変換器。 特許出願人 カシオ針算機株式会社代理人弁理士
大 菅 義 之
ブロック図である。第２図は数値演算装置における変更
信号発生回路のブロック図である。 第３図は本発明の他の実施例を説明するブロック図であ
る。 １．１′・・・演算レジスタ、 ２．２′・・・被演
算レジスタ、 ３・・・、演算回路、 ４・・・第１ゲ
ート用アンド回路、 ５・・・第２ゲート用アンド回路
、 ６・・・１６進→１０進変換器、７・・・１０進
−１６進変換器、 ８・・・第３ゲート用オア回路、
１２・・・フリップフロップ、１３・・・変換停止
信号、 ２０・・・数値データー文字データ変換器、
２１・・・文字データー数値データ変換器。 特許出願人 カシオ針算機株式会社代理人弁理士
大 菅 義 之
Claims (4)
- （１）演算処理を行う装置において、ｎ進演算を行う演
算回路と、ｍ進データをｎ進データに記数変換する第１
の記数変換回路と、ｎ進データをｍ進データに記数変換
する第２の記数変換回路とを有し、前記演算回路の出力
を前記第２の記数変換回路でｍ進データに変換し、さら
に前記第２の記数変換回路のｍ進データ出力を前記第１
の記数変換回路によってｎ進データをｍ進データに変換
することを特徴とした数値演算装置。 - （２）前記第１の記数変換回路は１０進データを１６進
データに記数変換し、前記第２の記数変換回路は１６進
データを１０進データに変換することを特徴とする特許
請求の範囲第１項記載の数値演算回路。 - （３）前記データはｍ進の文字表示データであることを
特徴とする特許請求の範囲第１項記載の数値演算装置。 - （４）演算処理を行う装置において、ｎ進演算を行う演
算回路と、ｍ進データをｎ進データに記数変換する第１
の記数変換回路と、ｎ進データをｍ進データに記数変換
する第２の記数変換回路と切換え回路とよりなり、前記
切換え回路が変換処理を選択している場合には前記演算
回路の出力を前記第２の記数変換回路によってｍ進変換
し、さらに前記第１の記数変換回路によってｎ進データ
に変換して出力し、前記切換え回路が変換処理を選択し
ていない場合には演算回路の出力をそのまま出力するこ
とを特徴とした数値演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57071580A JPS58189735A (ja) | 1982-04-30 | 1982-04-30 | 数値演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57071580A JPS58189735A (ja) | 1982-04-30 | 1982-04-30 | 数値演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58189735A true JPS58189735A (ja) | 1983-11-05 |
Family
ID=13464772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57071580A Pending JPS58189735A (ja) | 1982-04-30 | 1982-04-30 | 数値演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58189735A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4970551A (ja) * | 1972-11-08 | 1974-07-08 |
-
1982
- 1982-04-30 JP JP57071580A patent/JPS58189735A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4970551A (ja) * | 1972-11-08 | 1974-07-08 |
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