JPH0831024B2

JPH0831024B2 - 演算プロセッサ

Info

Publication number: JPH0831024B2
Application number: JP1024862A
Authority: JP
Inventors: 伸吾小嶋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-02-03
Filing date: 1989-02-03
Publication date: 1996-03-27
Anticipated expiration: 2011-03-27
Also published as: JPH02205923A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、情報処理装置に関し、特に数値演算を行な
うマイクロプロセッサに関する。

〔従来の技術〕

数値演算プロセッサ、特に浮動小数点演算を行なうプ
ロセッサにおいては、浮動小数点数の乗算などの場合に
仮数部の積を計算する必要があり、多ビット長の乗算が
頻繁に出現する。この場合、通常の固定小数点数の乗算
とは異なり、ｍビット同士の乗算結果はその上位ｍビッ
トが出力されればよい。上位ｍビットのみを抽出するこ
とにより失われる積の下位ｍビットは丸められ、演算結
果に精度落ちがあったことを示されるのみとなる。

浮動小数点数の仮数部はIEEE754（浮動小数点演算に
関する基準規格）の倍精度フォーマットに準拠すると53
ビット、慣例的に採用される拡張精度フォーマットを採
用すると64ビットにもなり、このビット幅同士の仮数部
を１ステップで乗算する乗算器は非常に大規模なハード
ウェアとなってしまう。そこで通常は一方のオペランド
をいくつかに分割し、部分積を分割数だけ繰り返して求
め、順次右シフトと加算を繰り返し最終的な積を計算す
る。

このような乗算を行なう乗算器の従来例を第５図に示
す。このプロセッサは、乗数を保持する32ビットの乗数
レジスタ501,被乗数を保持する32ビットの被乗数レジス
タ502,乗数レジスタ501に保持されている32ビット幅の
データを１ワードが11ビット幅である２ワードに分割
し、任意のワードを選択するセレクタ503,16ビット×32
ビット乗算器504,48ビット加算器505,加算器505の出力
の上位32ビットを保持する中間結果レジスタ506,最終的
な乗算結果を保持する結果レジスタ507,および制御回路
508を有し、制御回路508からの指示により内部バス509
を介してレジスタ間のデータ転送が行なわれる。

この乗算器の動作を第６図を用いて説明する。この乗
算器は16ビット×32ビット乗算を２回繰り返して乗算を
行なう。初期状態においては、中間結果レジスタ506は
制御回路508によりゼロが設定されている。制御回路508
は第１回目の乗算に対し、乗数レジスタ501の下位16ビ
ットを選択するようなセレクタ503を制御する。この16
ビットの内容をA₁とする。乗算器504はＢ×A₁を計算
し、部分積C₁を加算器505に送る。中間結果レジスタ506
の初期状態はゼロであるため、部分積C₁はゼロと加算さ
れ、C₁の上位32ビットがC₁′として中間結果レジスタ50
6に保持される（第６図参照）。

次にステップで制御回路508は乗数レジスタ501の上位
16ビットを選択するようセレクタ503を制御する。この1
6ビットの内容をA₂とする。乗算器504はＢ×A₂を計算
し、部分積C₂を加算器505を送る（第６図参照）。

中間結果レジスタ506に保持されているC₁′を下位32
ビットとし、上位16ビットをゼロ拡張した48ビットデー
タを加算器505に入力、部分積C₂との和が計算されC₃と
して出力される（第６図参照）。このC₃の上位32ビッ
トが結果レジスタ508に転送され、乗算終了となる。

第５図の例は32ビット同士のオペランドデータを乗算
し、32ビットの結果を得ているため、仮数部32ビットで
ある浮動小数点数の乗算仮数部処理には充分である。し
かしながら、関数演算を浮動小数点演算プロセッサに行
わせようとした場合には、仮数部が32ビットであっても
この乗算器で精度が足りない場合が生ずる。その例を次
に説明する。

指数関数を演算する場合を考える。指数関数は第７図
に示すように底の異なるものでも入力オペランドに定数
を乗ずることにより、同様の処理で演算することができ
る。そのフローチャートを第８図に示す。

第８図で、〔ｘ′を整数部ｉと少数部ｆに分解〕というステップにおいて、仮数部の精度が32ビット以
下になる。すなわち、第８図ステップの底変換乗算に
より、ｘ′が例えば 2⁵×1.0101001110100011011111000100111 という値になったとする。この値は固定小数点で表記す
ると 101010.01110100011011111000100111 であり、整数部:101010. 小数部:01110100011011111000100111 となる。この小数部は26ビットしかないため、下位６ビ
ットはすべてゼロになってしまう。一方、第８図の底
変換乗算に用いた定数は、“log₂₇（ｎ）”という無理
数であるため、仮数部32ビットで丸めたデータを使わざ
るを得なく、低変換乗算結果の仮数部最下位ビットには
誤差が含まれていることになる。したがって、第８図
整数部小数部分解後に小数部の下位ビットをゼロ拡張し
た場合、有効精度は上記例の場合、26ビットになってし
まう。

この誤差はそのまま演算結果に影響するため、第８図
ステップの整数部小数部分解後の小数部に32ビットの
有効精度を持たせなければならず、第８図ステップの
底変換乗算を32ビットを超える精度で演算させる必要が
ある。

幸い、第８図ステップの整数部小数部分解による整
数部は最後に結果の指数部に加えられるため、指数部の
幅を超える場合には無条件にオーバーフロー（またはア
ンダーフロー）とできる。指数部の幅はIEEE754（浮動
小数点演算に関する基準規格）の倍精度フォーマットに
準拠すると11ビット、慣例的に採用される拡張精度フォ
ーマットを採用しても15ビットであるため、第８図ステ
ップの整数部小数部分分解後の小数部は最悪の場合で
も15ビットの精度悪化となる。よって、第８図ステップ
の底変換乗算時に底変化定数として15ビット下位拡張
した47ビットデータを使い、47ビット×32ビット乗算を
行えばこの指数関数の誤差は理解できる。なお、底変換
定数は無理数であるため乗算は47ビット必要だが、被乗
算は入力オペランドであり、最初から32ビット精度で与
えられているため47ビットに拡張する必要はない。

第５図に示した乗算器は部分積を求めるハードウェア
を２ステップ繰り返すことにより乗算を行っているた
め、上述した指数関数の例の様な一方のオペランドの精
度のみを拡張した拡張精度乗算は繰り返しステップ数を
増加させることにより実現できる。第９図に拡張精度乗
算器の例を示す。この乗算器は第５図の乗数レジスタ50
1を48ビット幅とし、セレクタ503を３入力１出力セレク
タとしたものである。この乗算器は、乗数を保持する48
ビットの乗数レジスタ901,被乗数を保持する32ビットの
被乗数レジスタ902、乗数レジスタ901に保持されている
48ビット幅のデータを１ワードが16ビット幅である３ワ
ードに分割し、任意のワードを選択するセレクタ903,16
ビット×32ビット乗算器904,48ビット加算器905,加算器
905の出力の上位32ビットを保持する中間結果レジスタ9
06,最終的な乗算結果を保持する32ビット幅の結果レジ
スタ907,最終的な乗算結果の下位拡張分を保持する16ビ
ット幅の拡張レジスタ908,および制御回路909を有し、
制御回路909からの指示により内部バス910を介してレジ
スタ間のデータ転送が行なわれる。

この乗算器の動作を説明する。この乗算器は16ビット
×32ビット乗算を３回繰り返して乗算を行なう。初期状
態においては、中間結果レジスタ906は制御回路909によ
りゼロが設定されている。制御回路909は第１回目の乗
算に対し、乗数レジスタ901の下位16ビットを選択する
ようセレクタ903を制御する。この16ビットの内容をA₀
とする。乗算器904はＢ×A₀を計算し、部分積C₀を加算
器905に送る。中間結果レジスタ906の初期状態はゼロで
あるため、部分積C₀はゼロと加算され、C₀ままで加算器
905から出力される。中間結果レジスタ906にはその加算
結果の上位32ビットがC₀′として保持される（第10図
参照）。

次のステップで制御回路909は乗算レジスタ901の中位
16ビットを選択するようセレクタ903を制御する。この1
6ビットの内容をA₁とする。乗算器904はＢ×A₁を計算
し、部分積C₁を加算器905に送る（第10図参照）。

中間結果レジスタ906には第１回目の部分積の上位32
ビットC₀′が保持されているため、これを下位32ビット
とし上位16ビットをゼロ拡張した48ビットデータを加算
器905に入力、部分積C₁との和が計算され48ビット長の
加算結果C₁′が出力される。また、中間結果レジスタ90
6にはC₁′の上位32ビットがC₁″として保持される（第1
0図参照）。

最後のステップで制御回路909は乗数レジスタ901の上
位16ビットを選択するようセレクタ903を制御する。こ
の16ビットの内容をA₂とする。乗算器904はＢ×A₂を計
算し、部分積C₂を加算器905に送る（第10図参照）。

中間結果レジスタ906には第２回目の部分積の上位32
ビットC₁″が保持されているため、これを下位32ビット
とし上位16ビットをゼロ拡張した４ビットデータを加算
器905に入力、部分積C₂との和が計算され48ビット長の
加算結果C₂′が出力される（第10図参照）。

このC₂′の上位32ビットが結果レジスタ907に転送さ
れ、乗算終了となる。また、C₂′の下位16ビットを拡張
レジスタ908に保持しておき、前記指数関数演算の例に
おける第８図のの処理で小数部を生成する時に整数部
除去によって空いた下位ビットに代入することにより32
ビット精度を維持できる。

〔発明が解決しようとする課題〕

上記した従来の方式では出現頻度の低い拡張精度乗算
のためｍビットを超える幅の内部バス，乗算レジスタお
よびセレクタを用意せねばならず、ハードウェアが増加
してしまうという欠点を有する。

〔課題を解決するための手段〕

本発明によるデータプロセッサの拡張精度乗算器は、
乗数を保持する第１のオペランドレジスタと、被乗数を
従来する第２のオペランドレジスタと、前記第１のオペ
ランドレジスタに保持されているｍビット幅のデータを
１ワードが（m/n）ビット幅であるｎワードに分割、選
択するセレクタと、前記セレクタの出力と前記第２のオ
ペランドレジスタの内容の積を計算する乗算器と、前記
乗算器の出力を累算する加算器と、前記セレクタ，前記
乗算器および前記加算器を制御する制御手段とを有して
いる。

かくして、本発明では、乗数レジスタとセレクタのビ
ット幅を広げることにより実現していた拡張精度乗算
を、乗数レジスタとセレクタのビット幅は広げずに時系
列で乗数の下位拡張分を与えることにより実現してい
る。

〔実施例〕

以下、図面を参照しながら本発明を詳述に述べる。

第１図に本発明の拡張精度乗算方式を施す乗算器の一
実施例を示す。なお、これは第５図に示した拡張精度乗
算を行なわない場合の乗算器に乗算結果を下位拡張用レ
ジスタを加えたのみの構成となっている。この乗算器
は、乗数を保持する32ビットの乗数レジスタ101,被乗数
を保持する32ビットの被乗数レジスタ102,乗数レジスタ
101に保持されている32ビット幅のデータを１ワードが1
6ビット幅である２ワードに分割し、制御回路109からの
指定に従って選択するセレクタ103,16ビット×32ビット
乗算器104,48ビット加算器105,加算器105の出力の上位3
2ビットを保持する中間結果レジスタ106,最終的な乗算
結果を保持する結果レジスタ107,最終的な乗算結果の下
位拡張分を保持する拡張レジスタ108,および制御回路10
9を有し、制御回路109の指示に従って内部レジスタ間の
データ転送は内部バス110を介して行なわれる。なお、
制御回路109から各ハードウェアに接続している制御信
号線は、図が複雑になるため省略した。また、通常の32
ビット×32ビット乗算を行なう動作は上述した第５図の
乗算器の場合とまったく同様であるため、説明を省略す
る。

第９図，第10図の例と同様の拡張精度乗算を行なう場
合の動作を第２図を使って説明する。

いま、32ビット長データＢと48ビット長データＡの積
を計算し、32ビット長の乗算結果と16ビット長の乗算結
果下位拡張分を得る場合を考える。48ビット長データＡ
の下位16ビットをA₀，中位16ビットをA₁，上位16ビット
をA₂とする。また、内部ハードウェアは内部バス110も
含め、すべて32ビット幅であるため、48ビット長データ
Ａは上位32ビット（A₂，A₁）と下位16ビット（A₀）とを
分けて用意し、内部バス110によって別々に転送するも
のとする。

まず、乗算開始前に制御回路109は初期設定として中
間結果レジスタ106にゼロを入れておく（201）。乗算レ
ジスタ101にA₀を下位16ビットとして持つ乗算データを
入れ（202）、被乗算レジスタ102にはＢを入れて（20
3）乗算を開始する。

第１回目の部分積計算ステップで制御回路109は乗数
レジスタ101の下位16ビットを選択するようにセレクタ1
03を設定する（204）。これによりA₀とB₀が乗算器104に
送られ、48ビットの部分積C₀が出力される（205,20
6）。C₀は加算器105に送られるが、中間結果レジスタ10
6はゼロに初期設定されているため、加算器105はC₀をそ
のまま出力する（207）。C₀の下位16ビットは失われ、
上位32ビットのみが中間結果レジスタ106にC₀′として
保持される（208）。

第２回目の部分積計算ステップで制御回路109は、A₁
を下位16ビットとして持ち、A₂を上位16ビットとして持
つ32ビットの乗数データを乗数レジスタ101に入れ（20
9）、乗数レジスタ101の下位16ビットを選択するように
セレクタ103を設定する（210）。被乗数レジスタ102に
はＢが保持されたままであるため、A₁とＢが乗算器104
に送られ、48ビットの部分積C₁が出力される（211,21
2）。C₁は加算器105に送られ、中間結果レジスタ106のC
₀′を下位32ビットとし、上位16ビットをゼロ拡張した4
8ビットデータと加算される（212）。加算結果の48ビッ
トデータ（214）は第１回目と同様に下位16ビットが失
われ、上位32ビットのみが中間結果レジスタ106にC₁′
として保持される（215）。

第３回目の部分積計算ステップでは制御回路109は、
乗数レジスタ101を変化させず（216）、乗数レジスタ10
1の上位16ビットを選択するようにセレクタ103を設定す
る（217）。被乗数レジスタ102にはＢが保持されたまま
であるため、A₂とＢが乗算器104に送られ、48ビットの
部分積C₂が出力される（218,219）。C₂は加算器105に送
られ、中間結果レジスタ106のC₁′を下位32ビットと
し、上位16ビットをゼロ拡張した48ビットデータと加算
される（220）。加算結果の48ビットデータ（221）は上
位32ビットが結果レジスタ107にC₂′として保持され（2
22,223）、下位16ビットが拡張レジスタ108にC_Lとして
保持される（224,225）。

以上の３ステップで拡張精度乗算が実行できる。前述
したように指数関数の底変換乗算など、48ビット長のデ
ータであるＡが49ビット以上のデータを丸めて作られた
データであった場合にも、その最下位１ビットの丸め誤
差の影響は C₀の下位32ビット→C₀′の下位16ビット→C₁＋C₀′の
下位16ビットとなり、さらに第２回目の加算結果214（C₁＋C₀′）が
中間結果レジスタ106に保持される（215;C₁′）段階で
誤差を含む下位16ビットが失われるため、最終的な乗算
結果C₂′＋C_Lには最初の48ビット長乗数の丸め誤差は含
まれないことになる。

以上の方式により、従来と同じ規模のハードウェアで
必要な場合のみ拡張精度乗算が可能となる。

上述の実施例では比較的簡単な構成の乗算器に本発明
の拡張精度乗算方式を施した例を示したが、よりビット
幅の広い乗算器に対して、かつ複数のワードを乗数の拡
張部分とする場合も同様の方法により拡張精度乗算を行
なわせることが可能である。以下、54ビット長の乗数デ
ータを１ワードあたり９ビットとして６ワードに分割
し、９ビット×54ビットの乗算を６回繰り返すことによ
り54ビット長のデータ同士の乗算を行なう乗算器におい
て、部分積計算の繰り返し数を８回として72ビット×54
ビットの拡張精度乗算を行なう例を説明する。

第３図にその乗算器を本発明の他の実施例として示
す。この乗算器は、乗数レジスタ301,被乗数レジスタ30
2,54ビット長の乗数レジスタ301を９ビットごとに６分
割し、制御回路からの指定により選択するセレクタ30
3、およびセレクタ303からの９ビット長データと被乗数
レジスタ302からの54ビット長データの積を計算し、63
ビット長データとして出力する９ビット×54ビット乗算
器304を有する。さらに、54ビット加算器305を有し、こ
れは乗算器304の出力の上位54ビットを一方のオペラン
ドとし、加算器305自体の55ビット長出力の上位46ビッ
トを下位46ビットとして上位８ビットをゼロ拡張した54
ビット長データを他方のオペランドとして加算を行な
い、さらに加算器307からのキャリー信号を最下位ビッ
トに加えたのちに55ビット長の結果を出力する（桁溢れ
があり得るため55ビット長となる）。加算器305の出力
は55ビット長の結果レジスタ306で保持される。307は18
ビット加算器であり、乗算器304の出力の下位９ビット
を上位９ビットとし、下位９ビットをゼロとした18ビッ
ト長データを一方のオペランドとし、加算器307自体の1
8ビット長出力の上位９ビットを下位９ビットとし、加
算器305の出力の下位９ビットを上位９ビットとした18
ビット長データを他方のオペランドとして加算を行な
い、18ビット長となる結果を出力する。また、キャリー
は加算器305に入力される。308は加算器307の出力を保
持する18ビット長の結果レジスタである。なお、内部バ
スおよび制御回路は上述した実施例と同様であるため省
略した。

まず第３図と第４図Ａを用いて拡張精度乗算を行なわ
ない場合の動作を説明する。

この乗算器は乗算器304による９×54ビット乗算と加
算器305および加算器307による部分積の累算を６回繰り
返すことにより54×54ビット乗算を実現する。第１回目
のループでは加算器305および加算器307には制御回路に
よりゼロがフィードバックされるものとする。

まず第１回目のループにおいて乗算器304は被乗算レ
ジスタ302の被乗数データＢ（401）と乗数レジスタ301
からセレクタ303によって選択された下位９ビットデー
タA₁（402）を乗算し、63ビットの積（403）を得る。積
403は上位54ビットが加算器305へ、下位９ビットが加算
器307へそれぞれ送られ、第１回目のループであるため
にゼロと加算され、それぞれ55ビットの和（404）と18
ビットの和（405）が出力される。（第４図Ａ中に印し
た，，…などの記号は加算器にフィードバックされ
るデータがどの演算から生じたものであるかを明示する
ためのものである）。

次の第２回目のループにおいて乗算器304は被乗数レ
ジスタ302の被乗数データＢ（406）と乗数レジスタ301
からセレクタ303によって選択された２ワード目の９ビ
ットデータA₂（407）を乗算し、63ビットの積（408）を
得る。積408は上位54ビットが加算器305へ、下位９ビッ
トが加算器307へそれぞれ送られる。

加算器307においては第１回ループによる加算器305か
らの出力404の下位９ビット（411）を上位９ビットと
し、同じく第１回ループによる加算器307からの出力405
の上位９ビット（412）を下位９ビットとした18ビット
データと、積408の下位９ビットを上位９ビットとし、
下位９ビットをゼロとした18ビットデータを加算し、キ
ャリーがあった場合には加算器305に送る。また加算器3
05においては第１回ループによる加算器305からの出力4
04の上位46ビット（409）を下位46ビットとし、上位８
ビットをゼロ拡張した54ビットデータと積408の上位54
ビット（410）が加算され、さらに加算器307からのキャ
リーが加えられる。

以下、同様に第３回ループから第６回ループまでが実
行され、最終的に結果レジスタ306に54ビット×54ビッ
トの乗算結果が残ることになる。また、拡張レジスタ30
8には結果レジスタ306のさらに下位18ビットが保持され
ているが、乗数が54ビットを超えるデータを丸めて作ら
れたデータである場合には第４図Ｂに示すように拡張レ
ジスタ308の内容は誤差を含む乗数の最下位ビットから
生じたものであり、不正確であることがわかる。（第４
図Ｂにおける網かけ部分が最下位の誤差の影響を受けて
いる範囲である。）つぎに第３図の乗算器に本発明による拡張精度乗算方
式を施した場合を説明する。

１回ずつの部分乗算−累算ループは拡張精度乗算を行
なわない場合とまったく同様である。異なる動作は乗数
の最下位ワード（402）を選択するループ前に、乗数の
下位拡張分18ビットを持つデータを乗数レジスタ301に
用意し、その２ワードそれぞれに対して２回部分乗算−
累算ループを実行することである（第４図Ｃ参照）。こ
のように制御することにより、72ビット×54ビットの乗
算を行ない、74ビット長の結果を得ることができる。ま
た、乗数である72ビットデータの最下位ビットに丸め誤
差が含まれている場合にも第４図Ａの例と異なり、拡張
レジスタまで正しい結果が戻されていることを第４図Ｂ
と同じ形で第４図Ｄに示す。（網かけ部分が誤差の影響
を受けている範囲である。）〔発明の効果〕本発明の拡張精度乗算方法により、ハードウェアの拡
張を行なわずに必要な場合にのみ、拡張精度乗算を実現
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本実施例の動作説明図、第３図は本発明の他の実施例を
示すブロック図、第４図Ａは第３図の乗算器による通常
精度乗算の動作説明図、第４図Ｂは第３図の乗算器によ
る通常精度乗算の場合の誤差の動き図、第４図Ｃは第３
図の乗算器による拡張精度乗算の動作説明図、第４図Ｄ
は第３図の乗算器による拡張精度乗算の場合の誤差の動
き図、第５図は従来例のブロック図、第６図は第５図の
乗算器の動作説明図、第７図は指数関数の底変換乗算の
説明図、第８図は指数関数のフローチャート、第９図は
他の従来例のブロック図、第10図は第９図の乗算器の動
作説明図である。

Claims

【特許請求の範囲】

【請求項１】ａビット長の乗数を保持する第１のオペラ
ンドレジスタと、ｂビット長の被乗数を保持する第２の
オペランドレジスタと、前記第１のオペランドレジスに
保持されているデータを１ワードが（a/n）ビット幅で
あるｎワードに分割、選択するセレクタと、前記セレク
タの出力と前記第２のオペランドレジスタの内容の積を
計算する（a/n）ビット×ｂビット乗算器と、前記乗算
器の出力を累算する加算器と、前記第１のオペランドレ
ジスタ，前記セレクタ，前記乗算器，前記加算器を制御
する制御手段とを有し、前記制御手段により乗数の下位
拡張部分を乗数レジスタに転送し、前記セレクタが下位
ワードから順に１ワード選択するごとに前記乗算器，前
記加算器を動作させ、乗数の下位拡張部分に対する演算
が終ると乗数の上位ａビットを乗数レジスタに転送し、
前記セレクタが下位ワードから順に１ワード選択するご
とに前記乗算器、前記加算器を動作させることにより、
拡張精度乗算を行なうことを特徴とする演算プロセッ
サ。