JPS5818786B2 - 横方向トランジスタ - Google Patents
横方向トランジスタInfo
- Publication number
- JPS5818786B2 JPS5818786B2 JP49100804A JP10080474A JPS5818786B2 JP S5818786 B2 JPS5818786 B2 JP S5818786B2 JP 49100804 A JP49100804 A JP 49100804A JP 10080474 A JP10080474 A JP 10080474A JP S5818786 B2 JPS5818786 B2 JP S5818786B2
- Authority
- JP
- Japan
- Prior art keywords
- collector
- region
- emitter
- output
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000969 carrier Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 14
- 238000002955 isolation Methods 0.000 description 9
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 235000021419 vinegar Nutrition 0.000 description 1
- 239000000052 vinegar Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/002—Pulse counters comprising counting chains; Frequency dividers comprising counting chains using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は横方向トランジスタが半導体サブストレートに
構成されるようにし、この場合該横方向トランジスタは
ベース領域において、キャリヤを半導体サブストレート
に注入するエミッタ領域と注入されたキャリヤを捕捉す
るコレクタ領域とを有し、さらにエミッタ領域と出力コ
レクタであるコレクタ領域との間のベース領域にエミッ
タ領域から注入されて出力コレクタへ向かうキャリヤの
流れを制御するために制御コレクタ領域が設けられ、該
制御コレクタ領域は前記ベース領域、エミッタ領域、出
力コレクタ領域に加わる電位とは独立の制御電位により
作動されるようにした横方向トランジスタに関する。
構成されるようにし、この場合該横方向トランジスタは
ベース領域において、キャリヤを半導体サブストレート
に注入するエミッタ領域と注入されたキャリヤを捕捉す
るコレクタ領域とを有し、さらにエミッタ領域と出力コ
レクタであるコレクタ領域との間のベース領域にエミッ
タ領域から注入されて出力コレクタへ向かうキャリヤの
流れを制御するために制御コレクタ領域が設けられ、該
制御コレクタ領域は前記ベース領域、エミッタ領域、出
力コレクタ領域に加わる電位とは独立の制御電位により
作動されるようにした横方向トランジスタに関する。
公知のシリコンプレーナ形論理デバイスでは、論理機能
が個別トランジスタにより実現され、しかも個別トラン
ジスタが集積回路の固有の孤立アイソレーション領域に
形成される。
が個別トランジスタにより実現され、しかも個別トラン
ジスタが集積回路の固有の孤立アイソレーション領域に
形成される。
それ故この種の論理デバイスは２次元的に場所をとる。
またこの種の論理デバイスは障害に対して充分安定に動
作しない。
作しない。
本発明の基本的課題は、２次元的に場所をとらず、障害
に対して充分動作安定な冒頭で記述せる形式の論理デバ
イスを提供することである。
に対して充分動作安定な冒頭で記述せる形式の論理デバ
イスを提供することである。
本発明によればこの課題は次のようにして解決される。
即ち制御コレクタ領域が、空間的に相互に分離されかつ
電気的に相互に絶縁された２つ以上の部分コレクタ領域
から形成されるようにし、該部分コレクタ領域には相互
に独立の制御電位が加えられるようにし、該部分コレク
タ領域へ論理入力信号として相互に論理結合すべき制御
電位が印加されるようにしたのである。
電気的に相互に絶縁された２つ以上の部分コレクタ領域
から形成されるようにし、該部分コレクタ領域には相互
に独立の制御電位が加えられるようにし、該部分コレク
タ領域へ論理入力信号として相互に論理結合すべき制御
電位が印加されるようにしたのである。
本発明の論理デバイスは例えば次の利点を有する；即ち
ラテラルｐｎｐ構造により論理結合を行うことができ、
エミッタから出力コレクタの方向に注入される注入電流
を、ｐ型コレクタ（制御コレクタ）の適当な配置により
切換えることができる。
ラテラルｐｎｐ構造により論理結合を行うことができ、
エミッタから出力コレクタの方向に注入される注入電流
を、ｐ型コレクタ（制御コレクタ）の適当な配置により
切換えることができる。
公知の論理デバイスでは論理機能が個別トランジスタに
より実現されるが、本発明の論理デバイスでは機能ユニ
ットにより論理機能が実現される。
より実現されるが、本発明の論理デバイスでは機能ユニ
ットにより論理機能が実現される。
従って回路のすべての論理素子は共通の孤立アイソレー
ション領域に収容される。
ション領域に収容される。
次に本発明を実施例について図面により詳細に説明する
。
。
以下では本発明の論理デバイスをスタチック分周器に用
いる例について順を追って説明する。
いる例について順を追って説明する。
第１図〜第３図は、切換可能な能動素子として構成され
た本発明の論理デバイスを示す。
た本発明の論理デバイスを示す。
結晶基板はｐ型シリコンのサブストレート１０より形成
される。
される。
サブストレート１０には、ドーピング濃度の高いｎ型領
域（所謂ｎ十領域）より成る導電層１１が拡散される。
域（所謂ｎ十領域）より成る導電層１１が拡散される。
導電層１１を有するサブストレート１０の上方には、ｎ
型シリコンのエピタキシャル層１２が設けられる。
型シリコンのエピタキシャル層１２が設けられる。
エピタキシャル層１２のエピタキシャル成長の際、導電
層１１の不純物の一部分がエピタキシャル層１２に拡散
し、従って導電層１１の一部分がエピタキシャル層１２
に入り込んでいる。
層１１の不純物の一部分がエピタキシャル層１２に拡散
し、従って導電層１１の一部分がエピタキシャル層１２
に入り込んでいる。
成長したエピタキシャル層１２には、ｐ型の絶縁拡散領
域１３が充分深く拡散される。
域１３が充分深く拡散される。
その結果ｐ型の絶縁拡散領域１３はｐ型のサブストレー
ト１０と共に、槽状のｐ型領域１３；１０を形成し、エ
ピタキシャル層１２は孤立エピタキシャル領域１４に分
割される。
ト１０と共に、槽状のｐ型領域１３；１０を形成し、エ
ピタキシャル層１２は孤立エピタキシャル領域１４に分
割される。
孤立エピタキシャル領域１４はベース領域として働く。
孤立エピタキシャル領域１４には、ｎ十型のベース電極
の拡散領域Ｂおよび互いに平行にストリップ状に形成さ
れた４つのｐ型領域Ｃ，Ｅ、Ｃ１゜ｃｏが拡散される。
の拡散領域Ｂおよび互いに平行にストリップ状に形成さ
れた４つのｐ型領域Ｃ，Ｅ、Ｃ１゜ｃｏが拡散される。
エミッタＥとコレクタＣ，，Ｃは、通常の横方向ダブル
コレクタｐｎｐ ）ランジスタを形成する。
コレクタｐｎｐ ）ランジスタを形成する。
コレクタＣ１がエミッタＥに対し負電位にバイアスされ
れば、コレクタＣ８には電流が流れない。
れば、コレクタＣ８には電流が流れない。
他方コレクタＣ１を開放すれば、コレクタＣ１は飽和し
、コレクタＣ１の電位は上昇してエミッタＥの電位にほ
ぼ等しい。
、コレクタＣ１の電位は上昇してエミッタＥの電位にほ
ぼ等しい。
従ってコレクタＣ１とベース領域１４の接合部における
正孔の密度は、エミッタＥとベース領域１４の接合部に
おける正孔の密度にほぼ等しい。
正孔の密度は、エミッタＥとベース領域１４の接合部に
おける正孔の密度にほぼ等しい。
それ故コレクタＣ６に面した側のコレクタＣ１の縁部は
エミッタとして働き、コレクタＣ７よりキャリアがコレ
クタＣ８の方向に注入される。
エミッタとして働き、コレクタＣ７よりキャリアがコレ
クタＣ８の方向に注入される。
従ってコレクタＣ１が無バイアスの状態では、エミッタ
ＥおよびコレクタＣ８は通常のｐｎｐ ）ランジスタを
形成する。
ＥおよびコレクタＣ８は通常のｐｎｐ ）ランジスタを
形成する。
但しベース領域全体の幅が大きくかつコレクタＣ１によ
るキャリアが寄生的に注入されるだけなので、ベース・
エミッタ電圧が一定の際にコレクタＣ８に供給される電
流はコレクタＣ１に供給される電流より小さい。
るキャリアが寄生的に注入されるだけなので、ベース・
エミッタ電圧が一定の際にコレクタＣ８に供給される電
流はコレクタＣ１に供給される電流より小さい。
コレクタＣ１を負電位にバイアスすれば、エミッタＥの
右側の縁部より注入されるすべてのキャリアがコレクタ
Ｃ１に吸収される。
右側の縁部より注入されるすべてのキャリアがコレクタ
Ｃ１に吸収される。
この場合、バイアスされたコレクタＣ８に流れる電流は
コレクタ遮断電流ＩＣＢＯより若干太きいに過ぎない。
コレクタ遮断電流ＩＣＢＯより若干太きいに過ぎない。
従って前記素子は、コレクタＣ４への電流の供給・遮断
又は相応の電圧の印加により切換可能な能動素子を構成
する。
又は相応の電圧の印加により切換可能な能動素子を構成
する。
コレクタＣとベースＢとを接続すれば、コレクタＣには
一定の基準電流が流れる。
一定の基準電流が流れる。
第４図は、第１図〜第３図の切換可能な能動素子の等価
回路を示す。
回路を示す。
第５図は、切換可能な前記能動素子のシンボルを示す。
第１図〜第５図の切換可能な能動素子において、エミッ
タＥとコレクタＣ１，ｃｏ以外に更に、エミッタＥと出
力コレクタＣ８との間にｐ型領域を設けるか又はコレク
タＣ１を分割することもできる。
タＥとコレクタＣ１，ｃｏ以外に更に、エミッタＥと出
力コレクタＣ８との間にｐ型領域を設けるか又はコレク
タＣ１を分割することもできる。
第６ａ図〜第６ｃ図はそれぞれ、本発明の論理デバイス
より成るＮＯＴ素子、ＮＯＲ素子、ＮＡＮＤ素子を示す
。
より成るＮＯＴ素子、ＮＯＲ素子、ＮＡＮＤ素子を示す
。
第６ａ図〜第６ｃ図の実施例では、既述のように、エミ
ッタＥと出力コレクタＣ６どの間にｐ型領域が付加的に
設けられるか、又はコレクタＣ１が分割される。
ッタＥと出力コレクタＣ６どの間にｐ型領域が付加的に
設けられるか、又はコレクタＣ１が分割される。
但しコレクタＣは設けられない。
第６ｂ図では、出力コレクタＣ８と制御コレクタＣ１と
の間に、ｐ型領域として形成された第２の制御コレクタ
Ｃ２が設けられる。
の間に、ｐ型領域として形成された第２の制御コレクタ
Ｃ２が設けられる。
制御コレクタＣ７，Ｃ２はストリップ状に形成される。
制御コレクタＣ１，Ｃ２は並置して配置され、エミッタ
Ｅに対し負電位にバイアスされる際、エミッタＥから注
入されるキャリアが出力コレクタＣ６に達しないように
それぞれ独立に働く。
Ｅに対し負電位にバイアスされる際、エミッタＥから注
入されるキャリアが出力コレクタＣ６に達しないように
それぞれ独立に働く。
第６ｃ図の実施例では、エミッタＥと出力コレクタＣ８
間に２つの制御コレクタＣ１，Ｃ２が設けられる。
間に２つの制御コレクタＣ１，Ｃ２が設けられる。
この場合、エミッタＥから注入されるキャリアが出力コ
レクタＣ６に達しないようにするには、制御コレクタＣ
７，Ｃ２の双方をエミッタＥに対し負電位にバイアスし
なげればならない。
レクタＣ６に達しないようにするには、制御コレクタＣ
７，Ｃ２の双方をエミッタＥに対し負電位にバイアスし
なげればならない。
第６ｃ図の実施例は、第６ａ図の実施例のコレクタ領域
Ｃ１を２つの部分領域Ｃ１，Ｃ２に分割したものに相当
する。
Ｃ１を２つの部分領域Ｃ１，Ｃ２に分割したものに相当
する。
部分領域Ｃ１，０２間の間隙の幅を１０μｍに設定すれ
ば、キャリアは通過しない。
ば、キャリアは通過しない。
第７ａ図〜第７ｃ図は、それぞれ第６ａ図〜第６ｃ図の
実施例のシンボルを示す。
実施例のシンボルを示す。
論理値を与えるものとして電流を考え、論理値を次のよ
うに定義すれば １←電流導通 ０←→電流遮断 第６ａ図〜第６ｃ図の実施例にそれぞれＮＯＴ素子、Ｎ
ＯＲ素子、ＮＡＮＤ素子の機能を持たせることができる
。
うに定義すれば １←電流導通 ０←→電流遮断 第６ａ図〜第６ｃ図の実施例にそれぞれＮＯＴ素子、Ｎ
ＯＲ素子、ＮＡＮＤ素子の機能を持たせることができる
。
論理素子として働かせるには更に、個々の素子の出力に
より他の素子の入力側を励振できる必要がある。
より他の素子の入力側を励振できる必要がある。
従って出力電流の方向を反転して論理値を次のようによ
り正確に定義しなければならない：１←→入力端子より
電流が流れ出る 出力端子に電流が流れ込む ０←→電流遮断 第８ａ図〜第８ｃ図は、それぞれ第６ａ図および第７ａ
図、第６ｂ図および第７ｂ図、第６ｃ図および第７ｃ図
のＮＯＴ素子、ＮＯＲ素子、ＮＡＮＤ素子の基本論理デ
バイスを示す。
り正確に定義しなければならない：１←→入力端子より
電流が流れ出る 出力端子に電流が流れ込む ０←→電流遮断 第８ａ図〜第８ｃ図は、それぞれ第６ａ図および第７ａ
図、第６ｂ図および第７ｂ図、第６ｃ図および第７ｃ図
のＮＯＴ素子、ＮＯＲ素子、ＮＡＮＤ素子の基本論理デ
バイスを示す。
出力コレクタＣ８の電流を反転するために、個々の出力
側にｎｐｎ ）ランジスタ・インバータＴｕが後置接続
される。
側にｎｐｎ ）ランジスタ・インバータＴｕが後置接続
される。
これにより、第８ａ図〜第８ｃ図に示す基本論理デバイ
スが得られる。
スが得られる。
ｎｐｎ ｌ’ランジスタ・インバータＴｕは更に出力コ
レクタＣ８に供給される電流を増幅する。
レクタＣ８に供給される電流を増幅する。
これは、既述のように、出力コレクタＣ８には制御コレ
クタ（入力側）Ｃ１，Ｃ２により捕捉される電流より常
に小さい電流が流れるからである。
クタ（入力側）Ｃ１，Ｃ２により捕捉される電流より常
に小さい電流が流れるからである。
第９ａ図は不所望の注入の説明に供する回路を示す。
第９ｂ図は不所望の注入を回避する回路を示す。
論理素子の入力コレクタ（エミッタＥに直接隣接しない
少なくとも１つの入力コレクタを含む）を互いに接続し
、論理素子の出力により論理素子の複数の入力側を励振
する場合には、第９ａ図に示すように、不所望の注入が
生ずる。
少なくとも１つの入力コレクタを含む）を互いに接続し
、論理素子の出力により論理素子の複数の入力側を励振
する場合には、第９ａ図に示すように、不所望の注入が
生ずる。
第９ａ図では、 トランジスタが不導通で、ｎｐｎ
コレクタＣ４がバイアスされている。
第９ａ図の論理素子はＮＯＲ素子であるから、出力コレ
クタＣＯ２には電流が流れないはずである。
クタＣＯ２には電流が流れないはずである。
しかしコレクタＣ３は他方のＮＯＲ素子のコレクタＣ２
に接続されており、コレクタＣ２はエミッタＥに直接隣
接するので、コレクタＣ２，Ｃ３に注入電流が流れ、出
力コレクタＣ８２にも不所望の電流が流れる。
に接続されており、コレクタＣ２はエミッタＥに直接隣
接するので、コレクタＣ２，Ｃ３に注入電流が流れ、出
力コレクタＣ８２にも不所望の電流が流れる。
第９ｂ図に示すように、コレクタＣ３に減結合ダイオー
ドＤＥを前置接続すれば不所望の注入を回避することが
できる。
ドＤＥを前置接続すれば不所望の注入を回避することが
できる。
減結合ダイオードＤＥの代わりに縦方向ｐｎｐ ）ラン
ジスタを使用し、孤立アイソレーション領域に前段のｎ
ｐｎ ）ランジスタと共に縦方向ｐｎｐ ）ランジスタ
を形成することもできる。
ジスタを使用し、孤立アイソレーション領域に前段のｎ
ｐｎ ）ランジスタと共に縦方向ｐｎｐ ）ランジスタ
を形成することもできる。
このようにして得られる論理デバイスの出力回路を第１
０図に示す。
０図に示す。
熱論論理デバイスのすべての入力側を縦方向ｐｎｐ ト
ランジスタを介して励振することができる。
ランジスタを介して励振することができる。
但しその場合、必ずしもｎｐｎ −ｐｎｐ構造により孤
立アイソレーション領域相互を接続する必要はない。
立アイソレーション領域相互を接続する必要はない。
しかしｎｐｎ −ｐｎｐ構造を用いれば大きい電流増幅
率が得られるので、 トランジスタをｎｐｎ 単独で用いる場合に比しはるかに多数のファンアウトを
得ることができる。
率が得られるので、 トランジスタをｎｐｎ 単独で用いる場合に比しはるかに多数のファンアウトを
得ることができる。
第６ｂ図および第６ｃ図より明らかなように、第１図の
素子よりＮＯＲ素子を形成する手間と第１図の素子より
ＮＡＮＤ素子を形成する手間とは同じである。
素子よりＮＯＲ素子を形成する手間と第１図の素子より
ＮＡＮＤ素子を形成する手間とは同じである。
他方組合せ論理機能が必要な場合には、面積使用効率を
一層アップすることができる。
一層アップすることができる。
組合せ論理機能を実現する実施例を第１１ａ図〜第１１
ｃ図に示す。
ｃ図に示す。
図より明らかなように、種々の論理機能が組合されて１
つの出力にまとめられ、この出力が唯一のトランジスタ
Ｔｕを介して取り出される。
つの出力にまとめられ、この出力が唯一のトランジスタ
Ｔｕを介して取り出される。
第１１ａ図〜第１１ｃ図の論理デバイスの動作・は次の
ような論理関数により表示される：但しＯＲ素子の入力
数およびＡＮＤ素子の入力数を増加することもできる（
第１ｉｅ図参照）。
ような論理関数により表示される：但しＯＲ素子の入力
数およびＡＮＤ素子の入力数を増加することもできる（
第１ｉｅ図参照）。
基準コレクタＣ／（第１１ａ図）の働きにより、制御コ
レクタの周囲のキャリアが拡散して出力コレクタに達す
ることはない。
レクタの周囲のキャリアが拡散して出力コレクタに達す
ることはない。
更に個別論理デバイス間は基準コレクタＣ′により減結
合される。
合される。
許容入力数（ファンイン）は、所望のファンアウトおよ
び電極のパターンに関係する。
び電極のパターンに関係する。
エミッタＥに隣接するコレクタを更に分割すれば、ＡＮ
Ｄ素子の入力数を増加することができる。
Ｄ素子の入力数を増加することができる。
エミッタＥに隣接するコレクタを分割しＯＲ素子を形成
するコレクタを追加すれば、Ｉｏ＝１ における最小
出力電流はそれだ゛け減少する。
するコレクタを追加すれば、Ｉｏ＝１ における最小
出力電流はそれだ゛け減少する。
この最小出力電流はファンアウトに大きく影響する。
例えばファンアウトが１の場合、Ｉｏ＝１ における
最小出力電流によっても次段の最大入力電流が得られる
ようにしなければならない。
最小出力電流によっても次段の最大入力電流が得られる
ようにしなければならない。
第１１ａ図の電極のパターンでは、ｎｐｎ出力トランジ
スタＴｕの電流増幅率Ｂｎｐｎが２０であれば、最悪の
場合ファンアウトは１である。
スタＴｕの電流増幅率Ｂｎｐｎが２０であれば、最悪の
場合ファンアウトは１である。
他方電流増幅率Ｂｎｐｎが１００であれば、最悪の場合
フ。
フ。
アンアウトは５である。
既述のように縦方向ｐｎｐトランジスタを介して出力結
合すれば、前記数値はｐｎｐ トランジスタの電流増幅
率だけ増大する。
合すれば、前記数値はｐｎｐ トランジスタの電流増幅
率だけ増大する。
第１２ａ図および第１２ｂ図は、本発明の論理デバイス
より成るＲＳＳフリップフロラ回路を示。
より成るＲＳＳフリップフロラ回路を示。
す。
このＲＳＳフリップフロラ回路は２つのＮＯＲ素子を有
する。
する。
入力側Ｓ又はＲに論理値１の信号を印加すれば、ＲＳＳ
フリップフロラ回路はそれぞれセット又はリセットされ
る。
フリップフロラ回路はそれぞれセット又はリセットされ
る。
まずトランジスタＴ１が導通であると仮定する。
１従ってＱ＝１である。
コレクタＣ２にバイアスを加えてコレクタＣ２より電流
を取り出す際（但しコレクタＣ３を開放する）、トラン
ジスタＴ１には最早ベース電流が供給されない。
を取り出す際（但しコレクタＣ３を開放する）、トラン
ジスタＴ１には最早ベース電流が供給されない。
トランジスタＴ１のコレクタ電位が徐々に上昇して給電
電圧より数ミリボルトだけ低い電圧値に達し、その結果
コレクタＣ４が飽和すると、短い遅延時間τの経過後ト
ランジスタＴ２にベース電流が供給される。
電圧より数ミリボルトだけ低い電圧値に達し、その結果
コレクタＣ４が飽和すると、短い遅延時間τの経過後ト
ランジスタＴ２にベース電流が供給される。
遅延時間τは、トランジスタＴ４のベースにキャリアを
蓄積するのに要する時間である。
蓄積するのに要する時間である。
これによりトランジスタＴ２のコレクタ電位は徐々に低
下する。
下する。
第１２ｃ図は、ＲＳＳフリップフロラ回路のリセットの
際の、トランジスタＴＩ、Ｔ２のコレクタ電位の経過を
示す。
際の、トランジスタＴＩ、Ｔ２のコレクタ電位の経過を
示す。
トランジスタＴＩ、Ｔ２のコレクタ電位の立上り時間な
いし立下り時間はマイクロセカンドのオーダで、ミラー
効果に関連するｎｐｎ ）ランジスタの容量および論理
回路のコレクタ電流に依存する。
いし立下り時間はマイクロセカンドのオーダで、ミラー
効果に関連するｎｐｎ ）ランジスタの容量および論理
回路のコレクタ電流に依存する。
第１３ａ図は、本発明の論理デバイスより成るマスクス
レーブ動作のスタチック分周器な示す。
レーブ動作のスタチック分周器な示す。
マスクスレーブ動作のスタチック分周器は２つのＲＳＳ
フリップフロラ回路を有する。
フリップフロラ回路を有する。
これらのＲＳＳフリップフロラ回路の入力側にはＡＮＤ
素子が前置接続される。
素子が前置接続される。
ＲＳＳフリップフロラ回路の入力側にＡＮＤ素子を前置
接続するには、第１２ｂ図のＲＳＳフリップフロラ回路
において、入力コレクタＣ２，Ｃ３をそれぞれ２つの入
力コレクタに分割しさえすればよい。
接続するには、第１２ｂ図のＲＳＳフリップフロラ回路
において、入力コレクタＣ２，Ｃ３をそれぞれ２つの入
力コレクタに分割しさえすればよい。
必要に応じて減結合用ｐｎｐ ）ランジスタを付加的に
設ければ、第１３ｂ図の論理デバイスが得られる。
設ければ、第１３ｂ図の論理デバイスが得られる。
トランジスタＴ４．Ｔ６．Ｔ１３．Ｔ１５は必ずしも必
要でない。
要でない。
しかしトランジスタＴ４゜Ｔ６．Ｔ１３．Ｔ１５を設け
れば、出力側における許容負荷範囲を拡大することがで
き、更に微小電流でもｎｐｎ−ｐｎｐ構造の充分な電流
増幅率を得ることができる。
れば、出力側における許容負荷範囲を拡大することがで
き、更に微小電流でもｎｐｎ−ｐｎｐ構造の充分な電流
増幅率を得ることができる。
トランジスタＴ９は基準トランジスタである。
出力信号の経過は第１２ｃ図に示す経過に類似する。
分周器の出力信号を次段の分周器の励振に直接使用する
ことができるので、分周器を任意の長さに縦続接続する
ことができる。
ことができるので、分周器を任意の長さに縦続接続する
ことができる。
第１４図は２段分周器のレイアウトを示す。
第１４図より明らかなように、双方の段のｐｎｐ論理ブ
ロックが同じ孤立アイソレージずン領域に形成され、更
に４つの孤立アイソレーション領域が個個の分周段に配
属される。
ロックが同じ孤立アイソレージずン領域に形成され、更
に４つの孤立アイソレーション領域が個個の分周段に配
属される。
寄生サイリスタ効果を回避するため、合成されたｎｐｎ
−ｐｎｐ構造（例えばトランジスタＴ２〜Ｔ４）のｎ
ｐｎ部分とｐｎｐ部分が、アイソレーションを行なう条
片状ｐ型ベース領域により減結合される。
−ｐｎｐ構造（例えばトランジスタＴ２〜Ｔ４）のｎ
ｐｎ部分とｐｎｐ部分が、アイソレーションを行なう条
片状ｐ型ベース領域により減結合される。
必要なりロスオーバを形成するため、エミッタ材料より
成るトンネル路が、回路の適当な個所の溝状絶縁領域に
設けられる。
成るトンネル路が、回路の適当な個所の溝状絶縁領域に
設けられる。
本発明の論理デバイスでは、ラテラルｐｎｐ構造が用い
られるので、ダイナミックな障害に対して動作安定であ
る。
られるので、ダイナミックな障害に対して動作安定であ
る。
切換時間がマイクロセカンドのオーダなので、短時間の
ダイナミックな雑音は抑圧される。
ダイナミックな雑音は抑圧される。
スタチックな障害に対しても動作安定である。
論理変数として電流が用いられるので、可変な種々の電
圧源により動作する論理デバイスの複数の入力側を論理
デバイスの個々の出力により励振することができる。
圧源により動作する論理デバイスの複数の入力側を論理
デバイスの個々の出力により励振することができる。
更に本発明の論理デバイスでは、論理機能が個別トラン
ジスタにより実現されず、例えば複雑な論理素子の形成
に適する機能ブロックにより実現される。
ジスタにより実現されず、例えば複雑な論理素子の形成
に適する機能ブロックにより実現される。
それ故チップにおいて２次元的に場所をとらない。
またすべての論理素子を孤立アイソレーション領域に形
成することができる。
成することができる。
個々の出力側に叩ｎトランジスタを設ければ充分である
。
。
本発明の論理デバイスは、約０．７ Ｖ〜Ｕ ＣＥＯｎ
ｐｌｌの範囲の印加電圧により駆動される。
ｐｌｌの範囲の印加電圧により駆動される。
本発明の論理デバイスはシリコンプレーナ法により構成
される。
される。
構成素子のパラメータに関する制限はない。
第１図は本発明の論理デバイスの実施例の平面略図、第
２図は第１図の■−■で切断した第１図の実施例の断面
図、第３図は第１図の■−■で切断した第１図の実施例
の断面図、第４図は第１図の実施例の通常のシンボルを
示す略図、第５図は第１図の実施例の本発明の提案によ
るシンボルを示す略図、第６ ａ ｙ ６ ｂ 、６
ｃ図は本発明の論理デバイスの他の実施例の部分略図、
第７ａ、７ｂ。 ７ａ図は第６ ａ 、６ ｂ 、６ ｃ図の実施例の本
発明の提案によるシンボルを示す略図、第８ ａ 、８
ｂ ＋８ｃ図は本発明の提案によるシンボルを用いた
第６ ａ 、６ ｂ ｔ ６ ｃ図の実施例の基本回路
の回路図、第９ａ図、第９ｂ図および第１０図は本発明
の提案によるシンボルを用いた、本発明の説明に供する
回路図、第１１ａ図は本発明の論理デバイスの更に他の
実施例の部分略図、第１１ｂ図は本発明の提案によるシ
ンボルを用いた第１１ａ図の実施例の回路図、第１１ｃ
図は通常のシンボルを用いた第１１ａ図の実施例１のブ
ロック図、第１２ａ図は通常のシンボルを用いた本発明
の論理デバイスの実施例のブロック図、第１２ｂ図は本
発明の提案によるシンボルを用いた第１２ａ図の実施例
の回路図、第１２ｃ図は第１２ａ図の実施例の電圧特性
曲線図、第１３ａ図は通常のシンボルを用いた本発明の
論理デバイスの他の実施例のブロック図、第１３ｂ図は
本発明の提案によるシンボルを用いた第１３ａ図の実施
例の回路図、第１４図は本発明の論理デバイスの更に他
の実施例のレイアウトを示す略図である。 １０・・・・・・サブストレート、１１・−・・・・ｎ
十埋込層、１２・・・・・・ｎ型エピタキシャル層、１
３・・・・・・絶縁拡散領域、１４・・・・・・エピタ
キシャル分離領域、Ｃ・・・・・・コレクタ、Ｅ・・・
・・・エミッタ、Ｃ１，Ｃ２・・・・・・制御コレクタ
、ｃｏ・・・・・・出力コレクタ、Ｔｕ・・・・・・ト
ランジスタ・インバータ、ＤＥ・・・・・・減結合ダイ
オード、ＣＩ・・・・・・基準コレクタ。
２図は第１図の■−■で切断した第１図の実施例の断面
図、第３図は第１図の■−■で切断した第１図の実施例
の断面図、第４図は第１図の実施例の通常のシンボルを
示す略図、第５図は第１図の実施例の本発明の提案によ
るシンボルを示す略図、第６ ａ ｙ ６ ｂ 、６
ｃ図は本発明の論理デバイスの他の実施例の部分略図、
第７ａ、７ｂ。 ７ａ図は第６ ａ 、６ ｂ 、６ ｃ図の実施例の本
発明の提案によるシンボルを示す略図、第８ ａ 、８
ｂ ＋８ｃ図は本発明の提案によるシンボルを用いた
第６ ａ 、６ ｂ ｔ ６ ｃ図の実施例の基本回路
の回路図、第９ａ図、第９ｂ図および第１０図は本発明
の提案によるシンボルを用いた、本発明の説明に供する
回路図、第１１ａ図は本発明の論理デバイスの更に他の
実施例の部分略図、第１１ｂ図は本発明の提案によるシ
ンボルを用いた第１１ａ図の実施例の回路図、第１１ｃ
図は通常のシンボルを用いた第１１ａ図の実施例１のブ
ロック図、第１２ａ図は通常のシンボルを用いた本発明
の論理デバイスの実施例のブロック図、第１２ｂ図は本
発明の提案によるシンボルを用いた第１２ａ図の実施例
の回路図、第１２ｃ図は第１２ａ図の実施例の電圧特性
曲線図、第１３ａ図は通常のシンボルを用いた本発明の
論理デバイスの他の実施例のブロック図、第１３ｂ図は
本発明の提案によるシンボルを用いた第１３ａ図の実施
例の回路図、第１４図は本発明の論理デバイスの更に他
の実施例のレイアウトを示す略図である。 １０・・・・・・サブストレート、１１・−・・・・ｎ
十埋込層、１２・・・・・・ｎ型エピタキシャル層、１
３・・・・・・絶縁拡散領域、１４・・・・・・エピタ
キシャル分離領域、Ｃ・・・・・・コレクタ、Ｅ・・・
・・・エミッタ、Ｃ１，Ｃ２・・・・・・制御コレクタ
、ｃｏ・・・・・・出力コレクタ、Ｔｕ・・・・・・ト
ランジスタ・インバータ、ＤＥ・・・・・・減結合ダイ
オード、ＣＩ・・・・・・基準コレクタ。
Claims (1)
- １ 横方向トランジスタが半導体サブストレートに構成
されるようにし、この場合該横方向トランジスタはベー
ス領域１４において、キャリヤを半導体サブストレート
に注入するエミッタ領域Ｅと注入されたキャリヤを捕捉
するコレクタ領域Ｃ６とを有し、さらにエミッタ領域Ｅ
と出力コレクタであるコレクタ領域Ｃ６との間のベース
領域１４にエミッタ領域Ｅから注入されて出力コレクタ
ｃｏへ向かうキャリヤの流れを制御するために制御コレ
クタ領域Ｃ１が設けられ、該制御コレクタ領域は前記ベ
ース領域、エミッタ領域、出力コレクタ領域１４ ；
Ｅ ； Ｃｏに加わる電位とは独立の制御電位により作
動されるようにした横方向トランジスタにおいて、制御
コレクタ領域Ｃ１が、空間的に相互に分離されかつ電気
的に相互に絶縁された２つ以上の部分コレクタ領域Ｃ１
，Ｃ２から形成されるようにし、該部分コレクタ領域へ
論理入力信号として、相互に論理結合すべき制御電位が
印加されることを特徴とする横方向トランジスタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2344244A DE2344244C3 (de) | 1973-09-01 | 1973-09-01 | Laterale Transistorstruktur |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5056187A JPS5056187A (ja) | 1975-05-16 |
| JPS5818786B2 true JPS5818786B2 (ja) | 1983-04-14 |
Family
ID=5891416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49100804A Expired JPS5818786B2 (ja) | 1973-09-01 | 1974-09-02 | 横方向トランジスタ |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4328509A (ja) |
| JP (1) | JPS5818786B2 (ja) |
| AT (1) | AT373442B (ja) |
| CH (1) | CH572683A5 (ja) |
| DE (1) | DE2344244C3 (ja) |
| FR (1) | FR2246071B1 (ja) |
| GB (1) | GB1488152A (ja) |
| IT (1) | IT1020289B (ja) |
| NL (1) | NL173455C (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4396932A (en) * | 1978-06-16 | 1983-08-02 | Motorola, Inc. | Method for making a light-activated line-operable zero-crossing switch including two lateral transistors, the emitter of one lying between the emitter and collector of the other |
| US4345166A (en) * | 1979-09-28 | 1982-08-17 | Motorola, Inc. | Current source having saturation protection |
| JPS5947467B2 (ja) * | 1981-09-01 | 1984-11-19 | セイコーインスツルメンツ株式会社 | 温度センサ−用半導体素子 |
| US4573064A (en) * | 1981-11-02 | 1986-02-25 | Texas Instruments Incorporated | GaAs/GaAlAs Heterojunction bipolar integrated circuit devices |
| US5023482A (en) * | 1982-03-29 | 1991-06-11 | North American Philips Corp. | ISL to TTL translator |
| US4831281A (en) * | 1984-04-02 | 1989-05-16 | Motorola, Inc. | Merged multi-collector transistor |
| US4794277A (en) * | 1986-01-13 | 1988-12-27 | Unitrode Corporation | Integrated circuit under-voltage lockout |
| US4684877A (en) * | 1986-06-17 | 1987-08-04 | General Motors Corporation | Electrical system utilizing a concentric collector PNP transistor |
| US5021856A (en) * | 1989-03-15 | 1991-06-04 | Plessey Overseas Limited | Universal cell for bipolar NPN and PNP transistors and resistive elements |
| US5514876A (en) * | 1994-04-15 | 1996-05-07 | Trw Inc. | Multi-terminal resonant tunneling transistor |
| US6404038B1 (en) * | 2000-03-02 | 2002-06-11 | The United States Of America As Represented By The Secretary Of The Navy | Complementary vertical bipolar junction transistors fabricated of silicon-on-sapphire utilizing wide base PNP transistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010107A (ja) * | 1973-05-24 | 1975-02-01 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2859286A (en) * | 1953-11-12 | 1958-11-04 | Raytheon Mfg Co | Variable gain devices |
| DE1063279B (de) * | 1957-05-31 | 1959-08-13 | Ibm Deutschland | Halbleiteranordnung aus einem Halbleiterkoerper mit flaechenhaftem innerem pn-UEbergang und mit mehr als drei Elektroden |
| NL261720A (ja) * | 1960-03-04 | |||
| US3579059A (en) * | 1968-03-11 | 1971-05-18 | Nat Semiconductor Corp | Multiple collector lateral transistor device |
| US3643235A (en) * | 1968-12-30 | 1972-02-15 | Ibm | Monolithic semiconductor memory |
| DE2106821A1 (de) * | 1970-02-13 | 1971-08-26 | Atomic Energy Authority Uk | Halbleitervorrichtung |
| US3713908A (en) * | 1970-05-15 | 1973-01-30 | Ibm | Method of fabricating lateral transistors and complementary transistors |
| US3725683A (en) * | 1971-02-03 | 1973-04-03 | Wescom | Discrete and integrated-type circuit |
| NL7107040A (ja) * | 1971-05-22 | 1972-11-24 | ||
| NL7200294A (ja) * | 1972-01-08 | 1973-07-10 | ||
| DE2212168C2 (de) * | 1972-03-14 | 1982-10-21 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithisch integrierte Halbleiteranordnung |
| US4153909A (en) * | 1973-12-10 | 1979-05-08 | National Semiconductor Corporation | Gated collector lateral transistor structure and circuits using same |
-
1973
- 1973-09-01 DE DE2344244A patent/DE2344244C3/de not_active Expired
-
1974
- 1974-08-08 CH CH1087274A patent/CH572683A5/xx not_active IP Right Cessation
- 1974-08-29 IT IT26727/74A patent/IT1020289B/it active
- 1974-08-29 AT AT0698774A patent/AT373442B/de not_active IP Right Cessation
- 1974-08-30 GB GB37978/74A patent/GB1488152A/en not_active Expired
- 1974-08-30 NL NLAANVRAGE7411559,A patent/NL173455C/xx not_active IP Right Cessation
- 1974-09-02 FR FR7429854A patent/FR2246071B1/fr not_active Expired
- 1974-09-02 JP JP49100804A patent/JPS5818786B2/ja not_active Expired
-
1979
- 1979-11-14 US US06/094,119 patent/US4328509A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010107A (ja) * | 1973-05-24 | 1975-02-01 |
Also Published As
| Publication number | Publication date |
|---|---|
| ATA698774A (de) | 1983-05-15 |
| NL173455C (nl) | 1984-01-16 |
| AT373442B (de) | 1984-01-25 |
| IT1020289B (it) | 1977-12-20 |
| JPS5056187A (ja) | 1975-05-16 |
| US4328509A (en) | 1982-05-04 |
| DE2344244C3 (de) | 1982-11-25 |
| GB1488152A (en) | 1977-10-05 |
| NL173455B (nl) | 1983-08-16 |
| CH572683A5 (ja) | 1976-02-13 |
| NL7411559A (nl) | 1975-03-04 |
| DE2344244B2 (de) | 1978-05-11 |
| FR2246071B1 (ja) | 1982-06-18 |
| DE2344244A1 (de) | 1975-03-20 |
| FR2246071A1 (ja) | 1975-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3823353A (en) | Multilayered vertical transistor having reach-through isolating contacts | |
| Hart et al. | Integrated injection logic: A new approach to LSI | |
| US3922565A (en) | Monolithically integrable digital basic circuit | |
| JPS5818786B2 (ja) | 横方向トランジスタ | |
| US4069495A (en) | Semiconductor device for integrated injection logic | |
| US3890634A (en) | Transistor circuit | |
| US3989957A (en) | Count-of-ten semiconductor structure | |
| US4243896A (en) | I2 L Circuit with auxiliary transistor | |
| US4345166A (en) | Current source having saturation protection | |
| US4470061A (en) | Integrated injection logic | |
| US5155572A (en) | Vertical isolated-collector PNP transistor structure | |
| JPS6220739B2 (ja) | ||
| JP2003243548A (ja) | 半導体回路及び半導体装置 | |
| US4894622A (en) | Integrated current-mirror arrangement comprising vertical transistors | |
| US4080577A (en) | Semiconductor integrated circuit | |
| US4348600A (en) | Controlled current source for I2 L to analog interfaces | |
| Poorter | Electrical parameters, static and dynamic response of I/sup 2/L | |
| JPS5945258B2 (ja) | Ｉ↑２ｌ回路群の給電装置 | |
| JPS587066B2 (ja) | 半導体装置 | |
| JPS62130553A (ja) | 半導体集積回路装置 | |
| JPS5845827B2 (ja) | 半導体集積回路 | |
| US3562548A (en) | Circuit arrangement with semiconductor elements | |
| JPS6025905B2 (ja) | 半導体装置 | |
| Stehlin et al. | Complementary transistor-transistor logic (CT/sup 2/L)-An approach to high-speed micropower logic | |
| JP2000183195A (ja) | 半導体装置 |