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JPH11274495A - Ｖｄｍｏｓトランジスタ - Google Patents

Ｖｄｍｏｓトランジスタ

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Publication number
JPH11274495A
JPH11274495A JP11013370A JP1337099A JPH11274495A JP H11274495 A JPH11274495 A JP H11274495A JP 11013370 A JP11013370 A JP 11013370A JP 1337099 A JP1337099 A JP 1337099A JP H11274495 A JPH11274495 A JP H11274495A
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JP
Japan
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region
transistor
layer
vdmos
electrode
Prior art date
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Application number
JP11013370A
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Giorgio Chiozzi
ジョルジオ キオッツィ
Antonio Andreini
アントニオ アンドレイニ
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STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
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Publication date
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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Abstract

(57)【要約】 【課題】 接合分離された集積回路の能動領域に形成さ
れたＶＤＭＯＳトランジスタのゲート誘電体を損傷又は
破壊するおそれのあるソース及びゲート間の過電圧を回
避する。 【解決手段】 前記能動領域１３にＭＯＳトランジスタ
を形成し、そのゲート電極をＶＤＭＯＳトランジスタの
ゲート電極１７に接続し、ＭＯＳトランジスタのソース
領域をＶＤＭＯＳトランジスタのソース領域９と共通に
し、ＭＯＳトランジスタのドレイン領域３０，３１を接
合分離領域１４に結合する。ＭＯＳトランジスタのしき
い値電圧をＶＤＭＯＳトランジスタのゲート誘電体のブ
レークダウン電圧よりも低くし、ＭＯＳトランジスタが
電圧リミッタとして作用するようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、第２導電型の基板
上の第１導電型の半導体材料の層内に形成された集積回
路のＶＤＭＯＳトランジスタであって、このＶＤＭＯＳ
トランジスタが、前記基板側とは反対側の前記層の主表
面からこの層内に延在する第１導電型の第１領域と、こ
の第１領域を囲んで前記主表面から前記層内に延在し、
この層を横方向で画成する第２導電型の第２領域と、前
記主表面から前記第１領域内に延在する第２導電型の第
３領域と、前記主表面から前記第３領域内に延在し、こ
の第３領域のエッジと相俟って第１チャネルを規定する
第１導電型の第４領域と、少なくとも前記第１チャネル
の全体に亙って前記主表面上に延在する絶縁材料の第１
薄肉層と、少なくとも前記第１チャネルの全体に亙って
絶縁材料の前記第１薄肉層上に延在する導電材料の第１
層と、前記第１領域より低い固有抵抗を有し、前記主表
面からこの第１領域内に延在する第５領域と、この第５
領域と接触する第１電極と、導電材料の前記第１層と接
触する第２電極と、前記第３領域及び第４領域と接触す
る第３電極と、前記第２領域に接続された第４電極とを
具え、前記第１領域と前記第５領域とが相俟ってＶＤＭ
ＯＳトランジスタのドレイン領域を構成し、前記第３領
域がＶＤＭＯＳトランジスタの本体領域を構成し、前記
第４領域がＶＤＭＯＳトランジスタのソース領域を構成
し、導電材料の前記第１層がＶＤＭＯＳトランジスタの
ゲート電極を構成しており、前記第２領域が前記第１領
域の接合分離領域であり、前記第１電極と、前記第２電
極と、前記第３電極とがそれぞれＶＤＭＯＳトランジス
タのドレイン端子、ゲート端子及びソース端子に接続さ
れ、前記第４電極が前記第２領域のバイアス端子に接続
されている当該ＶＤＭＯＳトランジスタに関するもので
ある。
【０００２】
【従来の技術】バーチカル二重拡散ＭＯＳ（ＶＤＭＯ
Ｓ）トランジスタに対するある回路分野では、ゲート電
極とソース電極との間の電圧がゲート誘電体のブレーク
ダウン電圧に極めて近い値に達してこのゲート誘電体を
劣化させるか、或いは、ゲート誘電体のブレークダウン
電圧値さえにも達してトランジスタが使用できないもの
となるおそれがある。
【０００３】ＶＤＭＯＳトランジスタを用いる既知の回
路を図１に線図的に示す。この回路は、ｎｐｎバイポー
ラトランジスタＴ１と、このｎｐｎバイポーラトランジ
スタＴ１に“カスコード"配置に接続されているｎチャ
ネルＶＤＭＯＳトランジスタＴ２とを有する電流発生器
である。ｎｐｎトランジスタのエミッタは、接地符号で
示す第１電源端子に接続され、ＶＤＭＯＳトランジスタ
のドレイン端子は負荷ＲＬを経て第２電源端子ＶＤＤに
接続されている。ｎｐｎトランジスタのベースには予め
決定した電圧ＶＲが与えられ、ＶＤＭＯＳトランジスタ
のゲート端子は、定電流発生器Ｇと直列のツェナーダイ
オードＤＺで示す基準電圧発生器に接続されている。ｎ
ｐｎトランジスタＴ１のコレクタと接地端子との間には
寄生ダイオードＤ１があり、この寄生ダイオードはｎ型
コレクタ領域と、トランジスタのエミッタとして接地端
子に接続された集積回路のｐ型基板との間の逆バイアス
接合を表す。ＶＤＭＯＳトランジスタＴ２のドレイン及
びソース端子間には、他の寄生ダイオードＤ２があり、
この寄生ダイオードは、ソース電極と接触するトランジ
スタの本体領域とトランジスタのドレイン領域との間の
逆バイアス接合を表す。
【０００４】上述した回路は、電源電圧ＶＤＤと、電圧
ＶＲと、ツェナーダイオードＤＺの逆導通しきい値電圧
とに依存する値の電流を負荷ＲＬに供給しうる。トラン
ジスタＴ１が遮断すると、特に臨界的な動作状態が生じ
る。この状態では、電流発生器の電流は２つのダイオー
ドの漏洩電流からのみ得られる。電源電圧ＶＤＤと、２
つの逆バイアスダイオードの等価抵抗とに依存する電圧
が、トランジスタＴ１のコレクタとトランジスタＴ２の
ソースとの間の接続点である回路ノードＮと、大地との
間に形成される。これらの等価抵抗は、製造パラメータ
の不可避な変動のために集積回路の例毎に変化するおそ
れがあり、ある場合には、所定の電源電圧ＶＤＤに対し
ノードＮの電位が極めて高い値に達するおそれがある。
従って、ノードＮ、すなわちトランジスタＴ２のソース
端子とこのトランジスタＴ２のゲート端子との間の電圧
がゲート誘電体のブレークダウン電圧に近付く或いは達
する状態が生じるおそれがある。
【０００５】上述した危険な状態を回避する既知の手段
は、ＶＤＭＯＳトランジスタのソース及びゲート端子間
に電圧制限装置、例えば、予め決定した逆導通電圧を有
し、ＶＤＭＯＳトランジスタに対し危険であるとみなさ
れる電圧よりも低い、ゲート及びソース間の電圧で導通
するダイオードを接続することである。この解決策は上
述した電流発生器のみに適用されるものではなく、一般
に、ソース及びゲート間の電圧が危険な値に達するおそ
れがあるあらゆる分野におけるＶＤＭＯＳトランジスタ
の保護にも適用されること勿論である。
【０００６】しかし、電圧制限装置（電圧リミッタ）や
それらの接続線を設けるには、集積回路を設ける半導体
チップ上の追加の領域を要する。
【０００７】既知のＶＤＭＯＳトランジスタの構造を図
２に示す。このＶＤＭＯＳトランジスタは、ｐ導電型の
単結晶シリコン基板１１上に形成されたｎ導電型のエピ
タキシャルシリコン層１０内に形成され、主表面１２を
有する。このＶＤＭＯＳトランジスタは、本質的にエピ
タキシャル層の一部であり、トランジスタのドレイン領
域を構成するｎ型の第１領域１３と、多量にドーピング
され、従ってＰ＋で示すｐ型の第２領域１４であって、
第１領域１３を横方向で制限するとともにこの第１領域
１３をエピタキシャル層１０の他の部分から分離するた
めにこの第１領域１３を囲んで主表面１２からエピタキ
シャル層１０内に延在する当該第２領域１４と、主表面
１２から第１領域１３内に延在し、トランジスタの本体
領域を構成するｐ型の第３領域１５と、主表面１２から
第３領域１５内に延在し、この第３領域１５のエッジと
相俟ってトランジスタのチャネル１６を規定するｎ型の
第４領域９と、絶縁材料、例えば二酸化シリコンの薄肉
層１８により主表面１２から分離されて、チャネル１６
の上方に位置し且つトランジスタのゲート電極を構成す
るように主表面の上方に延在する導電材料、例えば多結
晶シリコンの層１７と、多量にドーピングされ、従って
第１領域１３よりも固有抵抗が低い、Ｎ＋で示すｎ型の
第５領域１９であって、この例では、第１領域１３より
も固有抵抗が低く且つこの第１領域１３と基板１１との
間に延在するｎ型の埋込み層２０に連結するように第１
領域１３の厚さ全体に亙ってこの第１領域１３内に延在
する当該第５領域１９と、第５領域１９とオーム接触
し、トランジスタのドレイン端子Ｄに接続されている第
１金属電極２１と、導電性のゲート層１７と接触し、ト
ランジスタのゲート端子Ｇに接続されている第２金属電
極２２と、ソース領域９の表面とオーム接触するととも
に、低固有抵抗のｐ型領域８により本体領域１５の表面
とオーム接触し、トランジスタのソース端子Ｓに接続さ
れている第３金属電極２３と、基板の主表面とオーム接
触し、集積回路全体に対し共通な、接地記号で示す端子
に接続されている第４金属電極２４とを具える。図２に
示されるように、トランジスタはエピタキシャル層１０
の、いわゆる能動領域内に形成されており、この能動領
域は、ｐ型の第２領域１４をｎ型の第１領域１３の電位
よりも低い電位、通常接地電位にバイアスすることによ
り達成される接合分離によりエピタキシャル層の他の部
分から電気的に分離されている。更に、この能動領域
は、エピタキシャル層中に部分的に埋込まれた二酸化シ
リコンの比較的厚肉のプレート、いわゆるフィールド酸
化物７により他の能動領域から表面的に分離されてい
る。この構造体は、高温度での選択酸化による既知のシ
リコン成長技術により達成される。電極２１、２２及び
２３の接点に必要とする開口のみを除いてこの構造体全
体に他の二酸化シリコン層６が被覆されている。
【０００８】高電圧に対するトランジスタの耐圧性を改
善するために、すなわち、本体／ドレイン接合における
ブレークダウン電圧を高めるために、通常多結晶シリコ
ンより成る“フィールドプレート"として既知の導電性
プレートを用いることが知られており、これら導電性プ
レートは本体／ドレイン接合とエピタキシャルシリコン
層との交差線を越えて延在するとともに、電気力線が局
部的に集中しないように表面上の電界の形状を変更する
ようにバイアスされる。
【０００９】更に、本体／ドレイン接合にまたがって高
い逆電圧が印加された状態では、薄肉のゲート酸化物層
から厚肉のフィールド酸化物層への遷移領域の下側に配
置された表面領域内にも強い電界が生じる為、これら領
域の上方にもフィールドプレートを形成することも既知
である。このようにするためには、実際に、ゲート電極
を、図２の例に示すようにフィールド酸化物の上方に延
在させるのがしばしば有利となる。
【００１０】電界を局部的に更に減少させるためには、
フィールド酸化物の下側に延在するとともに能動領域を
その周囲全体に沿って囲む拡散領域を形成する他の既知
の手段が講じられている。この種類のｐ型領域を図２に
３０で示す。
【００１１】
【発明が解決しようとする課題】本発明の目的は、特に
ソース及びゲート間の過電圧に対するＶＤＭＯＳトラン
ジスタの保護に追加の領域を用いる必要がないように、
このＶＤＭＯＳトランジスタを上述した種類の集積回路
に設けることにある。
【００１２】
【課題を解決するための手段】本発明は、第２導電型の
基板上の第１導電型の半導体材料の層内に形成された集
積回路のＶＤＭＯＳトランジスタであって、このＶＤＭ
ＯＳトランジスタが、前記基板側とは反対側の前記層の
主表面からこの層内に延在する第１導電型の第１領域
と、この第１領域を囲んで前記主表面から前記層内に延
在し、この層を横方向で画成する第２導電型の第２領域
と、前記主表面から前記第１領域内に延在する第２導電
型の第３領域と、前記主表面から前記第３領域内に延在
し、この第３領域のエッジと相俟って第１チャネルを規
定する第１導電型の第４領域と、少なくとも前記第１チ
ャネルの全体に亙って前記主表面上に延在する絶縁材料
の第１薄肉層と、少なくとも前記第１チャネルの全体に
亙って絶縁材料の前記第１薄肉層上に延在する導電材料
の第１層と、前記第１領域より低い固有抵抗を有し、前
記主表面からこの第１領域内に延在する第５領域と、こ
の第５領域と接触する第１電極と、導電材料の前記第１
層と接触する第２電極と、前記第３領域及び第４領域と
接触する第３電極と、前記第２領域に接続された第４電
極とを具え、前記第１領域と前記第５領域とが相俟って
ＶＤＭＯＳトランジスタのドレイン領域を構成し、前記
第３領域がＶＤＭＯＳトランジスタの本体領域を構成
し、前記第４領域がＶＤＭＯＳトランジスタのソース領
域を構成し、導電材料の前記第１層がＶＤＭＯＳトラン
ジスタのゲート電極を構成し、前記第２領域が前記第１
領域の接合分離領域であり、前記第１電極と、前記第２
電極と、前記第３電極とがそれぞれＶＤＭＯＳトランジ
スタのドレイン端子、ゲート端子及びソース端子に接続
され、前記第４電極が前記第２領域のバイアス端子に接
続されている当該ＶＤＭＯＳトランジスタにおいて、こ
のＶＤＭＯＳトランジスタが、前記主表面から前記第１
領域内に、前記第２領域と接触するように延在し、前記
第３領域のエッジと相俟って第２チャネルを規定する第
６領域と、少なくとも前記第２チャネル全体に亙って延
在する第２薄肉層と、少なくとも前記第２チャネル全体
に亙って延在し、前記第２電極に接続されている導電材
料の第２層とを具え、前記第３領域と前記第６領域とが
それぞれＭＯＳトランジスタのソース領域及びドレイン
領域を構成し、導電材料の前記第２層がこのＭＯＳトラ
ンジスタのゲート電極を構成し、幾何学的及び物理的パ
ラメータは、集積回路を動作させた際に、前記ＭＯＳト
ランジスタのしきい値電圧が前記ＶＤＭＯＳトランジス
タのソース及びゲート間のブレークダウン電圧よりも低
くなり、前記ＭＯＳトランジスタが電圧リミッタとして
作用するように選択されていることを特徴とする。
【００１３】
【発明の実施の形態】本発明は、以下の実施例の説明か
ら一層良好に理解しうるであろう。しかし、本発明はこ
の実施例に限定されるものではない。本発明によれば、
図２の素子と同じ素子に図２と同じ符号を付してある図
３に示すように、領域３０をその周囲の一部に対し３１
で示すように拡大し、分離領域１４と一体となるように
する。拡散領域３０，３１はｐチャネルラテラルＭＯＳ
トランジスタのドレイン領域を構成し、このトランジス
タはそのソース領域としてｎチャネルＶＤＭＯＳトラン
ジスタの本体領域１５と、そのチャネルとして本体領域
１５のエッジ及び拡散領域３０，３１間に配置されたエ
ピタキシャル層の表面領域とを有すること明らかであ
る。このラテラルＭＯＳトランジスタは、ＶＤＭＯＳト
ランジスタのゲート及びソース電極にそれぞれ接続され
たゲート及びソース電極と、分離領域１４及び基板１１
によりこの基板１１の底面上の第４電極２４に接続され
たドレイン電極とを有する。
【００１４】ＶＤＭＯＳトランジスタとして図３のＶＤ
ＭＯＳトランジスタを用いる図１の電流発生器のような
電流発生器の場合、その等価回路は、図４に示すよう
に、図中ＴＰで示す上述したｐチャネルＭＯＳトランジ
スタを有する。幾何学的及び物理的パラメータ、すなわ
ち、種々の領域の寸法、これらの固有抵抗及びこれらの
相互間隔を適切に選択することにより、ｐチャネルＭＯ
Ｓトランジスタのしきい値があらゆる動作状態の下でＶ
ＤＭＯＳトランジスタのソース及びゲート間のブレーク
ダウン電圧（Ｖgs）よりも低くなるように構成すること
ができる。代表的な１００Ｖ処理、すなわち、ソース及
びドレイン間で１００Ｖまでの電圧に耐えうるＶＤＭＯ
Ｓトランジスタを製造するような処理では、許容最大電
圧Ｖgsは約２０Ｖであり、ｐチャネルＭＯＳトランジス
タのしきい値電圧は、その本体領域、すなわちＶＤＭＯ
Ｓトランジスタのドレイン領域１３をソース領域よりも
１００Ｖ高くした場合に１０Ｖに達した。従って、ＶＤ
ＭＯＳトランジスタが保護されること明らかである。そ
の理由は、そのソース及びゲート間の電圧は決してゲー
ト誘電体のブレークダウン電圧に近い値に達しえない為
である。この点は通常の製造処理に特別な工程を付加す
ることなく達成されることも明らかである。その理由
は、図３から明らかなように電圧制限装置、すなわちｐ
チャネルＭＯＳトランジスタがＶＭＯＳトランジスタの
構造内にある為に、集積回路の更なる領域を使用するこ
となく、“レイアウト"を簡単に変更することにより、
このｐチャネルＭＯＳトランジスタが形成される為であ
る。
【００１５】このｐチャネルＭＯＳトランジスタは、特
殊化した固有抵抗の、より正確に言えば、チャネルに隣
接する領域において固有抵抗を大きくした（ドーピング
濃度を少なくした）ドレイン領域を有する為に、本質的
に高電圧型であり、従ってＶＤＭＯＳトランジスタの電
圧強度を全く拘束しないことに注意すべきである。
【００１６】上述したところでは、本発明の一実施例の
みを説明したが、本発明の範囲を逸脱することなく、種
々の変形が可能である。例えば、誘電体及びゲート電極
はＶＤＭＯＳトランジスタとｐチャネルＭＯＳトランジ
スタとで別々に形成することができ、又上述した実施例
におけるようにそれぞれ同じ二酸化シリコン及び多結晶
層で形成せずに異なる厚さにすることができ、更に、全
ての領域を上述した実施例の導電型とは逆の導電型に
し、ｐチャネルＭＯＳ保護トランジスタを有するｎチャ
ネルＶＤＭＯＳトランジスタの代わりに、ｎチャネルＭ
ＯＳ保護トランジスタを有するｐチャネルＶＤＭＯＳト
ランジスタが得られるようにすることができる。
【図面の簡単な説明】
【図１】既知の電流発生器を示す回路線図である。
【図２】既知のＶＤＭＯＳトランジスタの構造を示す、
集積回路の一部の断面図である。
【図３】本発明により保護されたＶＤＭＯＳトランジス
タの構造を示す、集積回路の一部の断面図である。
【図４】本発明により保護されたＶＤＭＯＳトランジス
タを有する電流発生器を示す回路線図である。
【符号の説明】
Ｔ１ ｎｐｎバイポーラトランジスタ Ｔ２ ｎチャネルＶＤＭＯＳトランジスタ ＲＬ 負荷 ＤＺ ツェナーダイオード Ｇ 定電流発生器 Ｄ１，Ｄ２ 寄生ダイオード ＴＰ ｐチャネルＭＯＳトランジスタ Ｇ ゲート端子 Ｓ ソース端子 Ｄ ドレイン端子 ６ 二酸化シリコン層 ８ ｐ型領域 ９ ｎ型の第４領域 １０ エピタキシャルシリコン層 １１ 単結晶シリコン基板 １２ 主表面 １３ ｎ型の第１領域 １４ ｐ型の第２領域 １５ ｐ型の第３領域 １６ チャネル １７ 導通材料の層 １８ 絶縁材料の薄肉層 １９ ｎ型の第５領域 ２０ 埋込み層 ２１ 第１金属電極 ２２ 第２金属電極 ２３ 第３金属電極 ２４ 第４金属電極 ３０，３１ 拡散領域

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第２導電型（ｐ）の基板（１１）上の第
    １導電型（ｎ）の半導体材料の層（１０）内に形成され
    た集積回路のＶＤＭＯＳトランジスタであって、このＶ
    ＤＭＯＳトランジスタが、 前記基板側とは反対側の前記層（１０）の主表面（１
    ２）からこの層（１０）内に延在する第１導電型（ｎ）
    の第１領域（１３）と、 この第１領域（１３）を囲んで前記主表面（１２）から
    前記層（１０）内に延在し、この層を横方向で画成する
    第２導電型（ｐ）の第２領域（１４）と、 前記主表面（１２）から前記第１領域（１３）内に延在
    する第２導電型（ｐ）の第３領域（１５）と、 前記主表面（１２）から前記第３領域（１５）内に延在
    し、この第３領域のエッジと相俟って第１チャネル（１
    ６）を規定する第１導電型（ｎ）の第４領域（９）と、 前記主表面（１２）上で少なくとも前記第１チャネル
    （１６）の全体に亙って延在する絶縁材料の第１薄肉層
    （１８）と、 絶縁材料の前記第１薄肉層（１８）上で少なくとも前記
    第１チャネル（１６）の全体に亙って延在する導電材料
    の第１層（１７）と、 前記第１領域（１３）より低い固有抵抗を有し、前記主
    表面（１２）からこの第１領域（１３）内に延在する第
    ５領域（１９）と、 この第５領域（１９）と接触する第１電極（２１）と、 導電材料の前記第１層（１７）と接触する第２電極（２
    ２）と、 前記第３領域（１５）及び第４領域（９）と接触する第
    ３電極（２３）と、 前記第２領域（１４）に接続された第４電極（２４）と
    を具え、 前記第１領域（１３）と前記第５領域（１９）とが相俟
    ってＶＤＭＯＳトランジスタのドレイン領域を構成し、
    前記第３領域（１５）がＶＤＭＯＳトランジスタの本体
    領域を構成し、前記第４領域（９）がＶＤＭＯＳトラン
    ジスタのソース領域を構成し、導電材料の前記第１層
    （１７）がＶＤＭＯＳトランジスタのゲート電極を構成
    しており、前記第２領域（１４）が前記第１領域（１
    ３）の接合分離領域であり、前記第１電極（２１）と、
    前記第２電極（２２）と、前記第３電極（２３）とがそ
    れぞれＶＤＭＯＳトランジスタのドレイン端子（Ｄ）、
    ゲート端子（Ｇ）及びソース端子（Ｓ）に接続され、前
    記第４電極（２４）が前記第２領域（１４）のバイアス
    端子に接続されている当該ＶＤＭＯＳトランジスタにお
    いて、 このＶＤＭＯＳトランジスタが、 前記主表面（１２）から前記第１領域（１３）内に、前
    記第２領域（１４）と接触するように延在し、前記第３
    領域（１５）のエッジと相俟って第２チャネルを規定す
    る第６領域（３０，３１）と、 少なくとも前記第２チャネル全体に亙って延在する第２
    薄肉層（１８）と、 少なくとも前記第２チャネル全体に亙って延在し、前記
    第２電極（２２）に接続されている導電材料の第２層
    （１７）とを具え、 前記第３領域（１５）と前記第６領域（３０，３１）と
    がそれぞれＭＯＳトランジスタのソース領域及びドレイ
    ン領域を構成し、導電材料の前記第２層（１７）がこの
    ＭＯＳトランジスタのゲート電極を構成し、 幾何学的及び物理的パラメータは、集積回路を動作させ
    た際に、前記ＭＯＳトランジスタのしきい値電圧が前記
    ＶＤＭＯＳトランジスタのソース及びゲート間のブレー
    クダウン電圧（Ｖgs）よりも低くなり、前記ＭＯＳトラ
    ンジスタが電圧リミッタとして作用するように選択され
    ていることを特徴とするＶＤＭＯＳトランジスタ。
  2. 【請求項２】 請求項１に記載のＶＤＭＯＳトランジス
    タにおいて、このＶＤＭＯＳトランジスタが、主表面
    （１２）上で第６領域（３０，３１）上にほぼそのエッ
    ジまで延在する比較的厚肉の絶縁材料の層を有し、この
    比較的厚肉の絶縁材料の層上に導電材料の前記第２層
    （１７）が延在していることを特徴とするＶＤＭＯＳト
    ランジスタ。
  3. 【請求項３】 請求項１又は２に記載のＶＤＭＯＳトラ
    ンジスタにおいて、導電材料の前記第１層（１７）と導
    電材料の前記第２層（１７）とで単一片を構成している
    ことを特徴とするＶＤＭＯＳトランジスタ。
  4. 【請求項４】 請求項１〜３のいずれか一項に記載のＶ
    ＤＭＯＳトランジスタにおいて、このＶＤＭＯＳトラン
    ジスタが第１導電型（ｎ）の埋込み層（２０）を有し、
    この埋込み層は前記第１領域（１３）よりも低い固有抵
    抗を有するとともに、この第１領域（１３）と前記基板
    （１１）との間に延在していることを特徴とするＶＤＭ
    ＯＳトランジスタ。
  5. 【請求項５】 請求項４に記載のＶＤＭＯＳトランジス
    タにおいて、前記第５領域（１９）が前記埋込み領域
    （２０）まで延在していることを特徴とするＶＤＭＯＳ
    トランジスタ。
  6. 【請求項６】 バイポーラトランジスタ（Ｔ１）を具
    え、このバイポーラトランジスタ（Ｔ１）に、請求項１
    〜５のいずれか一項に記載のＶＤＭＯＳトランジスタ
    （Ｔ２）がカスコード配置で接続されていることを特徴
    とする集積回路の電源発生器。
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