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JP4423466B2 - 半導体装置 - Google Patents

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Description

この発明は、静電気放電(Electrostatic Discharge:ESD)破壊などを防止するESD保護素子を形成した半導体装置に関する。
静電気放電は、半導体装置が配置されている機器の他の回路部や絶縁物、また半導体装置を取り扱う人間の人体などから発生し、半導体装置の破壊や損傷を引き起こす。ESD(以下、ESDサージという)は、半導体装置の信頼性を左右する重要な要因であり、より安定な動作を確保するためにはESDサージに対する破壊耐量を十分に高めることが望ましい。特に自動車分野等では、電荷を帯びた人や物が接触する機会が多く、このESD破壊耐量の大きいパワーICが求められている。
このESDサージから素子を保護するESD保護素子について開示している例について説明する。
第1の例では、横型高周波パワーMISFETのソース−ドレイン間に、ドレイン−基板間よりも耐圧を低くしたツェナーダイオードを設け、このツェナーダイオードをESD保護素子として、ESDサージ電流に対する破壊強度を向上させることが記載されている(特許文献1)。
第2の例では、アップドレイン型MOSFETにおいて、nウェル層の表層部にディープn+ 領域(ドレイン領域)に隣接してpベース領域が延設され、pベース領域は、ディープn+ 領域と一部が重なるように形成され、p+ 領域(pベース領域)がソース電極と接続されている。これにより、ソース・ドレイン間にサージバイパス用ダイオード(ESD保護素子)が形成されて、MOSFETをESDサージから保護できることが記載されている(特許文献2)。
つぎに、前記の例とは異なる構造の従来のESD保護素子について説明する。
図5は、従来のESD保護素子を有する半導体装置の要部断面図である。ESD保護素子70はベース−エミッタショート型のpnpトランジスタ68であり、被保護素子は横型MOSFET21である。
高濃度のp基板51上にp基板51より低濃度のpエピタキシャル層52(濃度は1×1015cm-3程度)を形成し、このpエピタキシャル層52の表面層に不純物濃度が1×1015〜1×1016cm-3程度で、厚みが2〜5μm程度の第1nウェル領域53を形成する。この第1nウェル領域53の表面層に不純物濃度が5×1016cm-3〜1×1017程度で、厚みが1μm〜2μm程度のpウェル領域54を形成する。このpウェル領域54の表面層に、nソース領域55とnドレイン領域56を形成し、このnソース領域55とnドレイン領域56に挟まれたpウェル領域54上には数十nm厚のゲート酸化膜57を介してポリシリコンでゲート電極58を形成する。nソース領域55とnドレイン領域56の表面層にはオーミック接触のための図示しない高濃度のn層を形成する。ドレイン側には高耐圧化のためのLOCOS酸化膜59を形成する。
一方、pエピタキシャル層52の表面層に、前記の第1nウェル領域53と離して、第1nウェル領域53より不純物濃度が高く、拡散深さが深い第2nウェル領域62を形成し、この第2nウェル領域62の表面層にpエミッタ領域63とこのpエミッタ領域63をショートするnショート領域64を形成する。このpエミッタ領域63とnショート領域64上にエミッタ電極66を形成し、p基板51の裏面に裏面電極67を形成する。p基板51、pエピタキシャル層52、第2nウェル領域62、pエミッタ領域63およびnショート領域64でベース−エミッタショート型のpnpトランジスタ68が形成され、このpnpトランジスタ68がESD保護素子70となる。
図6は、第2nウェル領域の拡散深さとアバランシェ電圧の関係を示す図である。第2nウェル領域62の拡散深さL5が深くなるにつれてアバランシェ電圧は低下する。前記のように、第1nウェル領域53の拡散深さL4より第2nウェル領域62の拡散深さL5を深くすることで、pnpトランジスタ68のアバランシェ電圧をMOSFET21のアバランシェ電圧より低くして、ESDサージが印加されたとき、ESD保護素子70でそのESDサージ電流を流して電荷を引き抜いて、MOSFET21をESD破壊から防止する。
また、pnpトランジスタ68において、ベースオープンの場合(nショート領域64を形成しない場合)、アバランシェ動作させるとベース−エミッタショートの場合に比べて、大幅にアバランシェ電圧が低下し、ESDサージでESD保護素子に大電流が流れてESD保護素子が破壊することがある。また、このアバランシェ電圧の温度依存性が大きくなる。
そのために、ベース−エミッタ間をショートしてpエミッタ領域63からnベース領域(第2nウェル領域62)への注入効率を抑制して、アバランシェ電圧の低下し過ぎを防止し、アバランシェ電圧の温度依存性を小さくしたベース−エミッタショート型のpnpトランジスタがESD保護素子70として用いられる。
図7は、従来の別のESD保護素子を有する半導体装置の要部断面図である。図5との違いは、製造コストを低減するために、第1nウェル領域53と第2nウェル領域62の不純物濃度と拡散深さを同じに形成して、ESD保護素子70とした点である。このように第1、第2nウェル領域53、62を同時に形成した場合、MOSFET21のアバランシェ電圧を上げるためと、pnpトランジスタ68の電流増幅率hFEを増大させて動作抵抗を下げるために、第1、第2nウェル領域53、62の不純物濃度を同じ値で下げると、図8(a)に示すように、pnpトランジスタ68とMOSFET21のアバランシェ電圧は共に上がる。図8(b)には、pnpトランジスタ68の動作抵抗の第2nウェル領域62の不純物濃度依存性を示す。
尚、ここでは、ESDサージ電流のピーク値の相当する電流(例えば60A)をIP 、その電流値(IP )での電圧値VP 、アバランシェ電圧VAVとしたとき、前記の動作抵抗は〔(VP −VAV)÷IP 〕の値をいう。
特開平10−290008号公報 図1 特開2001−127294号公報 図3
しかし、図5において、第2nウェル領域62の拡散深さL5を深くすると、pnpトランジスタ68のnベース領域である第2nウェル領域62の幅が大きくなり、正孔の輸送効率が低下して、pnpトランジスタ68の電流増幅率hFEが小さくなり、動作抵抗が高くなってしまう。
動作抵抗が高くなり、ESDサージを印加してESD保護素子70に流れるESDサージ電流が大きくなると、動作抵抗とESDサージ電流の積が大きくなり、大電流領域でのコレクタ・エミッタ間の電圧がMOSFET21のブレークダウン電圧を超えてしまい、MOSFET21をESD破壊から保護できない。
一方、この動作抵抗を小さくするために、第2nウェル領域62の拡散深さL5を浅くして、pnpトランジスタ68の電流増幅率hFEを大きくすると、図6で示すように、拡散深さL5が浅すぎると、pnpトランジスタ68のアバランシェ電圧が、MOSFET21のアバランシェ電圧より高くなり、ESD保護素子70がMOSFET21をESDサージから保護できなくなる。
また、図7においてはpnpトランジスタ68の動作抵抗を小さくするために、第1、第2nウェル領域53、62の不純物濃度を低くし過ぎると、図8(a)に示すように、pnpトランジスタ68のアバランシェ電圧がMOSFET21のアバランシェ電圧より高くなり、ESD保護素子70でMOSFET21を保護できなくなる。この発明の目的は、前記の課題を解決して、被保護素子であるMOSFETのアバランシェ電圧より低くして、動作抵抗を小さくできるESD保護素子を有する半導体装置を提供することにある。
前記の目的を達成するために、同一半導体基板に横型のMISFETと、該横型のMISFETと並列接続して配置され、ベース領域とエミッタ領域をショートしたベース−エミッタショート型の縦型のバイポーラトランジスタとを有する半導体装置において、
前記バイポーラトランジスタとpnダイオードを前記半導体基板に並列接続して配置し、該ダイオードのカソード領域が前記バイポーラトランジスタのベース領域と接続し、前記ダイオードのアバランシェ電圧が、前記バイポーラトランジスタのアバランシェ電圧および前記MISFETのアバランシェ電圧の両者より低く、かつ、前記ダイオードのカソード領域の拡散深さが、前記バイポーラトランジスタのベース領域の拡散深さより深いとよい。
また、前記ダイオードのカソード領域の不純物濃度が、前記バイポーラトランジスタのベース領域の不純物濃度より高いとよい。
また、第1導電型の第1半導体層上に該第1半導体層より低濃度の第1導電型の第2半導体層を形成し、該第2半導体層の表面層に離して形成される第2導電型の第1ウェル領域および第2ウェル領域と、該第1ウェル領域の表面層に形成される第1導電型の第3ウェル領域と、該第3ウェル領域の表面層に形成される第2導電型のソース領域およびドレイン領域と、該ソース領域とドレイン領域に挟まれた前記第3ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ソース領域上とドレイン領域上に形成されるソース電極とドレイン電極と、前記第2ウェル領域の表面層に第1導電型のエミッタ領域と、該エミッタ領域を貫通し第2ウェル領域に達して形成される第2導電型のショート領域と、前記第2ウェル領域と接して前記第2半導体層の表面層に該第2ウェル領域より拡散深さを深くして形成される第2導電型の第4ウェル領域と、前記エミッタ領域上とショート領域上に形成されるエミッタ電極と、前記第1半導体層の裏面に形成される裏面電極とを有する構成とする。
また、前記第4ウェル領域の不純物濃度が、前記第2ウェル領域の不純物濃度より高いとよい。
また、前記第2ウェル領域がバイポーラトランジスタのベース領域であり、前記第4ウェル領域がダイオードのカソード領域である構成とする。
この発明によると、ESD保護素子をベース−エミッタショート型のpnpトランジスタとpnダイオードを並列配置して形成し、pnダイオードのアバランシェ電流でpnpトランジスタを動作させることにより、pnダイオードでアバランシェ電圧を決定し、pnpトランジスタで動作抵抗を決定することができる。その結果、被保護素子であるMOSFETのアバランシェ電圧より低くしながら、動作抵抗を小さくできるESD保護素子を形成できて、被保護素子をESDサージから確実に保護することができる。
また、ESD保護素子を大面積化することでESD破壊耐量を容易に高めることができる。
実施するための最良の形態は、ESD保護素子をベース−エミッタショート型のpnpトランジスタとpnダイオードで構成し、ESD保護素子のアバランシェ電圧をpnダイオードで決定し、ESD保護素子の動作抵抗を主にベース−エミッタショート型のpnpトランジスタで決定できるようにしたことである。このような構成とすることで、ESD保護素子のアバランシェ電圧と動作電圧をほぼ独立に決定することができる。以下、実施例で詳細な説明をする。
図1は、この発明の第1実施例の半導体装置の要部断面図である。この図は、ESD保護素子20およびMOSFET21の断面図である。従来のESD保護素子70との違いは、第2nウェル領域12の外周に第2nウェル領域12と接するように第3nウェル領域15を形成した点である。pエピタキシャル層2上に形成されているMOSFET21は図5と同じ構造である。LOCOS酸化膜9の厚みは約1μmである。
高濃度のp基板1上に、このp基板1より低濃度のpエピタキシャル層2(濃度は1×1015cm-3程度)を形成し、このpエピタキシャル層2の表面層に不純物濃度が1×1015〜1×1016cm-3程度で、拡散深さが2〜5μm程度の第1nウェル領域3を形成する。この第1nウェル領域3の表面層に不純物濃度が5×1016〜1×1017cm-3程度で、拡散深さが1μm〜2μm程度のpウェル領域4を形成する。このpウェル領域4の表面層に、nソース領域5とnドレイン領域6を形成し、このnソース領域5とnドレイン領域6に挟まれたpウェル領域4上には数十nm厚のゲート酸化膜7を介してポリシリコンでゲート電極8を形成する。nソース領域5とnドレイン領域6の表面層にはオーミック接触のための図示しないn層を形成する。ドレイン側には高耐圧化のためのLOCOS酸化膜9を形成する。
一方、pエピタキシャル層2の表面層に、前記の第1nウェル領域3と離して、第1nウェル領域3より不純物濃度を例えば、0.8倍程度低く(同程度でも構わない)、拡散深さL2を第1nウェル領域3の拡散深さL1より0.8倍程度浅くして(同程度でも構わない)、第2nウェル領域12を形成する。この第2nウェル領域12の外周に第2nウェル領域12と接して、第2nウェル領域12より不純物濃度が高く、第2nウェル領域の拡散深さL2より拡散深さL3を深くした第3nウェル領域15を形成し、第2nウェル領域12の表面層にpエミッタ領域13とこのpエミッタ領域13をショートするnショート領域14を形成する。
この第3ウェル領域15の不純物濃度は、例えば、第2nウェル領域12の不純物濃度の1.5倍から10倍程度高くし(倍率が高い程、動作抵抗低減に寄与する)、拡散深さL3は第2nウェル領域12の拡散深さL2から1μm程度からp基板1に接する深さまで深くする(深い程、アバランシェ電圧は低下する)。
このpエミッタ領域13上とnショート領域14上にエミッタ電極16を形成し、p基板1の裏面に裏面電極17を形成する。p基板1、pエピタキシャル層2、第2nウェル領域12、pエミッタ領域13およびnショート領域14でベース−エミッタショート型のpnpトランジスタ18が形成され、p基板1、pエピタキシャル層2および第3nウェル領域15でpnダイオード19が形成され、この両者でESD保護素子20が形成される。このESD保護素子20の効果については図2、図3を用いて説明する。
尚、図1中のSはソース電極10と接続するソース端子、Dはドレイン電極11と接続するドレイン端子、Eはエミッタ電極16と接続するエミッタ端子、Rは裏面電極17と接続する裏面端子であり、裏面端子Rは、pnpトランジスタのコレクタ端子およびpnダイオードのアノード端子となる。また、DとEは接続され、図示しないが、SとRも接続している。
また、図1のゲート酸化膜7は窒化膜などの絶縁膜で形成してもよく、その場合は、MOSFET(Metal Oxide FET)はMISFET(Metal Insulator FET)となる。
図2は、このESD保護素子の等価回路図であり、図3は、ESD保護素子の電流・電圧曲線を示す図である。
ESDサージ電圧がエミッタ端子Eと裏面端子R間に印加されるとまずpnダイオード19がアバランシェ動作して図1で示したp基板1−pエピタキシャル層2、第3nウェル領域15−第2nウェル領域12−nショート領域14の経路でpnダイオード19のアバランシェ電流(ID )が流れる。このアバランシェ電流(ID)がベース−エミッタショート型のpnpトランジスタ18のベース電流となり、pエミッタ領域13から第2nウェル領域12に正孔が注入されて、pnpトランジスタ18が動作して、pnpトランジスタにコレクタ電流(IC )が流れ、ESDサージ電流はpnダイオード19とpnpトランジスタ18の双方に流れる。第2nウェル領域12の拡散深さL2が従来の第2nウェル領域62の拡散深さL5と比べて浅いために、このpnpトランジスタ18の電流増幅率hFEが大きくなる。
そのため、従来のpnpトランジスタ68と比べて動作抵抗が小さくなり、ESDサージ電流が流れた時のエミッタ・コレクタ間の電圧(図3の横軸で示す電圧)は大電流アバランシェ領域でも、MOSFET21のブレークダウン電圧より低く抑えられて、MOSFETをESDサージから保護することができる。ここで、図8で説明した動作抵抗について再度詳細に説明する。
図3は、動作抵抗を説明する図である。ESD保護素子20にESDサージ電圧の相当する電圧(10kVから15kV程度)を印加する。そうすると、pnダイオード19のアバランシェ電圧VAV1 で電流が流れ始め、ESD保護素子20には点線で示した曲線で電流は増大し、ESDサージ電流に相当した電流が流れる。その電流のピーク電流値IP (例えば60A)での電圧VP を測定する。これらの値を用いて、〔(VP −VAV1 )÷IP 〕の値を求めて動作抵抗とする。
尚、前記の第2nウェル領域12の不純物濃度と拡散深さを第1nウェル領域3と同じにすると、製造コストの低減が図れる。
また、第3nウェル領域15の形成箇所は、第2nウェル領域12の外周である必要は必ずしもなく、第2nウェル領域12の一部に形成して構わない。
図4は、この発明の第2実施例の半導体装置の要部断面図である。図1のESD保護素子20を3個並列接続して大面積にした場合であり、この並列数を増やすことで、容易にESD破壊耐量を大きくすることができる。
この発明の第1実施例の半導体装置の要部断面図 図1のESD保護素子の等価回路図 図1のESD保護素子の電流・電圧曲線を示す図 この発明の第2実施例の半導体装置の要部断面図 従来のESD保護素子を有する半導体装置の要部断面図 第2nウェル領域の拡散深さとアバランシェ電圧の関係を示す図 従来の別のESD保護素子を有する半導体装置の要部断面図 従来のESD保護素子において、同図(a)はnウェル領域の不純物濃度とアバランシェ電圧の関係を示す図、(同図(b)はnウェル領域の不純物濃度と動作抵抗の関係を示す図
符号の説明
1 p基板
2 pエピタキシャル層
3 第1nウェル領域
4 pウェル領域
5 nソース領域
6 nドレイン領域
7 ゲート酸化膜
8 ゲート電極
9 LOCOS酸化膜
10 ソース電極
11 ドレイン電極
12 第2nウェル領域
13 pエミッタ領域
14 nショート領域
15 第3nウェル領域
16 エミッタ電極
17 裏面電極
18 pnpトランジスタ
19 pnダイオード
20 ESD保護素子
21 MOSFET
S ソース端子
D ドレイン端子
E エミッタ端子
R 裏面端子

Claims (5)

  1. 同一半導体基板に横型のMISFETと、該横型のMISFETと並列接続して配置され、ベース領域とエミッタ領域をショートしたベース−エミッタショート型の縦型のバイポーラトランジスタとを有する半導体装置において、
    前記バイポーラトランジスタとpnダイオードを前記半導体基板に並列接続して配置し、該ダイオードのカソード領域が前記バイポーラトランジスタのベース領域と接続し、前記ダイオードのアバランシェ電圧が、前記バイポーラトランジスタのアバランシェ電圧および前記MISFETのアバランシェ電圧の両者より低く、前記ダイオードのカソード領域の拡散深さが、前記バイポーラトランジスタのベース領域の拡散深さより深いことを特徴とする半導体装置。
  2. 前記ダイオードのカソード領域の不純物濃度が、前記バイポーラトランジスタのベース領域の不純物濃度より高いことを特徴とする請求項1に記載の半導体装置。
  3. 第1導電型の第1半導体層上に該第1半導体層より低濃度の第1導電型の第2半導体層を形成し、該第2半導体層の表面層に離して形成される第2導電型の第1ウェル領域および第2ウェル領域と、該第1ウェル領域の表面層に形成される第1導電型の第3ウェル領域と、該第3ウェル領域の表面層に形成される第2導電型のソース領域およびドレイン領域と、該ソース領域とドレイン領域に挟まれた前記第3ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ソース領域上とドレイン領域上に形成されるソース電極とドレイン電極と、前記第2ウェル領域の表面層に第1導電型のエミッタ領域と、該エミッタ領域を貫通し第2ウェル領域に達して形成される第2導電型のショート領域と、前記第2ウェル領域と接して前記第2半導体層の表面層に該第2ウェル領域より拡散深さを深くして形成される第2導電型の第4ウェル領域と、前記エミッタ領域上とショート領域上に形成されるエミッタ電極と、前記第1半導体層の裏面に形成される裏面電極とを有することを特徴とする半導体装置。
  4. 前記第4ウェル領域の不純物濃度が、前記第2ウェル領域の不純物濃度より高いことを特徴とする請求項に記載の半導体装置。
  5. 前記第2ウェル領域がバイポーラトランジスタのベース領域であり、前記第4ウェル領域がダイオードのカソード領域であることを特徴とする請求項またはに記載の半導体装置。
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