JPH11111639A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11111639A JPH11111639A JP9268674A JP26867497A JPH11111639A JP H11111639 A JPH11111639 A JP H11111639A JP 9268674 A JP9268674 A JP 9268674A JP 26867497 A JP26867497 A JP 26867497A JP H11111639 A JPH11111639 A JP H11111639A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000005468 ion implantation Methods 0.000 claims abstract description 53
- 238000002955 isolation Methods 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 150000002500 ions Chemical class 0.000 claims abstract description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 23
- 238000009792 diffusion process Methods 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 39
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 238000002513 implantation Methods 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 17
- 230000003071 parasitic effect Effects 0.000 description 11
- 238000000926 separation method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 238000005498 polishing Methods 0.000 description 7
- 238000001459 lithography Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 241000282326 Felis catus Species 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
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Abstract
(57)【要約】
【課題】充分なウェル分離耐圧を持ちながら、低閾値、
低接合容量を実現しつつ、簡単に分離耐圧を改善するこ
とのできる半導体装置及びその製造方法を提供するこ
と。 【解決手段】基板２１に形成されたトレンチ２６に埋め
込み酸化膜２７が堆積され、基板２１の表面に酸化膜２
２が形成されている。そして、ウェル境界領域３０2 上
の基板２１上にのみ、適当な材質、膜厚の減速材２８が
配置されて第１のイオン注入及び第２のイオン注入が行
われる。これにより、ウェル境界領域以外の領域３０1
に比べて、ウェル境界領域３０2 でのウェルプロファイ
ルは浅い方へずれる。注入条件を調節することにより、
本来、トレンチ２７の底近傍にピークを有するレトログ
レードウェルがウェル境界領域３０2 でのみ浅くなり、
寄生ＭＯＳの反転を防止する。
低接合容量を実現しつつ、簡単に分離耐圧を改善するこ
とのできる半導体装置及びその製造方法を提供するこ
と。 【解決手段】基板２１に形成されたトレンチ２６に埋め
込み酸化膜２７が堆積され、基板２１の表面に酸化膜２
２が形成されている。そして、ウェル境界領域３０2 上
の基板２１上にのみ、適当な材質、膜厚の減速材２８が
配置されて第１のイオン注入及び第２のイオン注入が行
われる。これにより、ウェル境界領域以外の領域３０1
に比べて、ウェル境界領域３０2 でのウェルプロファイ
ルは浅い方へずれる。注入条件を調節することにより、
本来、トレンチ２７の底近傍にピークを有するレトログ
レードウェルがウェル境界領域３０2 でのみ浅くなり、
寄生ＭＯＳの反転を防止する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＣＭＯＳ
型の半導体装置及びその製造方法に関するもので、特に
ウェル境界付近のウェル不純物プロファイルの形成方法
に関する。
型の半導体装置及びその製造方法に関するもので、特に
ウェル境界付近のウェル不純物プロファイルの形成方法
に関する。
【０００２】
【従来の技術】初めに、従来技術に於けるウェル形成の
問題点について、ＣＭＯＳ集積回路装置の場合を例にと
って説明する。最初に、図５を参照して、素子分離、ウ
ェル形成工程を中心に、その製造工程を簡単に説明す
る。
問題点について、ＣＭＯＳ集積回路装置の場合を例にと
って説明する。最初に、図５を参照して、素子分離、ウ
ェル形成工程を中心に、その製造工程を簡単に説明す
る。
【０００３】先ず、図５（ａ）に示されるように、基板
１上にバッファ酸化膜２が、例えば３５０オングストロ
ーム程度形成される。この場合、上記基板１は、ｎ型で
も、ｐ型でも良い。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）の第１
ストッパ材３として、ＳｉＮや多結晶シリコン等の酸化
膜よりポリッシングレートの遅い材料がバッファ酸化膜
２上に堆積される。次に、図示されないがマスク材とし
てＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉ
ｃａｔｅ）酸化膜等が堆積される。
１上にバッファ酸化膜２が、例えば３５０オングストロ
ーム程度形成される。この場合、上記基板１は、ｎ型で
も、ｐ型でも良い。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）の第１
ストッパ材３として、ＳｉＮや多結晶シリコン等の酸化
膜よりポリッシングレートの遅い材料がバッファ酸化膜
２上に堆積される。次に、図示されないがマスク材とし
てＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉ
ｃａｔｅ）酸化膜等が堆積される。
【０００４】そして、上記マスク材上にレジスト（図示
せず）が塗布されて、トレンチ４が形成される領域のみ
レジストがなくなるようにパターニングが行われる。続
いて、マスク材が選択的に除去される。その後、レジス
トが剥離され、第１ストッパ材３、バッファ酸化膜２が
順次エッチングされ、更に基板１にトレンチ４が形成さ
れる。
せず）が塗布されて、トレンチ４が形成される領域のみ
レジストがなくなるようにパターニングが行われる。続
いて、マスク材が選択的に除去される。その後、レジス
トが剥離され、第１ストッパ材３、バッファ酸化膜２が
順次エッチングされ、更に基板１にトレンチ４が形成さ
れる。
【０００５】次に、図５（ｂ）に示されるように、トレ
ンチ４内が酸化されてＴＥＯＳ等の酸化膜５がトレンチ
４内に堆積されて埋め込み酸化膜となる。そして、ポリ
ッシングレートの遅い材料が堆積されて、トレンチ４が
大面積で存在している領域以外の部分ではこれが選択的
に除去され、第２ストッパ材が形成される。但し、大面
積のトレンチが存在しないとき等、必要のない場合もあ
るので、ここでは第２ストッパ材は図示しないものとす
る。その後、ＣＭＰが用いられて、全体が平坦化され
る。
ンチ４内が酸化されてＴＥＯＳ等の酸化膜５がトレンチ
４内に堆積されて埋め込み酸化膜となる。そして、ポリ
ッシングレートの遅い材料が堆積されて、トレンチ４が
大面積で存在している領域以外の部分ではこれが選択的
に除去され、第２ストッパ材が形成される。但し、大面
積のトレンチが存在しないとき等、必要のない場合もあ
るので、ここでは第２ストッパ材は図示しないものとす
る。その後、ＣＭＰが用いられて、全体が平坦化され
る。
【０００６】次いで、図５（ｃ）に示されるように、第
１ストッパ材３が剥離される。次に、図５（ｄ）に示さ
れるように、ｐ型トランジスタが形成される領域にはｎ
型のウェル（ｎウェル）６が、一方ｎ型トランジスタが
形成される領域にはｐ型のウェル（ｐウェル）７が、そ
れぞれ形成される。そして、各トランジスタが所望の電
気的特性となるように、チャネルとなる領域にイオン注
入が行われて、その不純物プロファイルが、後述するよ
うにコントロールされる。
１ストッパ材３が剥離される。次に、図５（ｄ）に示さ
れるように、ｐ型トランジスタが形成される領域にはｎ
型のウェル（ｎウェル）６が、一方ｎ型トランジスタが
形成される領域にはｐ型のウェル（ｐウェル）７が、そ
れぞれ形成される。そして、各トランジスタが所望の電
気的特性となるように、チャネルとなる領域にイオン注
入が行われて、その不純物プロファイルが、後述するよ
うにコントロールされる。
【０００７】そして、基板１全面のバッファ酸化膜２を
除去した後、基板１上の表面部にゲート酸化膜８が形成
され、その上にゲート電極９が形成される。続いて、イ
オン注入が行われて基板１の表面にＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）が形成される（図示せ
ず）。次いで、側壁１０が形成された後、イオン注入及
び熱工程が行われることにより、拡散層１１及び１２が
形成される。
除去した後、基板１上の表面部にゲート酸化膜８が形成
され、その上にゲート電極９が形成される。続いて、イ
オン注入が行われて基板１の表面にＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）が形成される（図示せ
ず）。次いで、側壁１０が形成された後、イオン注入及
び熱工程が行われることにより、拡散層１１及び１２が
形成される。
【０００８】次に、図５（ｅ）に示されるように、基板
全体にＳｉＯ2 等の絶縁膜１３が堆積されて、第１の層
間膜とされる。そして、電気的接続を図りたい領域の
み、その絶縁膜１３が選択的に除去されてコンタクト孔
が形成される。ここで、絶縁膜１３上に、導電性の材料
が用いられて第１の配線１４が形成される。
全体にＳｉＯ2 等の絶縁膜１３が堆積されて、第１の層
間膜とされる。そして、電気的接続を図りたい領域の
み、その絶縁膜１３が選択的に除去されてコンタクト孔
が形成される。ここで、絶縁膜１３上に、導電性の材料
が用いられて第１の配線１４が形成される。
【０００９】以降、必要に応じて、図示されないが、第
２、第３の層間膜及び配線が形成される。これらの配線
形成が完了した後、表面がＳｉＮ等の保護膜１５で覆わ
れてＣＭＯＳ集積回路装置が完成する。
２、第３の層間膜及び配線が形成される。これらの配線
形成が完了した後、表面がＳｉＮ等の保護膜１５で覆わ
れてＣＭＯＳ集積回路装置が完成する。
【００１０】次に、ウェル境界に於ける素子分離耐圧
と、耐圧の維持のための方策について説明する。図６
は、図５の工程に従って作製された回路装置のウェル境
界付近のウェル構造を示した断面図である。したがっ
て、図５と同一の構成要素には同一の参照番号を付して
説明は省略する。
と、耐圧の維持のための方策について説明する。図６
は、図５の工程に従って作製された回路装置のウェル境
界付近のウェル構造を示した断面図である。したがっ
て、図５と同一の構成要素には同一の参照番号を付して
説明は省略する。
【００１１】図６（ａ）に示されるような状態に於い
て、ｐウェル７内のｎ+ 拡散層１２にＶN （＋バイア
ス）、そしてｎウェル６、ｐウェル７に０Ｖがかかって
いる時を考える。この場合、ｎ+ 拡散層１２／ｐウェル
７間の接合は、いわゆる逆方向であり、電流は流れな
い。しかし、ＶN の値を大きくしていくと、ｎ+ 拡散層
１２／ｐウェル７間の空乏層１７が、図示矢印Ａで表さ
れる方向のｐウェル７側に延びていく。
て、ｐウェル７内のｎ+ 拡散層１２にＶN （＋バイア
ス）、そしてｎウェル６、ｐウェル７に０Ｖがかかって
いる時を考える。この場合、ｎ+ 拡散層１２／ｐウェル
７間の接合は、いわゆる逆方向であり、電流は流れな
い。しかし、ＶN の値を大きくしていくと、ｎ+ 拡散層
１２／ｐウェル７間の空乏層１７が、図示矢印Ａで表さ
れる方向のｐウェル７側に延びていく。
【００１２】そして、図６（ｂ）に示されるように、ｎ
+ 拡散層１２・ｎウェル６間に存在するｐウェル７の領
域が全て空乏化すると、ｎ+ 拡散層１２・ｎウェル６間
でパンチスルーが起き、図示矢印Ｃ1 方向に電流が流れ
る。この時点でのＶN は、分離耐圧と称される。
+ 拡散層１２・ｎウェル６間に存在するｐウェル７の領
域が全て空乏化すると、ｎ+ 拡散層１２・ｎウェル６間
でパンチスルーが起き、図示矢印Ｃ1 方向に電流が流れ
る。この時点でのＶN は、分離耐圧と称される。
【００１３】もちろん、分離耐圧は電源電圧に対して充
分大きくなければならず、耐圧を高めるにはトレンチを
深くして分離距離（図６（ａ）には矢印Ｂ1 で示され
る）を長くとるか、ｐウェル７の不純物濃度を高くして
空乏層１７の伸びを制限する必要がある。但し、上記分
離距離を長くとるためにトレンチ幅を広げるのは、集積
度の点から好ましくないので過度には行われない。例え
ば、トレンチ深さ０．７μｍ、分離幅０．４μｍ、電源
電圧３．３Ｖとすれば、トレンチの底近傍（深さ０．８
〜０．９μｍ）に１．０〜５．０×１０17ｃｍ-3程度の
ピーク濃度を持つように不純物濃度を設定すれば良い。
分大きくなければならず、耐圧を高めるにはトレンチを
深くして分離距離（図６（ａ）には矢印Ｂ1 で示され
る）を長くとるか、ｐウェル７の不純物濃度を高くして
空乏層１７の伸びを制限する必要がある。但し、上記分
離距離を長くとるためにトレンチ幅を広げるのは、集積
度の点から好ましくないので過度には行われない。例え
ば、トレンチ深さ０．７μｍ、分離幅０．４μｍ、電源
電圧３．３Ｖとすれば、トレンチの底近傍（深さ０．８
〜０．９μｍ）に１．０〜５．０×１０17ｃｍ-3程度の
ピーク濃度を持つように不純物濃度を設定すれば良い。
【００１４】次に、図６（ｃ）に示されるような、ｎウ
ェル６にＶNW（＋バイアス）、ｐウェル７内のｎ+ 拡散
層１２及びｐウェル７に０Ｖがかかっている時を考え
る。この場合、ｎウェル６・埋め込み酸化膜５・ｐウェ
ル７は、いわゆるｎ型ＭＯＳ構造のゲート・ゲート酸化
膜・ｐウェルと同等であり、ｎウェル６がバイアスされ
ることによってｐウェル７のトレンチ側面に沿った部分
が、図示Ｄとして表されるように反転し、チャネルが形
成される。この場合、電流は図示矢印Ｃ2 方向に流れ
る。このような縦型寄生ＭＯＳが動作すると、図示矢印
Ｂ2 で示される実効的な分離距離が短くなるため、分離
耐圧が低下する。
ェル６にＶNW（＋バイアス）、ｐウェル７内のｎ+ 拡散
層１２及びｐウェル７に０Ｖがかかっている時を考え
る。この場合、ｎウェル６・埋め込み酸化膜５・ｐウェ
ル７は、いわゆるｎ型ＭＯＳ構造のゲート・ゲート酸化
膜・ｐウェルと同等であり、ｎウェル６がバイアスされ
ることによってｐウェル７のトレンチ側面に沿った部分
が、図示Ｄとして表されるように反転し、チャネルが形
成される。この場合、電流は図示矢印Ｃ2 方向に流れ
る。このような縦型寄生ＭＯＳが動作すると、図示矢印
Ｂ2 で示される実効的な分離距離が短くなるため、分離
耐圧が低下する。
【００１５】すなわち、ｐウェル７内のｎ+ 拡散層１２
をバイアスする場合と、ｎウェル６をバイアスする場合
とでは、後者の方が耐圧が低くなる傾向がある。後者の
モードに於ける耐圧を改善するためには、トレンチを深
くしても、寄生ＭＯＳが動作すると実効的な分離距離は
変わらないため、ｐウェル７の不純物濃度を高くして寄
生ＭＯＳの閾値を高め、反転しにくくするしかない。
をバイアスする場合と、ｎウェル６をバイアスする場合
とでは、後者の方が耐圧が低くなる傾向がある。後者の
モードに於ける耐圧を改善するためには、トレンチを深
くしても、寄生ＭＯＳが動作すると実効的な分離距離は
変わらないため、ｐウェル７の不純物濃度を高くして寄
生ＭＯＳの閾値を高め、反転しにくくするしかない。
【００１６】
【発明が解決しようとする課題】図７は、上述した縦型
寄生ＭＯＳの動作が抑えられるようにｐウェルのプロフ
ァイルを変更した様子を示したもので、（ａ）が変更前
のウェルプロファイルを示した図、（ｂ）が変更後のウ
ェルプロファイルを示した図である。
寄生ＭＯＳの動作が抑えられるようにｐウェルのプロフ
ァイルを変更した様子を示したもので、（ａ）が変更前
のウェルプロファイルを示した図、（ｂ）が変更後のウ
ェルプロファイルを示した図である。
【００１７】図７（ａ）に示される変更前のプロファイ
ルは、基板表面のウェル濃度が低く、低閾値・低接合容
量が可能なレトログレードウェル（Ｒｅｔｒｏｇｒａｄ
ｅ−ｗｅｌｌ）とされる。寄生ＭＯＳの動作を抑えるに
は、トレンチ深さに対し、その半分程度の深さに不純物
のピークを持つようなイオン注入を追加するのが効果的
である。例えば、上述の深さ０．８〜０．９μｍに１．
０〜５．０Ｘ１０17ｃｍ-3程度のピークを持つウェルプ
ロファイルに対して、トレンチの半分程度の深さ（０．
３〜０．４μｍ）程度のピークを持つように、イオン注
入によりプロファイルを修正すればよい。
ルは、基板表面のウェル濃度が低く、低閾値・低接合容
量が可能なレトログレードウェル（Ｒｅｔｒｏｇｒａｄ
ｅ−ｗｅｌｌ）とされる。寄生ＭＯＳの動作を抑えるに
は、トレンチ深さに対し、その半分程度の深さに不純物
のピークを持つようなイオン注入を追加するのが効果的
である。例えば、上述の深さ０．８〜０．９μｍに１．
０〜５．０Ｘ１０17ｃｍ-3程度のピークを持つウェルプ
ロファイルに対して、トレンチの半分程度の深さ（０．
３〜０．４μｍ）程度のピークを持つように、イオン注
入によりプロファイルを修正すればよい。
【００１８】しかしながら、図７（ｂ）から明らかなよ
うに、元のレトログレードウェル（図７（ａ）参照）に
対して基板表面での不純物濃度が高くなってしまう。そ
のため、閾値が下げられない、拡散層接合容量が高くな
る等の弊害が出てしまう。
うに、元のレトログレードウェル（図７（ａ）参照）に
対して基板表面での不純物濃度が高くなってしまう。そ
のため、閾値が下げられない、拡散層接合容量が高くな
る等の弊害が出てしまう。
【００１９】次に、これらの弊害を回避するために、別
マスクを用いてウェルを打ち分ける方法について説明す
る。図８（ａ）は、ウェル形成が終わった直後の半導体
装置の状態を示している。この時点では、図９（ａ）の
ウェルプロファイルに示されるように、ウェルはどの場
所でも均一であり、レトログレードウェルである。
マスクを用いてウェルを打ち分ける方法について説明す
る。図８（ａ）は、ウェル形成が終わった直後の半導体
装置の状態を示している。この時点では、図９（ａ）の
ウェルプロファイルに示されるように、ウェルはどの場
所でも均一であり、レトログレードウェルである。
【００２０】次に、図８（ｂ）に示されるように、リソ
グラフィ工程にてウェル境界近傍のｎウェル領域６及び
ｐウェル領域７のみにイオン注入がなされるように、レ
ジスト１９を用いてパターニングが行われる。続いて、
イオン注入を用いて、図７（ｂ）に示されるようなプロ
ファイルになるように、追加のイオン注入が行われる。
この場合、ウェル境界領域外のｎウェル領域６1 のウェ
ルプロファイルは、図９（ｂ）に示されるようになる。
また、ウェル境界領域のｎウェル領域６2 のウェルプロ
ファイルは、図９（ｃ）に示されるようになる。
グラフィ工程にてウェル境界近傍のｎウェル領域６及び
ｐウェル領域７のみにイオン注入がなされるように、レ
ジスト１９を用いてパターニングが行われる。続いて、
イオン注入を用いて、図７（ｂ）に示されるようなプロ
ファイルになるように、追加のイオン注入が行われる。
この場合、ウェル境界領域外のｎウェル領域６1 のウェ
ルプロファイルは、図９（ｂ）に示されるようになる。
また、ウェル境界領域のｎウェル領域６2 のウェルプロ
ファイルは、図９（ｃ）に示されるようになる。
【００２１】この方法を用いれば、ウェル境界領域以外
のウェルプロファイルは元のままであるから、低閾値・
低接合容量は維持される。しかしながら、ｎウェル、ｐ
ウェルの何れについてもこうした工程を適用することを
考慮した場合、余分に２枚のマスク、２度のリソグラフ
ィ工程が必要なのは言うまでもない。加えて、余分にマ
スク、リソグラフィを行うことは、合わせずれを考慮す
ると実用上は困難なものである。
のウェルプロファイルは元のままであるから、低閾値・
低接合容量は維持される。しかしながら、ｎウェル、ｐ
ウェルの何れについてもこうした工程を適用することを
考慮した場合、余分に２枚のマスク、２度のリソグラフ
ィ工程が必要なのは言うまでもない。加えて、余分にマ
スク、リソグラフィを行うことは、合わせずれを考慮す
ると実用上は困難なものである。
【００２２】上述したように、ウェル境界に於いて縦型
寄生ＭＯＳが動作することによる分離耐圧の低下を防ぐ
ためには、ウェルの不純物濃度を高くする必要がある
が、低閾値の実現困難、及び接合容量の増加を招いてし
まう。また、ウェル境界領域のみにイオン注入を追加し
て耐圧を改善することもできるが、これによって余分な
マスク、工程が必要になるという課題を有している。
寄生ＭＯＳが動作することによる分離耐圧の低下を防ぐ
ためには、ウェルの不純物濃度を高くする必要がある
が、低閾値の実現困難、及び接合容量の増加を招いてし
まう。また、ウェル境界領域のみにイオン注入を追加し
て耐圧を改善することもできるが、これによって余分な
マスク、工程が必要になるという課題を有している。
【００２３】したがって、この発明の目的は、ウェル境
界領域のウェル濃度は高く、素子領域のウェル濃度は低
くなるようなウェル構造を簡便な方法で実現することに
よって、低閾値・低接合容量を実現しつつ、簡単に分離
耐圧を改善することのできる半導体装置及びその製造方
法を提供することである。
界領域のウェル濃度は高く、素子領域のウェル濃度は低
くなるようなウェル構造を簡便な方法で実現することに
よって、低閾値・低接合容量を実現しつつ、簡単に分離
耐圧を改善することのできる半導体装置及びその製造方
法を提供することである。
【００２４】
【課題を解決するための手段】すなわちこの発明は、半
導体基板の素子分離領域に溝を形成する第１の工程と、
上記溝内に素子分離絶縁膜を埋め込む第２の工程と、上
記半導体基板の第１導電型の素子形成領域と第２導電型
の素子形成領域との間の上記素子分離絶縁膜上に選択的
に、上記素子分離絶縁膜との界面近傍で上記第１導電型
及び第２導電型の素子形成領域に注入されるイオンの減
速材を堆積する第３の工程と、上記第１導電型及び第２
導電型の素子形成領域にウェルを形成するためにそれぞ
れ第１のイオン注入を行う第４の工程と、上記素子形成
領域に上記第１のイオン注入とは異なるプロファイルで
それぞれ第２のイオン注入を行う第５の工程とを具備す
ることを特徴とする。
導体基板の素子分離領域に溝を形成する第１の工程と、
上記溝内に素子分離絶縁膜を埋め込む第２の工程と、上
記半導体基板の第１導電型の素子形成領域と第２導電型
の素子形成領域との間の上記素子分離絶縁膜上に選択的
に、上記素子分離絶縁膜との界面近傍で上記第１導電型
及び第２導電型の素子形成領域に注入されるイオンの減
速材を堆積する第３の工程と、上記第１導電型及び第２
導電型の素子形成領域にウェルを形成するためにそれぞ
れ第１のイオン注入を行う第４の工程と、上記素子形成
領域に上記第１のイオン注入とは異なるプロファイルで
それぞれ第２のイオン注入を行う第５の工程とを具備す
ることを特徴とする。
【００２５】またこの発明は、半導体基板の第１導電型
の素子形成領域と第２導電型の素子形成領域に選択的に
堆積膜を形成する第１の工程と、上記半導体基板の素子
形成領域に上記堆積膜を形成した状態で上記半導体基板
の素子分離領域に溝を形成する第２の工程と、上記溝内
を含む上記半導体基板上に素子分離絶縁膜を堆積させる
第３の工程と、上記堆積膜をストッパとして上記半導体
基板全体の表面が平坦化するまで上記素子分離絶縁膜を
後退させる第４の工程と、露出した上記堆積膜を除去し
て、上記第１導電型及び第２導電型の素子形成領域への
イオン注入時、第１導電型の素子形成領域と第２導電型
の素子形成領域との間の上記素子分離絶縁膜との界面近
傍に注入されるイオンが減速されるように上記素子分離
絶縁膜を突出させる第５の工程と、上記第１導電型及び
第２導電型の素子形成領域にウェルを形成するためにそ
れぞれ第１のイオン注入を行う第６の工程と、上記素子
形成領域に上記第１のイオン注入とは異なるプロファイ
ルでそれぞれ第２のイオン注入を行う第７の工程とを具
備することを特徴とする。
の素子形成領域と第２導電型の素子形成領域に選択的に
堆積膜を形成する第１の工程と、上記半導体基板の素子
形成領域に上記堆積膜を形成した状態で上記半導体基板
の素子分離領域に溝を形成する第２の工程と、上記溝内
を含む上記半導体基板上に素子分離絶縁膜を堆積させる
第３の工程と、上記堆積膜をストッパとして上記半導体
基板全体の表面が平坦化するまで上記素子分離絶縁膜を
後退させる第４の工程と、露出した上記堆積膜を除去し
て、上記第１導電型及び第２導電型の素子形成領域への
イオン注入時、第１導電型の素子形成領域と第２導電型
の素子形成領域との間の上記素子分離絶縁膜との界面近
傍に注入されるイオンが減速されるように上記素子分離
絶縁膜を突出させる第５の工程と、上記第１導電型及び
第２導電型の素子形成領域にウェルを形成するためにそ
れぞれ第１のイオン注入を行う第６の工程と、上記素子
形成領域に上記第１のイオン注入とは異なるプロファイ
ルでそれぞれ第２のイオン注入を行う第７の工程とを具
備することを特徴とする。
【００２６】更にこの発明は、半導体基板と、この半導
体基板内に設定される第１導電型の素子形成領域及び第
２導電型の素子形成領域と、少なくとも上記第１導電型
の素子形成領域と第２導電型の素子形成領域間の素子分
離領域に形成された溝と、上記溝内に堆積された素子分
離絶縁膜と、上記半導体基板の表面部で上記素子分離絶
縁膜以外の領域に形成された拡散層領域とを有する埋め
込み素子分離構造を用いた半導体装置に於いて、上記素
子形成領域は、上記素子分離領域との界面近傍の第１の
領域では、第１のピーク及び第２のピークを有する第１
の不純物プロファイルを備え、上記第１の領域とは異な
る第２の領域では、第３のピーク及び第４のピークを有
する第２の不純物プロファイルを備え、且つ上記第３の
ピーク及び第４のピークは、それぞれ上記第１のピーク
及び第２のピークよりも深い位置に設定されていること
を特徴とする。
体基板内に設定される第１導電型の素子形成領域及び第
２導電型の素子形成領域と、少なくとも上記第１導電型
の素子形成領域と第２導電型の素子形成領域間の素子分
離領域に形成された溝と、上記溝内に堆積された素子分
離絶縁膜と、上記半導体基板の表面部で上記素子分離絶
縁膜以外の領域に形成された拡散層領域とを有する埋め
込み素子分離構造を用いた半導体装置に於いて、上記素
子形成領域は、上記素子分離領域との界面近傍の第１の
領域では、第１のピーク及び第２のピークを有する第１
の不純物プロファイルを備え、上記第１の領域とは異な
る第２の領域では、第３のピーク及び第４のピークを有
する第２の不純物プロファイルを備え、且つ上記第３の
ピーク及び第４のピークは、それぞれ上記第１のピーク
及び第２のピークよりも深い位置に設定されていること
を特徴とする。
【００２７】この発明にあっては、素子形成領域に於け
るウェル境界領域上のみ所定の材質及び膜厚の減速材ま
たは操作分離絶縁膜の突出部分を配置した後、イオン注
入を行う。その結果、ウェル境界でのウェルプロファイ
ルは浅い方へシフトする。
るウェル境界領域上のみ所定の材質及び膜厚の減速材ま
たは操作分離絶縁膜の突出部分を配置した後、イオン注
入を行う。その結果、ウェル境界でのウェルプロファイ
ルは浅い方へシフトする。
【００２８】このように、イオン注入条件を調節するこ
とにより、本来トレンチの底近傍にピークを有するレト
ログレードウェルがウェル境界領域でのみ浅い部分にく
るため、寄生ＭＯＳの反転を防止することができ、且つ
ウェルを打ち分ける場合と比較して、マスク及び工程数
を削減することができる。
とにより、本来トレンチの底近傍にピークを有するレト
ログレードウェルがウェル境界領域でのみ浅い部分にく
るため、寄生ＭＯＳの反転を防止することができ、且つ
ウェルを打ち分ける場合と比較して、マスク及び工程数
を削減することができる。
【００２９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の第１の実
施の形態に係るＣＭＯＳ集積回路装置の製造工程を示し
た断面図である。
の実施の形態を説明する。図１は、この発明の第１の実
施の形態に係るＣＭＯＳ集積回路装置の製造工程を示し
た断面図である。
【００３０】先ず、ｎ型若しくはｐ型の基板２１上に、
埋め込み素子分離法が用いられて素子分離が行われる。
すなわち、図１（ａ）に示されるように、基板２１上に
バッファ酸化膜２２が、例えば３５０オングストローム
程度形成される。次いで、ＣＭＰの第１ストッパ材２３
として、ＳｉＮや多結晶シリコン等の酸化膜よりポリッ
シングレートの遅い材料がバッファ酸化膜２２上に堆積
される。次に、マスク材２４として、ＴＥＯＳ酸化膜等
が第１ストッパ材２３上に堆積される。そして、上記マ
スク材２４上に、レジスト２５が塗布される。
埋め込み素子分離法が用いられて素子分離が行われる。
すなわち、図１（ａ）に示されるように、基板２１上に
バッファ酸化膜２２が、例えば３５０オングストローム
程度形成される。次いで、ＣＭＰの第１ストッパ材２３
として、ＳｉＮや多結晶シリコン等の酸化膜よりポリッ
シングレートの遅い材料がバッファ酸化膜２２上に堆積
される。次に、マスク材２４として、ＴＥＯＳ酸化膜等
が第１ストッパ材２３上に堆積される。そして、上記マ
スク材２４上に、レジスト２５が塗布される。
【００３１】次に、トレンチ２６が形成される領域の
み、レジスト２５がなくなるようにパターニングが行わ
れる。続いて、図１（ｂ）に示されるように、マスク材
２４が選択的に除去される。
み、レジスト２５がなくなるようにパターニングが行わ
れる。続いて、図１（ｂ）に示されるように、マスク材
２４が選択的に除去される。
【００３２】その後、レジストが剥離され、図１（ｃ）
に示されるように、第１ストッパ材２３、酸化膜２２が
順次エッチングされ、更に基板２１にトレンチ２６が形
成される。続いて、図１（ｄ）に示されるように、第１
ストッパ材２３上のマスク２４が剥離される。
に示されるように、第１ストッパ材２３、酸化膜２２が
順次エッチングされ、更に基板２１にトレンチ２６が形
成される。続いて、図１（ｄ）に示されるように、第１
ストッパ材２３上のマスク２４が剥離される。
【００３３】次いで、図１（ｅ）に示されるように、ト
レンチ２６内が酸化され、ＴＥＯＳ等の酸化膜がトレン
チ２６内に堆積されて埋め込み酸化膜２７となる。そし
て、ポリッシングレートの遅い材料が堆積されて、トレ
ンチ２６が大面積で存在している領域以外の部分ではこ
れが選択的に除去され、第２ストッパ材が形成される。
但し、大面積のトレンチが存在しないとき等、必要のな
い場合もあるので、ここでは第２ストッパ材は図示しな
いものとする。その後、ＣＭＰが用いられて、全体が平
坦化される。
レンチ２６内が酸化され、ＴＥＯＳ等の酸化膜がトレン
チ２６内に堆積されて埋め込み酸化膜２７となる。そし
て、ポリッシングレートの遅い材料が堆積されて、トレ
ンチ２６が大面積で存在している領域以外の部分ではこ
れが選択的に除去され、第２ストッパ材が形成される。
但し、大面積のトレンチが存在しないとき等、必要のな
い場合もあるので、ここでは第２ストッパ材は図示しな
いものとする。その後、ＣＭＰが用いられて、全体が平
坦化される。
【００３４】全体が平坦化されると、図１（ｆ）に示さ
れるように、第１ストッパ材２３が剥離される。そし
て、第１ストッパ材２３が剥離された後、図１（ｇ）に
示されるように、所定の膜厚及び材料で構成される減速
材２８が埋め込み酸化膜２７上に堆積され、ウェル境界
領域以外の領域は選択的に除去される。
れるように、第１ストッパ材２３が剥離される。そし
て、第１ストッパ材２３が剥離された後、図１（ｇ）に
示されるように、所定の膜厚及び材料で構成される減速
材２８が埋め込み酸化膜２７上に堆積され、ウェル境界
領域以外の領域は選択的に除去される。
【００３５】ここで、上記減速材２８の膜厚は、これを
透過してイオン注入がなされることによって、不純物プ
ロファイルが浅い方にシフトする際のシフト量が、丁度
トレンチ深さの１／２程度になるような膜厚に設定され
る。
透過してイオン注入がなされることによって、不純物プ
ロファイルが浅い方にシフトする際のシフト量が、丁度
トレンチ深さの１／２程度になるような膜厚に設定され
る。
【００３６】また、減速材２８の材料としては、下地の
ＳｉＯ2 に対してエッチング選択比のあるもの（例え
ば、ＳｉＮ、多結晶シリコン、アモルファスシリコン、
シリサイド等）を用いた方が、後述する剥離の際に都合
が良い。
ＳｉＯ2 に対してエッチング選択比のあるもの（例え
ば、ＳｉＮ、多結晶シリコン、アモルファスシリコン、
シリサイド等）を用いた方が、後述する剥離の際に都合
が良い。
【００３７】次に、図１（ｈ）に示されるように、ウェ
ルのイオン注入が行われる。このイオン注入は、２回に
分けて行われる。１回目のイオン注入は、減速材２８が
配置されていない（ｐ型）ウェル境界領域以外の（ｐ
型）素子形成領域３０1 に於いて、不純物のピークがト
レンチ底面付近にくるような条件で行われる。このと
き、減速材２８上の一部及びｐウェル境界領域以外のｐ
型素子形成領域３０1 が形成されない側、すなわちｎ型
素子形成領域側の酸化膜２２、２７上に、レジスト２９
が塗布される。
ルのイオン注入が行われる。このイオン注入は、２回に
分けて行われる。１回目のイオン注入は、減速材２８が
配置されていない（ｐ型）ウェル境界領域以外の（ｐ
型）素子形成領域３０1 に於いて、不純物のピークがト
レンチ底面付近にくるような条件で行われる。このと
き、減速材２８上の一部及びｐウェル境界領域以外のｐ
型素子形成領域３０1 が形成されない側、すなわちｎ型
素子形成領域側の酸化膜２２、２７上に、レジスト２９
が塗布される。
【００３８】ここで、例えば、トレンチ２７の深さを
０．７μｍとすると、１．０〜５．０Ｘ１０17ｃｍ-3の
ピーク濃度が、深さ０．８μｍの位置に来るように設定
される。すると、ウェル境界領域３０2 に於いては、不
純物のピークはトレンチ２７の中間付近に来ることにな
る。例えば、トレンチ深さ０．７μｍのときは、シフト
量が０．３５μｍ、ピークの位置は深さ０．４５μｍと
なる。
０．７μｍとすると、１．０〜５．０Ｘ１０17ｃｍ-3の
ピーク濃度が、深さ０．８μｍの位置に来るように設定
される。すると、ウェル境界領域３０2 に於いては、不
純物のピークはトレンチ２７の中間付近に来ることにな
る。例えば、トレンチ深さ０．７μｍのときは、シフト
量が０．３５μｍ、ピークの位置は深さ０．４５μｍと
なる。
【００３９】また、２回目のイオン注入は、減速材２８
が配置されている（ｐ型）ウェル境界領域３０2 に於い
て、不純物のピークがトレンチ２７の底面近傍に来るよ
うな条件で行われる。例えば、トレンチ２７の深さを
０．７μｍとすると、ｐウェル境界領域３０2 では、
１．０〜５．０×１０17ｃｍ-3のピーク濃度が深さ０．
８μｍの位置に来るようにされ、それ以外の領域では深
さ１．１５μｍの位置に来るようにされる。
が配置されている（ｐ型）ウェル境界領域３０2 に於い
て、不純物のピークがトレンチ２７の底面近傍に来るよ
うな条件で行われる。例えば、トレンチ２７の深さを
０．７μｍとすると、ｐウェル境界領域３０2 では、
１．０〜５．０×１０17ｃｍ-3のピーク濃度が深さ０．
８μｍの位置に来るようにされ、それ以外の領域では深
さ１．１５μｍの位置に来るようにされる。
【００４０】図２は、こうして形成されたウェルプロフ
ァイルを示したもので、（ａ）はｐウェル境界領域３０
2 のプロファイルを示した図、（ｂ）はｐウェル境界領
域以外の領域３０1 のプロファイルを示した図である。
ァイルを示したもので、（ａ）はｐウェル境界領域３０
2 のプロファイルを示した図、（ｂ）はｐウェル境界領
域以外の領域３０1 のプロファイルを示した図である。
【００４１】ｐウェル境界領域３０2 では、２回目のイ
オン注入でレトログレードウェルが形成され、１回目の
イオン注入で寄生ＭＯＳの動作を抑えるようにウェル濃
度が高められている。これにより、トレンチ２７の底面
近傍に第２のピークが存在する。
オン注入でレトログレードウェルが形成され、１回目の
イオン注入で寄生ＭＯＳの動作を抑えるようにウェル濃
度が高められている。これにより、トレンチ２７の底面
近傍に第２のピークが存在する。
【００４２】一方、ｐウェル境界領域以外の領域３０1
では、１回目のイオン注入でレトログレードウェルが形
成されている。２回目のイオン注入は、充分深いところ
に第４のピークが形成されているため、基板表面の不純
物濃度にはほとんど影響しない。この結果、低閾値、低
接合容量と高分離耐圧を同時に満たすウェル構造を実現
することができる。
では、１回目のイオン注入でレトログレードウェルが形
成されている。２回目のイオン注入は、充分深いところ
に第４のピークが形成されているため、基板表面の不純
物濃度にはほとんど影響しない。この結果、低閾値、低
接合容量と高分離耐圧を同時に満たすウェル構造を実現
することができる。
【００４３】加えて、２回目のイオン注入で、ｐウェル
領域３０1 に於いて、トレンチ２７の底面より深い位置
に第２のピークが存在する。その結果、ウェルの電気抵
抗が低減し、電気的ノイズ等による局所的なウェル電位
の変動を抑制できるため、ラッチアップ耐性が向上す
る。
領域３０1 に於いて、トレンチ２７の底面より深い位置
に第２のピークが存在する。その結果、ウェルの電気抵
抗が低減し、電気的ノイズ等による局所的なウェル電位
の変動を抑制できるため、ラッチアップ耐性が向上す
る。
【００４４】また、上述したように、従来技術によるウ
ェル打分けプロセスでは、余分に２枚のマスク、２度の
リソグラフィ工程の追加が必要であったが、この発明で
は減速材のパターニングで１枚、リソグラフィ工程も１
回の追加で済む。
ェル打分けプロセスでは、余分に２枚のマスク、２度の
リソグラフィ工程の追加が必要であったが、この発明で
は減速材のパターニングで１枚、リソグラフィ工程も１
回の追加で済む。
【００４５】この後、図１（ｈ）には示されないが、同
様にして、ｎ型ウェル領域についてもイオン注入が行わ
れる。すなわち、ｐウェル３０1 、３０2 側にイオン注
入が行われた後レジスト２９が剥離され、続いて、ｐウ
ェル３０1 、３０2 側にレジスト（図示せず）が塗布さ
れる。この後、減速材２８が配置されていないｎウェル
境界領域以外の領域３１1 （図１（ｉ）参照）に於い
て、不純物のピークがトレンチ底面付近にくるような条
件で、ｎウェル側の１回目のイオン注入が、続いてｎウ
ェル境界領域３１2 に於いて不純物のピークがトレンチ
２７の底面近傍に来るような２回目のイオン注入が行わ
れる。
様にして、ｎ型ウェル領域についてもイオン注入が行わ
れる。すなわち、ｐウェル３０1 、３０2 側にイオン注
入が行われた後レジスト２９が剥離され、続いて、ｐウ
ェル３０1 、３０2 側にレジスト（図示せず）が塗布さ
れる。この後、減速材２８が配置されていないｎウェル
境界領域以外の領域３１1 （図１（ｉ）参照）に於い
て、不純物のピークがトレンチ底面付近にくるような条
件で、ｎウェル側の１回目のイオン注入が、続いてｎウ
ェル境界領域３１2 に於いて不純物のピークがトレンチ
２７の底面近傍に来るような２回目のイオン注入が行わ
れる。
【００４６】こうして、ｐウェル３０1 、３０2 及びｎ
ウェル３１1 、３１2 それぞれについてイオン注入が行
われた後、減速材２８及びレジストが剥離される。次
に、バッファ酸化膜２２が剥離されて、ゲート酸化が行
われる。
ウェル３１1 、３１2 それぞれについてイオン注入が行
われた後、減速材２８及びレジストが剥離される。次
に、バッファ酸化膜２２が剥離されて、ゲート酸化が行
われる。
【００４７】この後は、図１（ｉ）に示されるように、
ゲート電極の形成、拡散層の形成、層間絶縁層及び配線
の形成がなされて完成となる。すなわち、基板２１上の
表面部にゲート酸化膜３２が形成され、その上にゲート
電極３３が形成される。続いて、イオン注入が行われて
基板２１の表面にＬＤＤが形成され（図示せず）、更に
側壁３４が形成された後、イオン注入及び熱工程が行わ
れることにより拡散層３５及び３６が形成される。次い
で、基板全体にＳｉＯ2 等の絶縁膜３７が堆積されて、
第１の層間膜とされる。そして、電気的接続を図りたい
領域のみ、その絶縁膜３７が選択的に除去されてコンタ
クト孔が形成される。ここで、絶縁膜３７上に、導電性
の材料が用いられて第１の配線３８が形成される。
ゲート電極の形成、拡散層の形成、層間絶縁層及び配線
の形成がなされて完成となる。すなわち、基板２１上の
表面部にゲート酸化膜３２が形成され、その上にゲート
電極３３が形成される。続いて、イオン注入が行われて
基板２１の表面にＬＤＤが形成され（図示せず）、更に
側壁３４が形成された後、イオン注入及び熱工程が行わ
れることにより拡散層３５及び３６が形成される。次い
で、基板全体にＳｉＯ2 等の絶縁膜３７が堆積されて、
第１の層間膜とされる。そして、電気的接続を図りたい
領域のみ、その絶縁膜３７が選択的に除去されてコンタ
クト孔が形成される。ここで、絶縁膜３７上に、導電性
の材料が用いられて第１の配線３８が形成される。
【００４８】以降、必要に応じて、図示されないが、第
２、第３の層間膜及び配線が形成される。これらの配線
形成が完了した後、表面がＳｉＮ等の保護膜３９で覆わ
れてＣＭＯＳ集積回路装置が完成する。
２、第３の層間膜及び配線が形成される。これらの配線
形成が完了した後、表面がＳｉＮ等の保護膜３９で覆わ
れてＣＭＯＳ集積回路装置が完成する。
【００４９】このように、第１の実施の形態によれば、
レトログレードウェルを用いることにより低閾値・低接
合容量を実現する一方、ウェル境界近傍ではトレンチの
深さの略１／２の位置に第１のピークが、トレンチ底面
近傍に第２のピークが存在し、縦形寄生ＭＯＳトランジ
スタの動作を抑制して高分離耐圧を同時に実現すること
ができる。
レトログレードウェルを用いることにより低閾値・低接
合容量を実現する一方、ウェル境界近傍ではトレンチの
深さの略１／２の位置に第１のピークが、トレンチ底面
近傍に第２のピークが存在し、縦形寄生ＭＯＳトランジ
スタの動作を抑制して高分離耐圧を同時に実現すること
ができる。
【００５０】更に、ウェル境界近傍以外の素子形成領域
では、トレンチ底面より深い位置に第４のピークがある
ため、ウェルがより深く形成される。その結果、ウェル
抵抗が低減し、電気的ノイズなどによる局所的なウェル
電位の変動が抑制できるため、ラッチアップ耐性の向上
も同時に実現できる。
では、トレンチ底面より深い位置に第４のピークがある
ため、ウェルがより深く形成される。その結果、ウェル
抵抗が低減し、電気的ノイズなどによる局所的なウェル
電位の変動が抑制できるため、ラッチアップ耐性の向上
も同時に実現できる。
【００５１】次に、この発明の第２の実施の形態につい
て、図３及び図４を参照して説明する。先ず、図３
（ａ）に示されるように、ｎ型またはｐ型の基板４１上
にバッファ酸化膜４２が、例えば３５０オングストロー
ム程度形成される。次いで、ＣＭＰの第１ストッパ材４
３として、ＳｉＮや多結晶シリコン等、上記バッファ酸
化膜２よりポリッシングレートの遅い材料が堆積され
る。この時の第１のストッパ材４３の膜厚は、後述する
ように、ＣＭＰ後の第１のストッパ材４３の残膜分だけ
突出させた素子分離酸化膜を通してウェル形成イオン注
入が行われた時、そのピーク濃度がトレンチ深さの略１
／２だけシフトするように決定される。
て、図３及び図４を参照して説明する。先ず、図３
（ａ）に示されるように、ｎ型またはｐ型の基板４１上
にバッファ酸化膜４２が、例えば３５０オングストロー
ム程度形成される。次いで、ＣＭＰの第１ストッパ材４
３として、ＳｉＮや多結晶シリコン等、上記バッファ酸
化膜２よりポリッシングレートの遅い材料が堆積され
る。この時の第１のストッパ材４３の膜厚は、後述する
ように、ＣＭＰ後の第１のストッパ材４３の残膜分だけ
突出させた素子分離酸化膜を通してウェル形成イオン注
入が行われた時、そのピーク濃度がトレンチ深さの略１
／２だけシフトするように決定される。
【００５２】次に、図示されないが、マスク材としてＴ
ＥＯＳ酸化膜等が堆積された後、レジストが塗布され、
トレンチ４４が形成される領域のみレジストがなくなる
ようにパターニングが行われる。このパターニングの
後、上記マスク材が選択的に除去される。次いで、上記
レジストが剥離され、第１ストッパ材４３、バッファ酸
化膜４２が順次エッチングされて、更に基板４１にトレ
ンチ４４が形成される。
ＥＯＳ酸化膜等が堆積された後、レジストが塗布され、
トレンチ４４が形成される領域のみレジストがなくなる
ようにパターニングが行われる。このパターニングの
後、上記マスク材が選択的に除去される。次いで、上記
レジストが剥離され、第１ストッパ材４３、バッファ酸
化膜４２が順次エッチングされて、更に基板４１にトレ
ンチ４４が形成される。
【００５３】次に、図３（ｂ）に示されるように、トレ
ンチ４４内が酸化されて、ＴＥＯＳ等の酸化膜４５がト
レンチ４４内に堆積される。そして、ポリッシングレー
トの遅い材料が堆積され、トレンチ４４が大面積で存在
している領域以外の部分ではこれが選択的に除去されて
第２ストッパ材が形成される。但し、大面積のトレンチ
が存在しないとき等、必要のない場合もあるので、ここ
では図示しないものとする。
ンチ４４内が酸化されて、ＴＥＯＳ等の酸化膜４５がト
レンチ４４内に堆積される。そして、ポリッシングレー
トの遅い材料が堆積され、トレンチ４４が大面積で存在
している領域以外の部分ではこれが選択的に除去されて
第２ストッパ材が形成される。但し、大面積のトレンチ
が存在しないとき等、必要のない場合もあるので、ここ
では図示しないものとする。
【００５４】次に、図３（ｃ）に示されるように、ＣＭ
Ｐが用いられて、全体が平坦化される。この後、図３
（ｄ）に示されるように、第１ストッパ材４３が剥離さ
れる。次いで、所定の材料（例えばＳｉＮ、酸化膜、多
結晶シリコン等）が堆積された後、異方性エッチングが
行われ、図４（ａ）に示されるように、酸化膜４５の側
面に側壁４６が形成される。
Ｐが用いられて、全体が平坦化される。この後、図３
（ｄ）に示されるように、第１ストッパ材４３が剥離さ
れる。次いで、所定の材料（例えばＳｉＮ、酸化膜、多
結晶シリコン等）が堆積された後、異方性エッチングが
行われ、図４（ａ）に示されるように、酸化膜４５の側
面に側壁４６が形成される。
【００５５】ここで、図４（ａ）から明らかなように、
トレンチ４４の上部には、埋め込み酸化膜４５から成る
突起状の膜が形成されている。この状態は、上述した第
１の実施の形態の図１（ｇ）と等価な構造になってい
る。すなわち、バッファ酸化膜４２より上に突出した酸
化膜４５及び側壁４６の部分が、図１（ｇ）に示される
減速材２８に相当している。したがって、この状態でウ
ェルイオン注入が行われれば、上述した第１の実施の形
態と同じ効果が得られることがわかる。
トレンチ４４の上部には、埋め込み酸化膜４５から成る
突起状の膜が形成されている。この状態は、上述した第
１の実施の形態の図１（ｇ）と等価な構造になってい
る。すなわち、バッファ酸化膜４２より上に突出した酸
化膜４５及び側壁４６の部分が、図１（ｇ）に示される
減速材２８に相当している。したがって、この状態でウ
ェルイオン注入が行われれば、上述した第１の実施の形
態と同じ効果が得られることがわかる。
【００５６】尚、側壁４６の幅は、ウェル境界領域から
どこまでが濃度の濃いウェルである必要があるかによっ
て定められる。図４（ｂ）は、こうしたウェル形成後の
状態を示したものである。
どこまでが濃度の濃いウェルである必要があるかによっ
て定められる。図４（ｂ）は、こうしたウェル形成後の
状態を示したものである。
【００５７】上述した第１の実施の形態と同様にして、
ｎウェル、ｐウェルとも、２回に分けてイオン注入が行
われる。すなわち、例えば埋め込み酸化膜４５及び側壁
４６が形成されていない（ｐ型）ウェル境界領域以外の
領域４７1 に於いて、不純物のピークがトレンチ底面付
近にくるような条件でイオン注入が行われる。続いて、
埋め込み酸化膜４５及び側壁４６が形成されているｐウ
ェル境界領域４７2 にて、不純物のピークがトレンチ底
面近傍にくるような条件でイオン注入が行われれる。
ｎウェル、ｐウェルとも、２回に分けてイオン注入が行
われる。すなわち、例えば埋め込み酸化膜４５及び側壁
４６が形成されていない（ｐ型）ウェル境界領域以外の
領域４７1 に於いて、不純物のピークがトレンチ底面付
近にくるような条件でイオン注入が行われる。続いて、
埋め込み酸化膜４５及び側壁４６が形成されているｐウ
ェル境界領域４７2 にて、不純物のピークがトレンチ底
面近傍にくるような条件でイオン注入が行われれる。
【００５８】同様にして、埋め込み酸化膜４５及び側壁
４６が形成されていないｎウェル境界領域以外の領域４
８1 にて、不純物のピークがトレンチ底面付近にくるよ
うな条件でイオン注入が行われる。続いて、埋め込み酸
化膜４５及び側壁４６が形成されているｎウェル境界領
域４８2 にて、不純物のピークがトレンチ底面近傍にく
るような条件でイオン注入が行われれる。
４６が形成されていないｎウェル境界領域以外の領域４
８1 にて、不純物のピークがトレンチ底面付近にくるよ
うな条件でイオン注入が行われる。続いて、埋め込み酸
化膜４５及び側壁４６が形成されているｎウェル境界領
域４８2 にて、不純物のピークがトレンチ底面近傍にく
るような条件でイオン注入が行われれる。
【００５９】尚、側壁４６が存在しなくても、充分効果
が得られる場合もある。これは、例えば、トレンチ４４
にテーパが設けられている場合等であり、その場合は側
壁４６は必要なくなる。
が得られる場合もある。これは、例えば、トレンチ４４
にテーパが設けられている場合等であり、その場合は側
壁４６は必要なくなる。
【００６０】また、基板表面から埋め込み酸化膜４５が
突出している段差量（上述した第１の実施の形態に於け
る減速材の膜厚に相当）は、第１ストッパ材４３の膜厚
によって制御可能である。同じイオン注入条件ならば、
シリコン基板中と酸化膜中では、注入されたイオンの濃
度ピークの位置はあまり変わらない。したがって、最適
な段差量は、トレンチ深さのおよそ４０〜６０％、好ま
しくはほぼ１／２（トレンチ深さが０．７μｍならば
０．３〜０．４μｍ）である。
突出している段差量（上述した第１の実施の形態に於け
る減速材の膜厚に相当）は、第１ストッパ材４３の膜厚
によって制御可能である。同じイオン注入条件ならば、
シリコン基板中と酸化膜中では、注入されたイオンの濃
度ピークの位置はあまり変わらない。したがって、最適
な段差量は、トレンチ深さのおよそ４０〜６０％、好ま
しくはほぼ１／２（トレンチ深さが０．７μｍならば
０．３〜０．４μｍ）である。
【００６１】第１ストッパ材４３の膜厚は、所望の段差
＋α（削り量、例えば５００オングストローム）のよう
に設定すれば良い。言い換えれば、第１ストッパ材４３
の膜厚をトレンチ深さの１／２＋削り量と設定すれば良
い。例えば、トレンチ深さ０．７μｍの場合、０．３５
μｍ＋０．０５μｍ＝０．４μｍとすれば良い。
＋α（削り量、例えば５００オングストローム）のよう
に設定すれば良い。言い換えれば、第１ストッパ材４３
の膜厚をトレンチ深さの１／２＋削り量と設定すれば良
い。例えば、トレンチ深さ０．７μｍの場合、０．３５
μｍ＋０．０５μｍ＝０．４μｍとすれば良い。
【００６２】また、この値は最適解であり、これより少
ない段差しか実現しなかったとしても、段差の分だけウ
ェル境界以外の領域のウェルプロファイルは基板深くヘ
シフトし、基板表面の不純物濃度はウェル境界領域より
低くできるという効果は有している。
ない段差しか実現しなかったとしても、段差の分だけウ
ェル境界以外の領域のウェルプロファイルは基板深くヘ
シフトし、基板表面の不純物濃度はウェル境界領域より
低くできるという効果は有している。
【００６３】こうして、図４（ｂ）に示されるように、
ｐウェル４７1 、４７2 及びｎウェル４８1 、４８2 そ
れぞれが形成された後、側壁４６が剥離されて、凸状に
形成されている埋め込み酸化膜４５の上部が、レジスト
エッチバック等適当な方法によりエッチバックされる。
ｐウェル４７1 、４７2 及びｎウェル４８1 、４８2 そ
れぞれが形成された後、側壁４６が剥離されて、凸状に
形成されている埋め込み酸化膜４５の上部が、レジスト
エッチバック等適当な方法によりエッチバックされる。
【００６４】これは、バッファ酸化膜４２より上に形成
された凸状の埋め込み酸化膜４５と素子形成領域の基板
表面との段差が大きすぎると、ゲート電極形成の際に段
差部で電極材料がエッチングできずに残存するおそれが
あるためである。もちろん、段差が少ない場合はエッチ
バックは必要ない。
された凸状の埋め込み酸化膜４５と素子形成領域の基板
表面との段差が大きすぎると、ゲート電極形成の際に段
差部で電極材料がエッチングできずに残存するおそれが
あるためである。もちろん、段差が少ない場合はエッチ
バックは必要ない。
【００６５】以降、酸化膜４２の剥離、ゲート酸化工程
が行われて、上述した第１の実施の形態と同様な手順で
素子を完成させる。すなわち、基板４１上の表面部にゲ
ート酸化膜４９が形成され、その上にゲート電極５０が
形成される。続いて、イオン注入が行われて基板４１の
表面にＬＤＤが形成された後（図示せず）、側壁５１が
形成される。そして、イオン注入及び熱工程が行われて
拡散層５２及び５３が形成される。
が行われて、上述した第１の実施の形態と同様な手順で
素子を完成させる。すなわち、基板４１上の表面部にゲ
ート酸化膜４９が形成され、その上にゲート電極５０が
形成される。続いて、イオン注入が行われて基板４１の
表面にＬＤＤが形成された後（図示せず）、側壁５１が
形成される。そして、イオン注入及び熱工程が行われて
拡散層５２及び５３が形成される。
【００６６】次いで、基板全体にＳｉＯ2 等の絶縁膜５
４が堆積されて、第１の層間膜とされる。そして、電気
的接続を図りたい領域のみ、その絶縁膜５４が選択的に
除去されてコンタクト孔が形成される。ここで、絶縁膜
５４上に、導電性の材料が用いられて第１の配線５５が
形成される。そして、必要に応じて、図示されないが、
第２、第３の層間膜及び配線が形成される。これらの配
線形成が完了した後、表面がＳｉＮ等の保護膜５６で覆
われて回路装置が完成する。
４が堆積されて、第１の層間膜とされる。そして、電気
的接続を図りたい領域のみ、その絶縁膜５４が選択的に
除去されてコンタクト孔が形成される。ここで、絶縁膜
５４上に、導電性の材料が用いられて第１の配線５５が
形成される。そして、必要に応じて、図示されないが、
第２、第３の層間膜及び配線が形成される。これらの配
線形成が完了した後、表面がＳｉＮ等の保護膜５６で覆
われて回路装置が完成する。
【００６７】このように、第２の実施の形態に於いて
も、レトログレードウェルを用いることにより低閾値・
低接合容量を実現する一方、ウェル境界近傍では縦形寄
生ＭＯＳトランジスタの動作を抑制して高分離耐圧を、
更にウェル境界近傍以外の素子領域ではウェル抵抗を低
減してラッチアップ耐性の向上を同時に実現できる。
も、レトログレードウェルを用いることにより低閾値・
低接合容量を実現する一方、ウェル境界近傍では縦形寄
生ＭＯＳトランジスタの動作を抑制して高分離耐圧を、
更にウェル境界近傍以外の素子領域ではウェル抵抗を低
減してラッチアップ耐性の向上を同時に実現できる。
【００６８】また、この第２の実施の形態の場合、上述
した第１の実施の形態と比較して、余分なマスク及びリ
ソグラフィ工程が不要になるうえ、ウェル境界領域の設
定が素子分離領域に対してセルフアラインに、且つ精密
に設定できるという利点がある。
した第１の実施の形態と比較して、余分なマスク及びリ
ソグラフィ工程が不要になるうえ、ウェル境界領域の設
定が素子分離領域に対してセルフアラインに、且つ精密
に設定できるという利点がある。
【００６９】更に、上述した第１の実施の形態では減速
材を使用しているため、減速材の合わせ余裕を必要とし
ているが、第２の実施の形態では減速材が不要のため、
この合わせ余裕を考慮しなくとも良い。
材を使用しているため、減速材の合わせ余裕を必要とし
ているが、第２の実施の形態では減速材が不要のため、
この合わせ余裕を考慮しなくとも良い。
【００７０】
【発明の効果】以上のようにこの発明によれば、充分な
ウェル分離耐圧を持ちながら、低閾値、低接合容量を実
現できるように、ウェル境界領域近傍とそれ以外の素子
形成領域でウェルプロファイルを異ならせたウェル構造
を簡単に形成することが可能となる。
ウェル分離耐圧を持ちながら、低閾値、低接合容量を実
現できるように、ウェル境界領域近傍とそれ以外の素子
形成領域でウェルプロファイルを異ならせたウェル構造
を簡単に形成することが可能となる。
【図１】この発明の第１の実施の形態に係るＣＭＯＳ集
積回路装置の製造工程を説明する断面図である。
積回路装置の製造工程を説明する断面図である。
【図２】図１の製造工程によるウェルプロファイルを示
したもので、（ａ）はｐウェル境界領域３０2 のプロフ
ァイルを示した図、（ｂ）はｐウェル境界領域以外の領
域３０1 のプロファイルを示した図である。
したもので、（ａ）はｐウェル境界領域３０2 のプロフ
ァイルを示した図、（ｂ）はｐウェル境界領域以外の領
域３０1 のプロファイルを示した図である。
【図３】この発明の第２の実施の形態に係るＣＭ０Ｓ集
積回路装置の製造工程を説明する断面図である。
積回路装置の製造工程を説明する断面図である。
【図４】この発明の第２の実施の形態に係るＣＭ０Ｓ集
積回路装置の製造工程を説明する断面図である。
積回路装置の製造工程を説明する断面図である。
【図５】従来技術によるＣＭＯＳ集積回路装置の製造工
程を説明する断面図である。
程を説明する断面図である。
【図６】ウェル境界に於ける分離耐圧について説明する
断面図である。
断面図である。
【図７】縦型寄生ＭＯＳの動作が抑えられるようにｐウ
ェルのプロファイルを変更した様子を示したもので、
（ａ）が変更前のウェルプロファイルを示した図、
（ｂ）が変更後のウェルプロファイルを示した図であ
る。
ェルのプロファイルを変更した様子を示したもので、
（ａ）が変更前のウェルプロファイルを示した図、
（ｂ）が変更後のウェルプロファイルを示した図であ
る。
【図８】従来技術を用いて、ウェル構造を改善したＣＭ
ＯＳ集積回路装置の製造プロセスを説明する断面図であ
る。
ＯＳ集積回路装置の製造プロセスを説明する断面図であ
る。
【図９】（ａ）は図８（ａ）のＣＭＯＳ集積回路装置の
ウェルプロファイルを示した図、（ｂ）は図８（ｂ）の
ＣＭＯＳ集積回路装置のウェル境界領域外のウェルプロ
ファイルを示した図、（ｃ）は図８（ｂ）のＣＭＯＳ集
積回路装置のウェル境界領域のウェルプロファイルを示
した図である。
ウェルプロファイルを示した図、（ｂ）は図８（ｂ）の
ＣＭＯＳ集積回路装置のウェル境界領域外のウェルプロ
ファイルを示した図、（ｃ）は図８（ｂ）のＣＭＯＳ集
積回路装置のウェル境界領域のウェルプロファイルを示
した図である。
２１ 基板、 ２２ 酸化膜、 ２３ 第１ストッパ材、 ２４ マスク材、 ２５、２９ レジスト、 ２６ トレンチ、 ２７ 埋め込み酸化膜、 ２８ 減速材、 ３０1 ｐウェル境界領域以外の領域、 ３０2 ｐウェル境界領域、 ３１1 ｎウェル境界領域以外の領域、 ３１2 ｎウェル境界領域、 ３２ ゲート酸化膜、 ３３ ゲート電極、 ３４ 側壁、 ３５、３６ 拡散層、 ３７ 絶縁膜、 ３８ 第１の配線、 ３９ 保護膜。
Claims (10)
- 【請求項１】 半導体基板の素子分離領域に溝を形成す
る第１の工程と、 上記溝内に素子分離絶縁膜を埋め込む第２の工程と、 上記半導体基板の第１導電型の素子形成領域と第２導電
型の素子形成領域との間の上記素子分離絶縁膜上に選択
的に、上記素子分離絶縁膜との界面近傍で上記第１導電
型及び第２導電型の素子形成領域に注入されるイオンの
減速材を堆積する第３の工程と、 上記第１導電型及び第２導電型の素子形成領域にウェル
を形成するためにそれぞれ第１のイオン注入を行う第４
の工程と、 上記素子形成領域に上記第１のイオン注入とは異なるプ
ロファイルでそれぞれ第２のイオン注入を行う第５の工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項２】 上記減速材の膜厚は、注入されるイオン
の深さ方向へのシフト量が上記溝の深さの略１／２にな
るように設定されていることを特徴とする請求項１に記
載の半導体装置の製造方法。 - 【請求項３】 上記第４の工程では、上記素子形成領域
に於ける上記素子分離領域との界面近傍以外で所望のレ
トログレードウェルが得られるようなプロファイルでイ
オン注入が行われ、上記第５の工程では、上記素子形成
領域に於ける上記素子分離領域との界面近傍で上記溝の
底面付近にピークが位置するようなプロファイルでイオ
ン注入が行われることを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項４】 半導体基板の第１導電型の素子形成領域
と第２導電型の素子形成領域に選択的に堆積膜を形成す
る第１の工程と、 上記半導体基板の素子形成領域に上記堆積膜を形成した
状態で上記半導体基板の素子分離領域に溝を形成する第
２の工程と、 上記溝内を含む上記半導体基板上に素子分離絶縁膜を堆
積させる第３の工程と、上記堆積膜をストッパとして上
記半導体基板全体の表面が平坦化するまで上記素子分離
絶縁膜を後退させる第４の工程と、 露出した上記堆積膜を除去して、上記第１導電型及び第
２導電型の素子形成領域へのイオン注入時、第１導電型
の素子形成領域と第２導電型の素子形成領域との間の上
記素子分離絶縁膜との界面近傍に注入されるイオンが減
速されるように上記素子分離絶縁膜を突出させる第５の
工程と、 上記第１導電型及び第２導電型の素子形成領域にウェル
を形成するためにそれぞれ第１のイオン注入を行う第６
の工程と、 上記素子形成領域に上記第１のイオン注入とは異なるプ
ロファイルでそれぞれ第２のイオン注入を行う第７の工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項５】 上記第６の工程では、上記素子形成領域
に於ける上記素子分離領域との界面近傍以外で所望のレ
トログレードウェルが得られるようなプロファイルでイ
オン注入が行われ、上記第７の工程では、上記素子形成
領域に於ける上記素子分離領域との界面近傍で上記溝の
底面付近にピークが位置するようなプロファイルでイオ
ン注入が行われることを特徴とする請求項４に記載の半
導体装置の製造方法。 - 【請求項６】 上記第５の工程の後に、上記素子分離絶
縁膜の側面に側壁を形成する第８の工程を更に具備する
ことを特徴とする請求項４に記載の半導体装置の製造方
法。 - 【請求項７】 上記素子分離絶縁膜の突出量は、注入さ
れるイオンの深さ方向へのシフト量が上記溝の深さの略
１／２になるように設定されていることを特徴とする請
求項３若しくは４に記載の半導体装置の製造方法。 - 【請求項８】 半導体基板と、この半導体基板内に設定
される第１導電型の素子形成領域及び第２導電型の素子
形成領域と、少なくとも上記第１導電型の素子形成領域
と第２導電型の素子形成領域間の素子分離領域に形成さ
れた溝と、上記溝内に堆積された素子分離絶縁膜と、上
記半導体基板の表面部で上記素子分離絶縁膜以外の領域
に形成された拡散層領域とを有する埋め込み素子分離構
造を用いた半導体装置に於いて、 上記素子形成領域は、上記素子分離領域との界面近傍の
第１の領域では、第１のピーク及び第２のピークを有す
る第１の不純物プロファイルを備え、上記第１の領域と
は異なる第２の領域では、第３のピーク及び第４のピー
クを有する第２の不純物プロファイルを備え、且つ上記
第３のピーク及び第４のピークは、それぞれ上記第１の
ピーク及び第２のピークよりも深い位置に設定されてい
ることを特徴とする半導体装置。 - 【請求項９】 上記第２のピーク及び第３のピークは、
上記溝の底面近傍の深さに位置することを特徴とする請
求項８に記載の半導体装置。 - 【請求項１０】 上記第１のピークは、上記溝の深さの
略１／２の深さに位置することを特徴とする請求項９に
記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26867497A JP3340361B2 (ja) | 1997-10-01 | 1997-10-01 | 半導体装置及びその製造方法 |
| US09/163,362 US6384455B1 (en) | 1997-10-01 | 1998-09-30 | MOS semiconductor device with shallow trench isolation structure and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26867497A JP3340361B2 (ja) | 1997-10-01 | 1997-10-01 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111639A true JPH11111639A (ja) | 1999-04-23 |
| JP3340361B2 JP3340361B2 (ja) | 2002-11-05 |
Family
ID=17461825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26867497A Expired - Fee Related JP3340361B2 (ja) | 1997-10-01 | 1997-10-01 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6384455B1 (ja) |
| JP (1) | JP3340361B2 (ja) |
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|---|---|---|---|---|
| JPWO2004112145A1 (ja) * | 2003-06-10 | 2006-07-20 | 富士通株式会社 | パンチスルー耐性を向上させた半導体集積回路装置およびその製造方法、低電圧トランジスタと高電圧トランジスタとを含む半導体集積回路装置 |
| US8216895B2 (en) | 2009-07-22 | 2012-07-10 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
Families Citing this family (4)
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|---|---|---|---|---|
| JP2002033397A (ja) * | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | 半導体装置 |
| WO2005078758A1 (en) * | 2004-02-18 | 2005-08-25 | Waseda University | Ion implantation method and ion implantation apparatus |
| US8003425B2 (en) | 2008-05-14 | 2011-08-23 | International Business Machines Corporation | Methods for forming anti-reflection structures for CMOS image sensors |
| US7759755B2 (en) | 2008-05-14 | 2010-07-20 | International Business Machines Corporation | Anti-reflection structures for CMOS image sensors |
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|---|---|---|---|---|
| US4728619A (en) * | 1987-06-19 | 1988-03-01 | Motorola, Inc. | Field implant process for CMOS using germanium |
| JP2851753B2 (ja) * | 1991-10-22 | 1999-01-27 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH05183159A (ja) * | 1992-01-07 | 1993-07-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP3462886B2 (ja) * | 1993-03-11 | 2003-11-05 | 株式会社東芝 | 半導体装置 |
| US5985743A (en) * | 1996-09-19 | 1999-11-16 | Advanced Micro Devices, Inc. | Single mask substrate doping process for CMOS integrated circuits |
-
1997
- 1997-10-01 JP JP26867497A patent/JP3340361B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-30 US US09/163,362 patent/US6384455B1/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JPWO2004112145A1 (ja) * | 2003-06-10 | 2006-07-20 | 富士通株式会社 | パンチスルー耐性を向上させた半導体集積回路装置およびその製造方法、低電圧トランジスタと高電圧トランジスタとを含む半導体集積回路装置 |
| US7671384B2 (en) | 2003-06-10 | 2010-03-02 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit device having improved punch-through resistance and production method thereof, semiconductor integrated circuit device including a low-voltage transistor and a high-voltage transistor |
| US8530308B2 (en) | 2003-06-10 | 2013-09-10 | Fujitsu Semiconductor Limited | Semiconductor integrated circuit device having improved punch-through resistance and production method thereof, semiconductor integrated circuit device including a low-voltage transistor and a high-voltage transistor |
| US8216895B2 (en) | 2009-07-22 | 2012-07-10 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| US8552506B2 (en) | 2009-07-22 | 2013-10-08 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
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| JP3340361B2 (ja) | 2002-11-05 |
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