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JP4813757B2 - 半導体装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、LDD(Lightly Doped Drain)領域(低濃度拡散領域)を有する半導体装置に関する。
【0002】
【従来の技術】
近年、半導体装置の高集積化に対する要求は益々大きなものとなってきている。こうした状況下、同一の半導体基板に耐圧特性の異なる複数のトランジスタを形成する要求も高まってきている。こうした耐圧特性の異なる複数のトランジスタを同一の半導体基板に形成することは、ゲート長やソース領域及びドレイン領域への不純物の注入濃度を各トランジスタ毎に調整することで行うことができる。
【0003】
しかし、このような調整によってトランジスタを形成すると、その素子サイズが増大しやすくなる。例えば高耐圧トランジスタを形成した後、これよりも耐圧の低い通常耐圧のトランジスタのLDD領域を形成すべく半導体基板に低濃度の不純物を注入する場合には、この不純物が高耐圧トランジスタのソース領域及びドレイン領域にも注入されることとなる。そして、このように高耐圧トランジスタのソース領域及びドレイン領域に不純物が注入されると、高耐圧トランジスタの上記注入された不純物と同高耐圧トランジスタの形成されているウェルとのジャンクション耐圧が低下しやすい。そしてこの場合、この高耐圧トランジスタに所望の耐圧特性を付与するためにはゲート長を長く設定する必要が生じる。
【0004】
このように、様々な耐圧特性を有するトランジスタを同一の半導体基板へ形成する場合、高耐圧トランジスタの素子サイズが増大しやすいために、半導体装置の微細化の要求を満足することは困難なものとなる。
【0005】
そこで従来は、例えば下記特許文献1に見られるように、STI(Shallow Trench Isolaion)技術を利用して、そのゲート下方の両側に溝を形成するとともに、該溝に絶縁物を充填し、且つ該溝下にソース領域及びドレイン領域を形成することで高耐圧トランジスタを形成することも提案されている。こうした態様にて高耐圧トランジスタを形成することで、通常耐圧のトランジスタのLDD領域を形成する際、上記溝に充填された絶縁物がマスクとなり高耐圧トランジスタの形成されているウェルへの不純物の注入を回避することができる。したがって、高耐圧トランジスタのゲート長を低減することができ、ひいては、半導体装置を微細化することができるようになる。
【0006】
【特許文献1】
特許第3125752号
【0007】
【発明が解決しようとする課題】
ところで、上記特許文献1に記載の高耐圧トランジスタは、そのソース領域及びドレイン領域間の動作時の耐圧等、トランジスタの性能を所望に維持するためにソース領域及びドレイン領域の不純物濃度を小さくすることが要求されている。しかし、ソース領域及びドレイン領域の不純物濃度が小さいと、ソース領域及びドレイン領域の抵抗が増大するため、トランジスタの動作速度等に問題が生じることとなる。
【0008】
本発明はこうした実情に鑑みてなされたものであり、その目的は、トランジスタの性能を所望に維持しつつも、その抵抗の増大を好適に抑制することのできる半導体装置を提供することにある。
【0009】
【課題を解決するための手段】
この発明は、半導体基板の主面に所定の間隔を隔てて形成されるソース領域及びドレイン領域と、前記半導体基板上に形成されるゲート電極と、前記半導体基板の主面で、前記ゲート電極の下方と前記ソース領域及びドレイン領域の少なくとも一方との間に所定の深さで形成され、絶縁物が充填される溝と、前記溝に沿って形成され、前記ソース領域及びドレイン領域よりも低不純物濃度を有するLDDと、を備えることで、トランジスタの性能を所望に維持しつつも、その抵抗の増大を好適に抑制することを可能とする。
【0011】
【発明の実施の形態】
(第1の実施形態)
以下、本発明にかかる半導体装置の第1の実施形態について、図面を参照しつつ説明する。
【0012】
図1(a)に、本実施形態にかかる半導体装置の断面構成を示す。本実施形態にかかる半導体装置は、通常耐圧トランジスタと、これよりも耐圧の高い高耐圧トランジスタとを備えている。ここで、通常耐圧とは、その駆動電圧が例えば「1.0〜5.5V」であるものを想定し、高耐圧とはこれよりも駆動電圧が高いもの(例えば「10〜30V」)を想定している。また、これら通常耐圧トランジスタ及び高耐圧トランジスタは、いずれも相補型のトランジスタ(CMOS)として形成されている。
【0013】
そして、Pチャネル及びNチャネルの通常耐圧トランジスタや、Pチャネル及びNチャネルの高耐圧トランジスタを形成するために、本実施形態にかかる半導体装置は、トリプルウェル構造を有して構成されている。すなわち、P型の半導体基板1の主面には、通常耐圧トランジスタを形成するためのNウェル10及びPウェル20と、高耐圧トランジスタを形成するためのPウェル30及びNウェル40とが形成されている。そして、これら高耐圧トランジスタを形成するPウェル30及びNウェル40を包含するようにしてN型のディープウェル50が形成されている。なお、ここでウェルとは、半導体基板に形成されるP型及びN型のいずれかの導電型を有する井戸状拡散領域のことである。
【0014】
ちなみに、上記Pウェル20の不純物濃度を例えば「1×1017〜5×1018個/cm3」とすることが、またNウェル10の不純物濃度を例えば「1×1017〜5×1018個/cm3」とすることが望ましい。また、Pウェル30の不純物濃度を例えば「5×1016〜5×1018個/cm3」とすることが、またNウェル40の不純物濃度を例えば「5×1016〜1×1017個/cm3」とすることが望ましい。更に、ディープウェル50の不純物濃度を例えば「1×1016〜1×1017個/cm3」とすることが望ましい。なお、この際、上記Pウェル30及びNウェル40の不純物濃度は、上記ディープウェル50の不純物濃度よりも大きくなるようにする。また、ディープウェル50の深度は、例えば「2〜4μm」と、また、上記Pウェル20、30及びNウェル10、40の深度は、例えば「1〜3μm」とすることが望ましい。ただし、Pウェル20、30及びNウェル10、40の深度は、ディープウェル50の深度よりも小さく設定される。
【0015】
これら各Pウェル20、30やNウェル10、40の表面領域には、それぞれ半導体素子が形成されている。そして、各半導体素子を分離すべく素子分離溝60が形成されており、該素子分離溝60には素子分離絶縁膜61が充填されている。ちなみに、図1(a)には、通常耐圧トランジスタ及び高耐圧トランジスタのうち、Nチャネルの通常耐圧トランジスタLNT及びNチャネルの高耐圧トランジスタUNTが示されており、P型の通常耐圧トランジスタ及びP型の高耐圧トランジスタについては便宜上その記載が割愛されている。
【0016】
ここで、通常耐圧トランジスタについて、Nチャネルの通常耐圧トランジスタLNTを例にとって説明する。Pウェル20の表面領域には、N型の導電型を有するソース領域21及びドレイン領域22が形成されている。更に、このPウェル20には、ソース領域21及びドレイン領域22と同一の導電型を有しつつもその不純物濃度がソース領域21及びドレイン領域22よりも低濃度であるLDD領域23、24も形成されている。そして、これらソース領域21及びドレイン領域22間に形成されるチャネル25上方には、ゲート絶縁膜26及びゲート電極27が形成されている。更に、これらゲート絶縁膜26及びゲート電極27の側壁にはスペーサ28が形成されている。なお、上記ソース領域21、ドレイン領域22、及びゲート電極27上面はシリサイド化されている。
【0017】
ここで、Nチャネルの通常耐圧トランジスタLNTのソース領域21及びドレイン領域22の不純物濃度は、例えば「5×1018〜5×1020個/cm3」とすることが望ましい。また、LDD領域23、24の不純物濃度は、例えば「1×1017〜1×1019個/cm3」とすることが望ましい。
【0018】
また、図示しないPチャネルの通常耐圧トランジスタのソース領域及びドレイン領域の不純物濃度は、「1×1018〜1×1020個/cm3」とすることが望ましい。また、Pチャネルの通常耐圧トランジスタのLDD領域の不純物濃度は、例えば「1×1017〜1×1019個/cm3」となるようにすることが望ましい。
【0019】
なお、上記各ソース領域及びドレイン領域やLDD領域の不純物濃度は、それが形成されているウェルの不純物濃度よりも大きくなるようにする。
【0020】
次に、高耐圧トランジスタについて、Nチャネルの高耐圧トランジスタUNTを例にとって説明する。すなわち、Pウェル30には、Nチャネルの高耐圧トランジスタUNTのソース領域31及びチャネル33間に、溝34が形成されており、該溝34内には絶縁物34zが充填されている。また、Pウェル30には、Nチャネルの高耐圧トランジスタUNTのドレイン領域32及びチャネル33間に、溝35が形成されており、該溝35内には絶縁物35zが充填されている。
【0021】
更に、Pウェル30には、チャネル33側からソース領域31側へと溝34に沿ってソース領域31よりもその不純物濃度が小さいLDD領域36が形成されている。このLDD領域36は、上記溝34に沿った第1領域36aとソース領域31の下方に位置する第2領域36bとを有している。また、Pウェル30には、チャネル33側からドレイン領域32側へと溝35に沿ってドレイン領域32よりもその不純物濃度が小さいLDD領域37が形成されている。このLDD領域37は、上記溝35に沿った第1領域37aとドレイン領域32の下方に位置する第2領域37bとを有している。
【0022】
このように、LDD領域36、37を有することで、ソース領域31及びドレイン領域32間の動作時の耐圧を十分に維持することができるようになる。しかも、このLDD領域36、37がこれらよりも高濃度のソース領域31及びドレイン領域32と接続されているために、これらの抵抗を低減することができ、ひいてはトランジスタの動作速度等を好適に維持することができるようになる。
【0023】
また、上記ソース領域31は、その底面がLDD領域36によって覆われており、その側面が絶縁物34z及び素子分離絶縁膜61によって覆われている。一方、上記ドレイン領域32は、その底面がLDD領域37によって覆われており、その側面が絶縁物35z及び素子分離絶縁膜61によって覆われている。これにより、ソース領域31とPウェル30や、ドレイン領域32とPウェル30とのジャンクション耐圧の向上が図られている。すなわち、ソース領域31及びドレイン領域32の側面は、絶縁物34z、35z、素子分離絶縁膜61によりPウェル30との電気的なジャンクション(結合)が防止されている。また、ソース領域31及びドレイン領域32の底面は、LDD領域36、37と接触しているために、ソース領域31及びドレイン領域32とPウェル30との間の不純物濃度勾配が緩和されており、これによりソース領域31及びドレイン領域32とPウェル30との間のジャンクション耐圧の向上が図られている。
【0024】
上記チャネル33上方には、ゲート絶縁膜38及びゲート電極39が形成されている。更に、これらゲート絶縁膜38及びゲート電極39の側壁にはスペーサSが形成されている。なお、上記ソース領域31、ドレイン領域32、及びゲート電極39上面はシリサイド化されている。
【0025】
ここで、Nチャネルの高耐圧トランジスタUNTのソース領域31及びドレイン領域32の不純物濃度は、例えば「5×1018〜5×1020個/cm3」とすることが望ましく、LDD領域36、37の不純物濃度は、例えば「2×1017〜2×1019個/cm3」とすることが望ましい。
【0026】
また、図示しないPチャネルの高耐圧トランジスタのソース領域及びドレイン領域の不純物濃度は、「1×1018〜1×1020個/cm3」とすることが望ましく、LDD領域の不純物濃度は、例えば「2×1017〜2×1019個/cm3」とすることが望ましい。
【0027】
なお、上記各ソース領域及びドレイン領域やLDD領域の不純物濃度は、それが形成されているウェルの不純物濃度よりも大きくなるようにする。
【0028】
図1(b)に、上記Nチャネルの高耐圧トランジスタUNTの平面図を示し、ソース領域31、ドレイン領域32、チャネル33、及びLDD領域36、37についての鉛直上方から鉛直下方への投影図である。同図1(b)に示されるように、LDD領域36は、その幅(チャネル幅方向の長さ)がソース領域31側よりもチャネル33側で狭くなるように形成されている。すなわち、溝34の下方領域において、ソース領域31からチャネル33に亘って段階的に幅が狭くなっている。また、LDD領域37においても同様に、その幅がドレイン領域32側よりもチャネル33側で狭くなるように形成されており、溝35の下方領域において、段階的に幅が狭くなっている。
【0029】
これに対し、図1(c)に示す通常耐圧トランジスタLNTのLDD領域23、24のゲート幅方向の長さには変化がない。
【0030】
以下、上記半導体装置の製造工程について、図2〜図4を用いて説明する。
【0031】
この一連の工程においては、まず図2(a)に示すように、P型の半導体基板1上に、熱酸化膜80、及びシリコン窒化膜81を順次堆積する。次に、リソグラフィ技術を用いて、上記シリコン窒化膜81のうち、上記溝34、35や素子分離溝60とする領域を開口させる。そして、図2(b)に示すように、シリコン窒化膜81及び熱酸化膜80をマスクとして、半導体基板1をエッチングすることで、溝34、35、素子分離溝60を形成する。ここで、溝34、35の深さは、例えば「0.05〜0.45μm」とすればよく、また、その幅は例えば「0.3〜3.0μm」とすればよい。
【0032】
なお、これら図2(a)及び図2(b)に示した工程において、上記Pチャネルの高耐圧トランジスタ用の溝等も同時に形成する。ちなみに、これら図2(a)及び図2(b)に示した工程は、周知のSTI(Shallow Trench Isolation)技術を利用する工程である。
【0033】
次に、図2(c)に示すように、レジスト82にて素子分離溝60等をマスクしつつ半導体基板1の溝34、35による開口部に斜め方向からN型の導電型に対応する不純物の注入を行うことで上記LDD領域36、37のうちの第1領域36a、37bを形成する。この図2(c)では、上記Nチャネルの高耐圧トランジスタUNTの溝34、35に不純物を注入する場合を例示してあり、このときには、Pチャネルの高耐圧トランジスタ用の溝にはレジスト82によるマスクがなされている。また、この不純物の注入に際し、先の図1(b)に示す態様にてLDD領域36、37の幅(チャネル幅方向の長さ)を段階的に狭くするように形成すべく、レジスト82は、その形状に合わせて形成されている。
【0034】
なお、この図2(c)に示す工程の前、又は同工程の後には、Pチャネルの高耐圧トランジスタ用の溝に対応する半導体基板1の開口部にP型の導電型に対応した不純物を注入する処理を行い、この際、Nチャネルの高耐圧トランジスタ用の溝にはマスクをする。そして、これにより、Pチャネルの高耐圧トランジスタのLDD領域のうちの溝に沿った領域である第1領域を形成する。
【0035】
このように、ソース領域31及びドレイン領域32とする領域とチャネル33とする領域との間に溝34、35を形成した後、この溝34、35を利用して半導体基板1に不純物を注入することでLDD領域36、37を形成する。
【0036】
次に、図3(a)に示すように、半導体基板1上にシリコン酸化膜83を堆積する。ここで、シリコン酸化膜83の堆積量は、溝34、35や素子分離溝60上方におけるシリコン酸化膜83の高さがシリコン窒化膜81の上面以上となるような量に設定することが望ましい。
【0037】
そして、シリコン窒化膜81をストッパとし、化学機械研磨(CMP)法にてシリコン酸化膜83を除去する。更に、図3(b)に示すように、シリコン窒化膜81及び熱酸化膜80をエッチング除去する。これにより、素子分離溝60に素子分離絶縁膜61が、また溝34、35に絶縁物34z、35zがそれぞれ充填されることとなる。
【0038】
更に、図3(b)に示すように、上記ディープウェル50や上記Pウェル20、30、上記Nウェル10、40をそれぞれ形成する。ここで、ディープウェル50の形成については、通常耐圧トランジスタの形成領域であるPウェル20やNウェル10の形成領域をマスクして、N型の導電型に対応した不純物の注入を行うようにすればよい。また、Pウェル20、30やNウェル10、40の形成については、これら各ウェルとする領域以外をマスクして同各ウェルの導電型に対応する不純物の注入を各別に行えばよい。
【0039】
なお、上記LDD領域36、37を先の図1(b)に示した形状とすることで、先の図2(c)に示した工程や図3(b)に示す工程におけるマスクの合わせずれ等に対するLDD領域36及びLDD領域37の端部同士のショートを好適に回避することができる。
【0040】
次に、図3(c)に示すように、各トランジスタのゲート絶縁膜を形成する。これは、例えば以下のような工程を有して行えばよい。(イ)半導体基板に所定の膜厚にて絶縁膜を形成する。(ロ)高耐圧トランジスタの形成される領域をマスクして上記(イ)の工程において形成された絶縁膜のうち、通常耐圧トランジスタの形成される領域の絶縁膜を除去する。(ハ)半導体基板1上に上記ゲート絶縁膜26に対応した膜厚の絶縁膜を形成する。なお、上記(イ)の工程における所定の膜厚は、同(イ)の工程及び(ハ)の工程において形成される絶縁膜の膜厚の合計が、上記ゲート絶縁膜38の膜厚となるようにする。
【0041】
こうして各ゲート絶縁膜を形成した後、上記ゲート電極27、39等、通常耐圧トランジスタ及び高耐圧トランジスタのゲート電極を同時に一括して形成する。
【0042】
次に、図4(a)に示すように、Nウェル10、40やPウェル20をマスクしつつN型の導電型に対応する不純物も注入をすることで、LDD領域36、37のうち、溝34、35から素子分離絶縁膜61にかけて上記第2領域36b、37bを形成する。なお、この図4(a)に示す工程の前、又は後に、Nウェル10やPウェル20、30をマスクしつつP型の導電型に対応する不純物を注入することで、Pチャネルの高耐圧トランジスタの上記第2領域を形成する。
【0043】
次に、図4(b)に示すように、通常耐圧のNチャネルトランジスタやPチャネルトランジスタの所定領域に、N型、或いは、P型に対応する不純物を注入し、通常耐圧トランジスタ用のLDD領域を形成する。
【0044】
こうして、通常耐圧トランジスタのLDD領域を形成した後、同図4(b)に示すように、上記通常耐圧トランジスタのスペーサ28や、高耐圧トランジスタのスペーサS等を形成する。このスペーサの形成については、例えば化学気相成長法(CVD)にて半導体基板1にシリコン酸化膜を堆積した後、同堆積されたシリコン酸化膜を異方性エッチングにてエッチングすることで行えばよい。
【0045】
次に、図4(c)に示すように、Pウェル20、30以外の領域をマスクしてN型の導電型に対応する不純物を注入することで、Nチャネルの通常耐圧トランジスタLNTのソース領域21及びドレイン領域22と、Nチャネルの高耐圧トランジスタUNTのソース領域31及びドレイン領域32とを一括して形成する。なお、この図4(c)に示す工程の前、又は後に、Nウェル10、40以外の領域をマスクしてP型の導電型に対応する不純物を注入することで、通常耐圧及び高耐圧のPチャネルトランジスタのソース領域及びドレイン領域を一括して形成する。
【0046】
以上説明した本実施形態によれば、以下の効果が得られるようになる。
【0047】
(1)高耐圧トランジスタのソース領域及びドレイン領域とチャネルとの間に絶縁物の充填された溝が形成されているとともに、チャネル側からソース領域及びドレイン領域側へと溝に沿ってLDD領域を形成した。これにより、ソース領域及びドレイン領域間の動作時の耐圧を十分に維持することができるようになる。しかも、このLDD領域がこれらよりも高濃度のソース領域及びドレイン領域と接続されているために、これらの抵抗を低減することができ、ひいてはトランジスタの動作速度等を好適に維持することができるようになる。
【0048】
(2)高耐圧トランジスタのソース領域及びドレイン領域の境界面を素子分離絶縁膜61等の絶縁物やLDD領域で覆った。これにより、高耐圧トランジスタのソース領域及びドレイン領域とPウェル30やNウェル40とのジャンクション耐圧を好適に確保することができるようになる。
【0049】
(3)高耐圧トランジスタのLDD領域の幅を、ソース領域及びドレイン領域側よりもチャネル側で狭くなるように設定した。これにより、LDD領域の形成に用いるフォトマスクの位置ずれに対してマージンを設けることができる。すなわち、LDD領域36、37を形成するために用いるフォトマスクのマスクパターンは、図1(b)に示すLDD領域36とLDD領域37との境界で分離されておらず、LDD領域36からLDD領域37にかけて連続している。このため、LDD領域36、37の幅がチャネル領域の幅と略同一でチャネル側からソース領域及びドレイン領域側に亘って一定の場合、図1(b)の縦方向にフォトマスクがずれたとすると、チャネル33の端部よりも外の領域でLDD領域36とLDD領域37とが連続して形成されてしまう。そしてこのため、ソース領域及びドレイン領域間が短絡してしまうおそれがある。これに対し、本実施形態によれば、チャネル側で幅が狭く設定されているため、フォトマスクの若干の位置ずれがあったとしても、LDD領域36とLDD領域37とが連続して形成されることがなく、ソース領域及びドレイン領域間が短絡することがない。
【0050】
(4)トリプルウェル構造を有して、高耐圧トランジスタの形成のためのNウェル40及びPウェル30を包含するようにしてディープウェル50を形成した。これにより、Nチャネルの高耐圧トランジスタの動作電圧をこれの形成される各Pウェル毎に各別に設定することができる。また、通常耐圧トランジスタ側からのノイズが高耐圧トランジスタ側へ侵入することを回避することもできる。
【0051】
(5)高耐圧トランジスタのソース領域及びドレイン領域とする領域とチャネルとする領域との間に溝を形成した後、同半導体基板の溝による開口部に不純物を注入することで同溝に沿ってLDD領域を形成した。これにより、溝に対するLDD領域の位置合わせが容易となるため、位置合わせを正確にしてLDD領域を形成することができる。このため、ゲート電極を配置する前にLDD領域が正規の位置から大きくずれることがなくなり、ゲート電極とLDD領域との位置合わせが容易となる。よって、ゲート電極とLDD領域との合わせずれを考慮してゲート電極に設けられるマージンを極力抑制することができ、半導体装置の微細化を図ることができる。
【0052】
(6)高耐圧トランジスタの溝と素子分離溝60とを同時に形成した。これにより、製造工程を簡素化することができる。
【0053】
(7)溝への絶縁物の充填と、素子分離溝60への素子分離絶縁膜61の充填とを同時に行うことで、製造工程を簡素化することができる。
【0054】
(第2の実施形態)
以下、本発明にかかる半導体装置の第2の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0055】
図5に、本実施形態にかかる半導体装置の断面構成を示す。本実施形態にかかる半導体装置も、通常耐圧トランジスタと、これよりも耐圧の高い高耐圧トランジスタとを備えている。しかも、これら通常耐圧トランジスタ及び高耐圧トランジスタは、いずれも相補型のトランジスタ(CMOS)として形成されている。なお、図5において、先の図1に対応する部材については、便宜上、同一の符号を付している。
【0056】
そして、これら各Pチャネル及びNチャネルの通常耐圧トランジスタや、Pチャネル及びNチャネルの高耐圧トランジスタを形成するために、本実施形態にかかる半導体装置も、トリプルウェル構造を有して構成されている。すなわち、P型の半導体基板1には、通常耐圧トランジスタを形成するためのNウェル110及びPウェル120と、高耐圧トランジスタを形成するためのPウェル130及びNウェル140とが形成されている。そして、これら高耐圧トランジスタを形成するPウェル130及びNウェル140を包含するようにしてN型の導電型を有するディープウェル150が形成されている。
【0057】
ただし、これらPウェル130、ディープウェル150は、溝34、35の下方領域に、半導体基板1表面からの深度を拡大させる段差130d、150dを有して形成されている。
【0058】
以下、本実施形態にかかる半導体装置の製造工程について、図6を用いて説明する。
【0059】
図6(a)は、先の図2(b)に示す工程に続く工程を示している。この図6(b)に示すように、溝34、35や素子分離溝60を形成した後、熱酸化膜80やシリコン窒化膜81のうち、溝34、35による半導体基板1の開口上端部近傍の部分を除去する。そして、その後、レジスト82にて素子分離溝60等をマスクしつつ半導体基板1の溝34、35による開口部に斜め方向からN型の導電型に対応する不純物の注入を行うことで上記LDD領域36、37を形成する。この図6(a)では、上記Nチャネルの高耐圧トランジスタUNTの溝34、35に不純物を注入する場合を例示してあり、このときには、Pチャネルの高耐圧トランジスタ用の溝にはレジスト82によるマスクがなされている。また、この不純物の注入に際し、先の図1(b)に示す態様にてチャネル幅方向の長さを縮小するようにLDD領域36、37を形成すべく、レジスト82は、溝34、35の所定箇所に対してもこれをマスクするように形成されている。
【0060】
このように、熱酸化膜80やシリコン窒化膜81のうち、溝34、35による半導体基板1の開口上端部近傍の部分を除去した後、不純物の注入を行うことで、LDD領域36の第1領域36a、37aのみならず第2領域36b、37bも同時に形成する。
【0061】
次に、図6(b)に示すように、LDD領域36、37を形成するための不純物注入に用いたレジスト82、シリコン窒化膜81をそのままの状態として、半導体基板1にN型の導電型に対応する不純物を注入することで、上記ディープウェル150の原型となるウェル150´を形成する。これにより、半導体基板1には、上記Nチャネルの高耐圧トランジスタの形成領域に上記ディープウェル150と同じN型の導電型を有するウェル150´が形成される。このウェル150´は、上記溝34、35の下方領域に、半導体基板1表面からの深度を拡大させる段差150dを有するものである。
【0062】
更に、図6(c)に示すように、LDD領域36、37を形成するための不純物注入に用いたレジスト82、シリコン窒化膜81をそのままの状態として、半導体基板1にP型の導電型に対応する不純物を注入することで、上記Pウェル130の原型となるウェル130´を形成する。これにより、半導体基板1には、上記Nチャネルの高耐圧トランジスタの形成領域に上記Pウェル130と同様のP型の導電型を有するウェル130´が形成される。このウェル130´は、上記溝34、35の下方領域に、半導体基板1表面からの深度を拡大させる段差130dを有するものである。
【0063】
なお、図示しないが、この図6(a)の工程の前、又は図6(c)の工程の後に、Pチャネルの高耐圧トランジスタの形成領域においても、図6(a)〜図6(c)に示した処理と同様の処理を行う。なお、Pチャネルの高耐圧トランジスタにおいては、段差をウェルに形成する必要はない。すなわち、Pチャネルの高耐圧トランジスタは、P型の半導体基板1の表面領域にN型のウェルが形成され、このN型のウェル内に、更にN型のウェルが形成される。このため、Pチャネルの高耐圧トランジスタでは、溝の下方領域におけるN型ウェルの深さ方向の距離が確保される。
【0064】
以上説明した本実施形態によれば、先の第1の実施形態の上記(1)〜(7)の効果に加えて、更に以下の効果を得ることができる。
【0065】
(8)Pウェル130、ディープウェル150を、溝の下方領域に、半導体基板1表面からの深度を拡大させる段差を有して形成した。これにより、LDD領域とPウェル130と間、並びにLDD領域とディープウェル150と間の距離を十分に確保することができ、ひいてはラッチアップ等を回避することができる。
【0066】
(9)熱酸化膜80やシリコン窒化膜81のうち、溝34、35による半導体基板1の開口上端部近傍の部分を除去した後、不純物の注入を行うことで、LDD領域36の第1領域36a、37aのみならず第2領域36b、37bも同時に形成することができる。
【0067】
なお、上記各実施形態は、以下のように変更して実施してもよい。
【0068】
・第2の実施形態において、必ずしもLDD領域36、37を形成するための不純物の注入は、熱酸化膜80やシリコン窒化膜81のうち、溝34、35による半導体基板1の開口上端部近傍の部分を除去した後に行うものに限らない。この場合であっても、Pウェル130、ディープウェル150を、溝の下方領域に、半導体基板1の上面からの深度が大きくなるような段差を有して形成することで、上記(8)記載の効果を得ることはできる。
【0069】
・第2の実施形態において、必ずしもPウェル130、ディープウェル150を、溝の下方領域に、半導体基板1表面からの深度を拡大させる段差を有して形成しなくてもよい。この場合であっても、熱酸化膜80やシリコン窒化膜81のうち、溝34、35による半導体基板1の開口上端部近傍の部分を除去した後、不純物の注入を行うことで、LDD領域36、37の形成工程を低減することはできる。
【0070】
・ソース領域及びドレイン領域の両端が溝及び素子分離絶縁膜の少なくとも一方によって覆われていなくても、溝に沿ってLDD領域を備えることでソース領域及びドレイン領域間の耐圧を確保することはできる。更に、LDD領域をソース領域及びドレイン領域と接続させることで、トランジスタの抵抗を抑制することはできる。
【0071】
・高耐圧トランジスタ形成用の溝については、必ずしも素子分離溝と同一工程にて形成しなくてもよい。
【0072】
・高耐圧トランジスタ形成用の溝の深度と素子分離溝の深度とは必ずしも一致させなくてもよい。
【0073】
・高耐圧トランジスタの構造については、溝に沿ってLDD領域(低濃度拡散領域)が形成される構造を有する範囲で適宜変更してよい。例えばシリサイド構造やスペーサSはこれを設けなくてもよい。この際、溝は、必ずしもチャネル33を挟んで両側に形成する必要がなく、ソース領域よりも高い電圧が印加されるドレイン領域側だけに形成してもよい。この場合、ソース領域及びこれに対応するLDD領域は、通常耐圧用トランジスタのソース領域及びLDD領域と同一の構成を有する。
【0074】
・ディープウェル等、各ウェルの形成時期については、上記各実施形態で例示したものに限らない。例えば溝の形成に先だってディープウェルを形成してもよい。
【0075】
・半導体装置としては、相補型(CMOS)構造やトリプルウェル構造を有するものに限らない。また、特性の異なる複数のトランジスタを有する構成にも限らない。要は、上記各実施形態及びそれらの変形例に記載の高耐圧トランジスタを備えることで、耐圧特性等、トランジスタ性能を所望に維持しつつも、その抵抗を好適に抑制することができる。
【0076】
【発明の効果】
本発明によれば、トランジスタ性能を所望に維持しつつも、その抵抗を好適に抑制することができる。
【図面の簡単な説明】
【図1】本発明にかかる半導体装置の第1の実施形態の構成を示す図。
【図2】同実施形態の製造工程を示す断面図。
【図3】同実施形態の製造工程を示す断面図。
【図4】同実施形態の製造工程を示す断面図。
【図5】本発明にかかる半導体装置の第2の実施形態の構成を示す断面図。
【図6】同実施形態の製造工程を示す断面図。
【符号の説明】
1…半導体基板、10…Nウェル、20…Pウェル、21…ソース領域、22…ドレイン領域、23、24…LDD領域、25…チャネル、26…ゲート絶縁膜、27…ゲート電極、30…Pウェル、31…ソース領域、32…ドレイン領域、33…チャネル、34、35…溝、34z、35z…絶縁物、36、37…LDD領域、38…ゲート絶縁膜、39…ゲート電極、40…Nウェル、50…ディープウェル、60…素子分離溝、61…素子分離領域、80…熱酸化膜、81…シリコン窒化膜、82…レジスト、83…シリコン酸化膜、110…Nウェル、120…Pウェル、130…Pウェル、140…Nウェル、150…ディープウェル。

Claims (2)

  1. 素子分離領域で区画された半導体基板の主面に、所定の間隔を隔てて形成されるソース領域及びドレイン領域と、
    前記半導体基板上に形成されるゲート電極と、
    前記半導体基板の主面で、前記ゲート電極の下方と前記ソース領域及びドレイン領域の少なくとも一方との間に所定の深さで形成され、絶縁物が充填される溝と、
    前記溝の両側面及び底面に沿って形成され、前記ソース領域及びドレイン領域よりも低不純物濃度を有するLDDと、
    前記半導体基板の主面に形成され、前記溝の下方領域に、該半導体基板の主面からの深度を拡大させる段差を有する第1のウエルと、
    前記第1のウエル内で前記溝よりも深く形成され、前記溝の下方領域に、該半導体基板の主面からの深度を拡大させる段差を有する第2のウエルと、を備え、
    前記LDDは、前記溝の底面よりも上側において、前記溝の表面に加えて前記ソース領域及びドレイン領域の少なくとも一方の下方領域まで延在すると共に、その延在部分の端部が前記素子分離領域に接し、更に前記延在部分と前記半導体基板との界面は前記溝の底面よりも上方に位置することを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記LDDは、前記ソース領域及びドレイン領域の少なくとも一方から前記ゲート電極の下方領域に向かって、チャネル幅方向の長さが短くなることを特徴とする半導体装置。
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