KR100373709B1 - 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

반도체 소자의 집적도를 떨어뜨리지 않고 콘택 마진을 충분히 할 수 있도록 소자 분리하는 반도체 소자 및 그 제조 방법에 제공하기 위하여, 반도체 기판 상에 다수의 윈도우를 가지는 소자 분리 절연막을 형성하고, 원도우를 통해 에피택셜 실리콘층을 성장시키고 패터닝하여 각 윈도우 영역의 에피택셜 실리콘층이 분리되도록 하여 소자 분리가 이루어지도록 한 것으로, 콘택 형성시 정렬 오차에 의해 소자 분리 영역의 에지 부분이 식각되어도 반도체 기판이 드러나지 않고 소자 분리 절연막이 드러나므로 누설 전류를 방지하여 소자 수율을 향상시킬 수 있으며, 그에 따라 반도체 소자의 디자인 마진을 충분히 확보할 수 있어 소자의 집적도를 향상시킬 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES AND MANUFACTURING METHOD THEREOF}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 선택적 에피택셜 성장법(selective epitaxial growth)을 이용하여 소자 분리를 한 반도체 소자 및 그 제조 방법에 관한 것이다.

일반적으로 반도체 소자를 분리하는 방법으로는 선택적 산화법으로 질화막을 이용하는 LOCOS(local oxidation of silicon) 소자 분리 방법에 이용되어 왔다.

LOCOS 소자 분리 방법은 질화막을 마스크로 하여 실리콘웨이퍼 자체를 열산화하기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 이점이 있다.

그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 소자의 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생하는 문제점이 있다.

이러한 것을 극복하기 위해 LOCOS 소자 분리 방법을 대체하는 기술로서 STI 소자 분리 방법이 있다. STI 소자 분리에서는 실리콘웨이퍼에 트렌치를 만들어 절연물을 필링(filling)하기 때문에 소자 분리 영역이 차지하는 면적이 작아서 소자의 미세화에 유리하다.

그러면, 도 1을 참조하여 종래 STI 소자 분리를 이용한 반도체 소자를 개략적으로 설명한다.

도 1에서 알 수 있는 바와 같이 종래 반도체 소자는, 반도체 기판(1)의 소자 분리 영역에 트렌치가 형성되어 있으며, 트렌치에는 필드 산화막(2)이 형성되어 있다. 그리고, 반도체 기판(1)의 소자 영역에는 게이트 산화막(3)과 게이트 폴리(4)를 포함하는 게이트(3, 4)가 형성되어 있으며, 게이트(3, 4)의 측벽에는 절연막으로 이루어진 스페이서(spacer)(6)가 형성되어 있다. 또한, 스페이서(6) 하부의 반도체 기판(1)에는 반도체 기판(1)과 반대 도전형의 불순물이 저농도로 매입된 LDD(lightly doped drain)(5)이 형성되어 있으며, LDD(5)에 접하는 반도체 기판(1)의 접합 영역에는 LDD(5)와 동일 도전형의 불순물이 고농도로 매입된 소스/드레인 (7)이 형성되어 있다.

그리고, 게이트(3, 4), 소스/드레인(7)을 포함하는 모스 트랜지스터가 형성된 반도체 기판(1) 상부에는 게이트(3, 4), 소스/드레인(7)의 일부 영역이 드러나도록 하는 콘택홀이 형성된 PMD(pre-metal dielectric)(9)가 형성되어 있으며, PMD(9)의 콘택홀에는 텅스텐 플러그(10)가 형성되어 있다. 그리고, PMD(9) 상부에는 텅스텐 플러그(10)에 접속되는 금속 배선층(11)이 형성되어 있다.

또한, 텅스텐 플러그(10)와 접하는 게이트(3, 4), 소스/드레인(7)의 상부에는 접촉저항을 낮추기 위한 실리사이드막(8)이 형성되어 있다.

이와 같은 종래의 반도체 소자에서는 집적도가 증가함에 따라 PMD(9)의 선택적 식각에 의해 텅스텐 플러그(10)가 형성될 콘택홀을 형성할 경우, 공정 마진이 적어짐으로써 정렬 오차(misalign)가 발생하면 트렌치 에지(edge) 부분의 필드 산화막(2)이 식각되어 도 1의 a에서와 같이 소자 분리 영역의 반도체 기판이 드러나게 되며, 그에 따라 누설 전류 경로(leakage current path)가 형성되어 소자 동작시 전류 누설이 발생하여 소자 작동 에러가 발생하게 된다.

이러한 문제를 해결하기 위해서는 콘택 마진을 충분하게 디자인을 해 주어야 하는 데, 그러면 소자의 집적도가 떨어지는 단점이 있다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자의 집적도를 떨어뜨리지 않고 콘택 마진을 충분히 할 수 있도록 소자 분리하는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.

도 1은 종래 일반적인 모스 트랜지스터를 개략적으로 도시한 단면도이고,

도 2는 본 발명의 일 실시예에 따른 모스 트랜지스터를 개략적으로 도시한 단면도이고,

도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 모스 트랜지스터를 제조하는 방법을 개략적으로 도시한 공정도이다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 반도체 기판 상부에 형성된절연막과, 상기 절연막에 형성되어 있으며 상기 반도체 기판이 드러나도록 하는 다수의 윈도우와, 상기 각 윈도우를 포함하는 상기 절연막 상부에 서로 분리되게 형성된 에피택셜 실리콘층과, 상기 에피택셜 실리콘층에 형성된 개별 반도체 소자를 포함하는 것을 특징으로 한다.

또한, 본 발명은 실리콘웨이퍼 상부에 절연막을 형성하고 선택적 식각하여 상기 실리콘웨이퍼가 드러나는 다수의 윈도우를 형성하는 단계와, 상기 윈도우를 통해 드러난 상기 실리콘웨이퍼를 이용한 에피택셜 성장에 의해 상기 절연막 상부 전면에 에피택셜 실리콘층을 형성하고, 평탄화하는 단계와, 상기 에피택셜 실리콘층을 선택적 식각하여 상기 각 윈도우 영역 상부의 에피택셜 실리콘층이 분리되도록 하는 단계와, 상기 에피택셜 실리콘에 개별 반도체 소자를 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.

도 2는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도이다.

도 2에서 알 수 있는 바와 같이 본 발명의 일 실시예에 따른 반도체 소자는, 반도체 기판(21) 상부에 형성된 절연막(22)에 다수의 윈도우(window)가 형성되어 있으며, 각 윈도우 및 윈도우를 포함하는 절연막(22) 상부에 서로 분리되게 다수의 에피택셜(epitaxial) 실리콘층(23)이 형성되어 있고, 각각의 에피택셜 실리콘층 (23)에는 모스 트랜지스터가 형성되어 있다. 즉, 에피택셜 실리콘층(23)에는 게이트 산화막(24)과 게이트 폴리(25)를 포함하는 게이트가 형성되어 있으며 게이트 폴리(25) 측벽에는 스페이서(27)가 형성되어 있고, 스페이서(27) 하부의 에피택셜 실리콘층(23)에는 불순물이 저농도로 매입된 LDD(26)가 형성되어 있으며 LDD(26)와 접하는 에피택셜 실리콘층(23)의 접합 영역에는 LDD(26)와 동일 도전형의 불순물이 고농도로 매입된 소스/드레인(28)이 형성되어 있다.

그리고, 모스 트랜지스터가 형성된 에피택셜 실리콘층(23)과 드러난 절연막 (22)의 상부에는 모스 트랜지스터의 각 전극과 금속 배선층 간의 전기적 절연을 위한 PMD(30)가 형성되어 있으며, 모스 트랜지스터 각 전극의 상부 영역 PMD(30)에는 각 전극의 일부 영역이 드러나도록 하는 콘택홀이 형성되어 있고 콘택홀에는 텅스텐 플러그(31)가 형성되어 소자 전극과 금속 배선층 간의 전기적 접속을 위한 콘택이 형성되어 있다.

또한, PMD(30) 상부에는 텅스텐 플러그(31)에 접속된 금속 박막 패턴으로 이루어진 금속 배선층(32)이 형성되어 있다.

그리고, 텅스텐 플러그(31)와 접하는 모스 트랜지스터의 소자 전극인 게이트 폴리(25), 소스/드레인(28) 상부에는 접촉 저항을 낮추기 위한 실리사이드막(29)이 형성되어 있다.

이와 같이 종래의 STI를 이용하여 소자 분리하는 것과는 달리 절연막 상에 성장된 에피택셜 실리콘층을 서로 분리되도록 한 후 서로 분리된 에피택셜 실리콘층에 모스 트랜지스터를 형성하여 모스 트랜지스터가 형성된 각 셀(cell)의 소자 분리가 절연막에 의해 이루어지도록 한 본 발명의 일 실시예에 따른 반도체 소자에서는, 콘택 형성시 정렬 오차에 의해 소자 분리 영역의 에지 부분이 식각되어도 도 2의 b에서 알 수 있는 바와 같이 반도체 기판이 드러나지 않고 소자 분리 절연막이 드러나므로 누설 전류를 방지하여 소자 수율을 향상시킬 수 있고, 소자의 디자인 마진을 충분히 확보할 수 있어 소자의 집적도를 향상시킬 수 있다.

이러한 구성으로 형성된 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 도 3a 내지 도 3e를 참조하여 상세히 설명한다.

먼저 도 3a에 도시한 바와 같이, 실리콘웨이퍼(21) 상부에 절연막(22)을 소정 두께, 바람직하게는 4000Å 내지 6000Å의 두께로 형성한다. 이때, 절연막(22)은 소자 분리를 위한 절연막의 역할을 하며, 절연막(22)의 형성은 일 예로, 실리콘웨이퍼(21)를 열산화하여 열산화막으로 형성하거나 실리콘웨이퍼(21) 상부에 화학 기상 증착(chemical vapor deposition)에 의해 증착된 산화막으로 형성한다. 그리고, 절연막(22) 상부에 다수의 윈도우 패턴(M1)을 형성한다. 이때, 윈도우 패턴(M1) 형성은 일 예로, 절연막(22) 상부에 감광막을 도포하고, 원도우 패턴이 형성된 마스크로 노광한 후 현상하여 감광막 패턴으로 형성한다.

그 다음 도 3b에 도시한 바와 같이, 윈도우 패턴(M1)을 마스크로 드러난 절연막(22)을 식각하여 실리콘웨이퍼(11)의 일부 영역이 드러나는 선택적 에피택셜 성장을 위한 다수의 윈도우(W)를 형성하고, 절연막(22) 상부의 윈도우 패턴(M1)을 제거한다. 이때, 윈도우(W) 형성을 위한 절연막(22)의 식각은 반응성 이온 식각 (reactive ion etch, RIE)을 이용하는 것이 바람직하며, 반응성 이온 식각시 일정 경사각(θ), 바람직하게는 70도 내지 80도의 경사각으로 절연막(22)을 식각하여 후속 공정에서의 에피택셜 성장이 원활하게 되도록 하는 것이 바람직하다.

그 다음 도 3c에 도시한 바와 같이, 절연막(22)의 윈도우를 통해 드러난 실리콘웨이퍼(21)를 이용한 선택적 에피택셜 성장법에 의해 윈도우를 포함한 절연막(22) 상부 전면에 에피택셜 실리콘층(23)을 성장시키고, 성장된 에피택셜 실리콘층(23)을 평탄화한다. 이때, 평탄화된 에피택셜 실리콘층(23)의 두께는 500Å 내지 1000Å 정도가 되도록 하는 것이 바람직하며, 에피택셜 실리콘층(23)의 평탄화는 화학 기계적 연마(chemical mechanical polishing) 공정을 이용하는 것이 바람직하다. 이후, 평탄화된 에피택셜 실리콘층(23) 상부에 반도체 소자 분리를 위한 마스크 패턴(M2)을 형성한다. 이때, 마스크 패턴(M2)의 형성은 일 예로, 평탄화된 에피택셜 실리콘층(23) 상부에 감광막을 도포하고, 도포된 감광막을 반도체 소자 분리를 위한 패턴이 형성된 마스크로 노광한 후 현상하여 감광막 패턴으로 형성한다.

그 다음 도 3d에 도시한 바와 같이, 에피택셜 실리콘층(23)을 선택적으로 패터닝(patterning) 즉, 마스크 패턴(M2)을 통해 드러난 에피택셜 실리콘층(23)을 식각하여 각 윈도우 영역의 에피택셜 실리콘층(23)이 서로 분리되도록 함으로써 소자 분리가 이루어지도록 한다. 그리고, 에피택셜 실리콘층(23)을 열산화하여 게이트 산화막(24)을 형성하고, 반도체 기판(21) 상부 전면에 개별 소자의 게이트로 사용하기 위한 폴리 실리콘(25)을 증착한다.

그 다음 도 3e에 도시한 바와 같이, 폴리 실리콘(25)과 게이트 산화막(24)을 패터닝하여 각 에피택셜 실리콘층(23)의 상부에 개별 소자인 모스 트랜지스터의 게이트를 형성한다. 즉, 폴리 실리콘(25) 상부에 게이트 패턴을 형성하고, 게이트 패턴을 마스크로 드러난 폴리 실리콘을 식각하여 게이트 폴리(25)를 형성하며 드러난 게이트 산화막(24)을 식각한다. 이후, 게이트 폴리(25)를 마스크로 드러난 에피택셜 실리콘층(23)에 불순물을 저농도로 이온 주입하여 LDD(26)를 형성하며, 반도체 기판(21) 상부 전면에 절연막을 증착하고 등방성 식각하여 게이트 폴리(25)의 측벽에 스페이서(27)를 형성한다. 그리고, 스페이서(27)와 게이트 폴리(25)를 마스크로 드러난 에피택셜 실리콘층(23)에 LDD(26)와 동일 도전형의 불순물을 고농도로 이온 주입하여 소스/드레인(28)을 형성함으로써 모스 트랜지스터의 개별 소자를 완성한다.

그 다음, 일반적인 샐리사이드(salicide) 공정에 의해 게이트 폴리(25)와 소스/드레인(28)의 상부 표면에 실리사이드막(29)을 형성한 후, 반도체 기판(21) 상부 전면에 모스 트랜지스터의 각 소자 전극과 금속 배선층과의 전기적 절연을 위한 PMD(30)를 증착하고 평탄화하며, PMD(30)를 선택적으로 식각하여 모스 트랜지스터의 게이트 폴리(25), 소스/드레인(28)의 일부 영역이 드러나도록 콘택홀(contact hole)을 형성한다. 그리고, 콘택홀에 금속 플러그, 바람직하게는 텅스텐 플러그 (31)를 형성하여 소자 전극과 금속 배선층 간의 전기적 접속을 위한 콘택을 형성한 후, PMD(30) 상부에 금속 박막을 증착하고 패터닝하여 텅스텐 플러그(31)에 접속되는 금속 박막 패턴으로 이루어진 금속 배선층을 형성함으로써 도 2와 같은 반도체 소자를 완성한다.

이와 같이 본 발명은 반도체 기판 상에 다수의 윈도우를 가지는 소자 분리 절연막을 형성하고, 원도우를 통해 에피택셜 실리콘층을 성장시키고 패터닝하여 각 윈도우 영역의 에피택셜 실리콘층이 분리되도록 하여 소자 분리가 이루어지도록 한 것으로, 콘택 형성시 정렬 오차에 의해 소자 분리 영역의 에지 부분이 식각되어도 반도체 기판이 드러나지 않고 소자 분리 절연막이 드러나므로 누설 전류를 방지하여 소자 수율을 향상시킬 수 있으며, 그에 따라 반도체 소자의 디자인 마진을 충분히 확보할 수 있어 소자의 집적도를 향상시킬 수 있다.

Claims (12)

1. 반도체 기판 상부에 형성된 절연막과;

   상기 절연막에 형성되어 있으며 상기 반도체 기판이 드러나도록 하는 다수의 윈도우와;

   상기 각 윈도우를 포함하는 상기 절연막 상부에 서로 분리되게 형성된 에피택셜 실리콘층과;

   상기 에피택셜 실리콘층에 형성된 개별 반도체 소자를 포함하는 것을 특징으로 하는 반도체 소자.
2. 제 1 항에 있어서, 상기 절연막은 열산화막인 것을 특징으로 하는 반도체 소자.
3. 제 1 항에 있어서, 상기 절연막의 두께는 4000Å 내지 6000Å인 것을 특징으로 하는 반도체 소자.
4. 제 1 항에 있어서, 상기 윈도우는 70도 내지 80도의 경사각을 가진 것을 특징으로 하는 반도체 소자.
5. 제 1 항에 있어서, 상기 절연막 상부의 상기 에피택셜 실리콘층의 두께는500Å 내지 1000Å인 것을 특징으로 하는 반도체 소자.
6. 실리콘웨이퍼 상부에 절연막을 형성하고 선택적 식각하여 상기 실리콘웨이퍼가 드러나는 다수의 윈도우를 형성하는 단계와;

   상기 윈도우를 통해 드러난 상기 실리콘웨이퍼를 이용한 에피택셜 성장에 의해 상기 절연막 상부 전면에 에피택셜 실리콘층을 형성하고, 평탄화하는 단계와;

   상기 에피택셜 실리콘층을 선택적 식각하여 상기 각 윈도우 영역 상부의 에피택셜 실리콘층이 분리되도록 하는 단계와;

   상기 에피택셜 실리콘에 개별 반도체 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
7. 제 6 항에 있어서, 상기 실리콘 상부에 절연막을 형성하고 선택적 식각하여 상기 실리콘웨이퍼가 드러나는 다수의 윈도우를 형성하는 단계에서,

   상기 윈도우는 상기 절연막 상부에 다수의 윈도우 패턴을 형성한 후, 윈도우 패턴을 마스크로 드러난 상기 절연막을 일정 경사각으로 반응성 이온 식각하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
8. 제 7 항에 있어서, 상기 반응성 이온 식각의 경사각은 70도 내지 80도로 하는 것을 특징으로 하는 반도체 소자 제조 방법.
9. 제 6 항에 있어서, 상기 실리콘웨이퍼 상부에 절연막을 형성하고 선택적 식각하여 상기 실리콘웨이퍼가 드러나는 다수의 윈도우를 형성하는 단계에서,

   상기 절연막은 상기 실리콘웨이퍼를 열산화하여 열산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
10. 제 9 항에 있어서, 상기 절연막의 두께는 4000Å 내지 6000Å이 되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.
11. 제 6 항에 있어서, 상기 윈도우를 통해 드러난 상기 실리콘웨이퍼를 이용한 에피택셜 성장에 의해 상기 절연막 상부 전면에 에피택셜 실리콘층을 형성하고, 평탄화하는 단계에서,

    상기 절연막 상부에서 평탄화된 상기 에피택셜 실리콘층의 두께는 500Å 내지 1000Å이 되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.
12. 제 11 항에 있어서, 상기 에피택셜 실리콘층의 평탄화는 화학 기계적 연마 공정에 의해 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.