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JP2002033397A - 半導体装置 - Google Patents

半導体装置

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Publication number
JP2002033397A
JP2002033397A JP2000217106A JP2000217106A JP2002033397A JP 2002033397 A JP2002033397 A JP 2002033397A JP 2000217106 A JP2000217106 A JP 2000217106A JP 2000217106 A JP2000217106 A JP 2000217106A JP 2002033397 A JP2002033397 A JP 2002033397A
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JP
Japan
Prior art keywords
well
semiconductor device
contact
layer
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000217106A
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English (en)
Inventor
Tomohiro Yamashita
朋弘 山下
Yoshiki Okumura
喜紀 奥村
Katsuyuki Hotta
勝之 堀田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US09/754,325 priority patent/US6777758B2/en
Publication of JP2002033397A publication Critical patent/JP2002033397A/ja
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    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

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Abstract

(57)【要約】 【課題】 ウエルの電位を安定的に固定すると共に上記
電位を固定するための要素のレイアウト面積を縮小す
る。 【解決手段】 半導体基板５０の表面５０Ｓ内に不純物
プロファイルが異なるＰウエル１１，１２が隣接して形
成されている。表面５０内にＰウエル１１，１２に跨っ
て、Ｐウエル１１，１２よりも低抵抗のＰ型層２０が形
成されており、両Ｐウエル１１，１２はＰ型層２０を介
して電気的に接続される。層間絶縁膜７０に形成された
各コンタクトホール７０Ｈ１，７０Ｈ２内に各コンタク
ト３１，３２がＰ型層２０に接して充填されている。コ
ンタクト３１，３２は配線４０に接続されている。配線
４０を所定の電位に接続することによって、コンタクト
３１，３２及びＰ型層２０を介して両Ｐウエル１１，１
２を所定の電位に固定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体装置内のウエルの電位を固定するための要素
のレイアウト面積を縮小する技術に関する。
【０００２】
【従来の技術】半導体集積回路において、個々の素子の
電気的特性の最適化及び各素子間の分離幅の縮小は、集
積回路を高性能化・微細化する上で重要である。一般的
に、ＭＯＳＦＥＴは半導体基板の表面内に不純物ドーピ
ングを行って形成されたウエル上に形成される。例え
ば、Ｎ型のＭＯＳＦＥＴ（以下「ＮＭＯＳＦＥＴ」とも
呼ぶ）はＰ型のウエル（以下「Ｐウエル」とも呼ぶ）上
に形成される。
【０００３】このとき、Ｐウエルの表面付近ないしは素
子分離絶縁膜（以下「素子分離膜」とも呼ぶ）よりも浅
い領域の不純物プロファイルのみを調節することによ
り、同一の半導体基板上にトランジスタ特性の異なる複
数種類のＮＭＯＳＦＥＴを形成することができる。或い
は、素子の電気特性を最適化するために、もっと深い領
域の不純物プロファイルを調節することにより、同一の
基板上の各ＮＭＯＳＦＥＴの特性を違えることができ
る。即ち、不純物プロファイルの異なる複数種類のＰウ
エルを形成し、各Ｐウエル上にそれぞれ特性・用途の異
なるＮＭＯＳＦＥＴを形成する。
【０００４】ここで、図２２に従来の半導体装置１Ｐの
断面図を示し、図２３に半導体装置１Ｐの要部を説明す
るための模式的な平面図ないしはレイアウト図を示す。
半導体装置１Ｐでは、半導体基板（以下「基板」とも呼
ぶ）５０Ｐの表面５０ＳＰ内に不純物プロファイルが異
なるＰウエル１１Ｐ，１２Ｐが形成されている。特に従
来の半導体装置１Ｐでは、両ウエル１１Ｐ，１２Ｐの境
界に素子分離膜５１ＢＰが形成されている。
【０００５】そして、Ｐウエル１１Ｐ上にＮＭＯＳＦＥ
Ｔ９１Ｐが形成されており、更にＰウエル１１Ｐ内にＰ
ウエル１１Ｐの電位を固定するためのＰ型の半導体層
（以下「Ｐ型層」とも呼ぶ）２１Ｐが形成されている。
同様に、Ｐウエル１２Ｐ上に上記ＮＭＯＳＦＥＴ９１Ｐ
とは特性が異なるＮＭＯＳＦＥＴ９２Ｐが形成されてお
り、更にＰウエル１２Ｐ内にＰウエル１２Ｐの電位を固
定するためのＰ型層２２Ｐが形成されている。図２２で
はＰ型層２１Ｐ，２２Ｐが両Ｐウエル１１Ｐ，１２Ｐの
境界付近に形成された場合を図示しているが、各Ｐ型層
２１Ｐ，２２Ｐは各Ｐウエル１１Ｐ，１２Ｐ内の他の場
所に形成される場合もある。なお、ＮＭＯＳＦＥＴ９１
Ｐ，９２Ｐ及びＰ型層２１Ｐ，２２Ｐは素子分離膜５１
Ｐ，５１ＢＰによって互いに分離されている。
【０００６】各Ｐ型層２１Ｐ，２２Ｐは、層間絶縁膜７
０Ｐに形成された各コンタクトホール７０Ｈ１Ｐ，７０
Ｈ２Ｐ内の各コンタクト３１Ｐ，３２Ｐを介して共に配
線４０Ｐに接続されている。配線４０Ｐを所定の電位に
接続することによって、コンタクト３１Ｐ，３２Ｐ及び
Ｐ型層２１Ｐ，２２Ｐを介して、両Ｐウエル１１，１２
を所定の電位に固定する。
【０００７】なお、表面５０ＳＰ内に各ＮＭＯＳＦＥＴ
９１Ｐ，９２Ｐのソース／ドレイン領域６１Ｐが形成さ
れており、又、表面５０ＳＰ上にゲート絶縁膜６３Ｐ
（図２６参照）及びゲート電極６２Ｐが順次に形成され
ている。ソース／ドレイン領域６１Ｐは、層間絶縁膜７
０Ｐに形成されたコンタクトホール７０ＨＰ内のコンタ
クト６５Ｐを介して配線６６Ｐに接続されている。
【０００８】次に、図２４〜図２９に半導体装置１Ｐの
製造方法を説明するための断面図を示し、これらを参照
しつつ半導体装置１Ｐの製造方法を説明する。
【０００９】まず、基板５０Ｐの表面５０ＳＰ内に素子
分離膜５１Ｐ，５１ＢＰを形成して、ＮＭＯＳＦＥＴ９
１Ｐ，９２Ｐ及びＰ型層２１Ｐ，２２Ｐを形成する各領
域を区画する。
【００１０】次に、表面５０ＳＰ上にＰウエル１２Ｐの
形成領域を開口させてレジスト８１Ｐを配置し、当該レ
ジスト８１Ｐをマスクとして表面５０ＳＰ内にＰ型の不
純物をイオン注入する（図２４参照）。具体的には、例
えばボロンを３００ｋｅＶ〜１．５ＭｅＶ，１×１０12
〜１×１０14／ｃｍ2の条件で注入してレトログレード
ウエルを形成し、更に例えば８０ｋｅＶ〜１６０ｋｅ
Ｖ，１×１０12〜５×１０12／ｃｍ2の注入条件で以て
チャネルカット層を形成し、又、例えば１５ｋｅＶ〜７
０ｋｅＶ，３×１０12〜５×１０13／ｃｍ2の注入条件
で以て閾値制御層を形成する。これにより、上述のレト
ログレードウエル，チャネルカット層及び閾値制御層か
ら成るＰウエル１２Ｐを形成する。
【００１１】続いて、表面５０ＳＰ上にＰウエル１１Ｐ
の形成領域を開口させてレジスト８２Ｐを配置し、当該
レジスト８２Ｐをマスクとして表面５０ＳＰ内にＰ型の
不純物をイオン注入する（図２５参照）。具体的には、
例えばボロンを２００ｋｅＶ〜５００ｋｅＶ，５×１０
12〜１×１０14／ｃｍ2の条件で注入してレトログレー
ドウエルを形成し、更に例えば８０ｋｅＶ〜１６０ｋｅ
Ｖ，３×１０12〜２×１０13／ｃｍ2の注入条件で以て
チャネルカット層を形成し、又、例えば１５ｋｅＶ〜７
０ｋｅＶ，５×１０12〜１×１０14／ｃｍ2の注入条件
で以て閾値制御層を形成する。これにより、上述のレト
ログレードウエル，チャネルカット層及び閾値制御層か
ら成るＰウエル１１Ｐを形成する。
【００１２】なお、この後、図示しないＰＭＯＳＦＥＴ
を形成する領域にＮ型のウエルを形成する。
【００１３】その後、ゲート絶縁膜６３Ｐ及びゲート電
極６２Ｐ用の各膜を形成し、これらを所定の形状にパタ
ーニングすることによりゲート絶縁膜６３Ｐ及びゲート
電極６２Ｐを形成する（図２６参照）。そして、ＮＭＯ
ＳＦＥＴのソース／ドレイン領域にＮ型のエクステンシ
ョン層６９Ｐを形成し、又、ＰＭＯＳＦＥＴのソース／
ドレイン領域にＰ型のエクステンション層を形成する
（図２７参照）。このとき、Ｐ型層２１Ｐ，２２Ｐの形
成領域にＰ型のエクステンション層２９Ｐを形成する
が、当該エクステンション層２９Ｐの形成は省略される
場合もある。その後、表面５０ＳＰの全面を覆って絶縁
膜を形成し、これを異方性エッチングするによってサイ
ド・ウォール・スペーサ（以下「スペーサ」とも呼ぶ）
６４Ｐを形成する（図２７参照）。
【００１４】次に、表面５０ＳＰ上に、ＮＭＯＳＦＥＴ
９１Ｐ，９２Ｐの形成領域及び図示しないＮウエルの電
位を固定するためのＮ型層の形成領域を開口させてレジ
スト８３Ｐを配置し、当該レジスト８３Ｐをマスクとし
て表面５０ＳＰ内にＮ型の不純物をイオン注入する（図
２８参照）。例えば５ｋｅＶ〜１００ｋｅＶ，１×１０
15〜６×１０15／ｃｍ2の条件で砒素を注入する。これ
により、ＮＭＯＳＦＥＴ９１Ｐ，９２Ｐの各ソース／ド
レイン領域６１Ｐ及び上記Ｎ型層を形成する。
【００１５】続いて、表面５０ＳＰ上に、Ｐ型層２１
Ｐ，２２Ｐ及びＰＭＯＳＦＥＴの形成領域を開口させて
レジスト８４Ｐを配置し、当該レジスト８４Ｐをマスク
として表面５０ＳＰ内にＰ型の不純物をイオン注入する
（図２９参照）。例えば１ｋｅＶ〜２０ｋｅＶ，１×１
０15〜６×１０15／ｃｍ2の条件でボロンを注入する。
これにより、Ｐ型層２１Ｐ，２２Ｐ及びＰＭＯＳＦＥＴ
のソース／ドレイン領域を形成する。
【００１６】次に、ゲート電極６２Ｐ等を覆って表面５
０Ｓ上の全面に層間絶縁膜７０Ｐを形成し、それぞれ所
定の位置にコンタクトホール７０ＨＰ，７０Ｈ１Ｐ，７
０Ｈ２Ｐを形成する。層間絶縁膜７０Ｐの全面を覆って
金属やポリシリコン等の導電材料を堆積することによ
り、コンタクト３１Ｐ，３２Ｐ，６５Ｐ及び配線４０
Ｐ，６６Ｐを形成する。以上の工程により、図２２に示
す半導体装置１Ｐが完成する。なお、必要に応じて複数
の配線層を形成してＬＳＩが製造される。
【００１７】
【発明が解決しようとする課題】さて、各ウエル１１
Ｐ，１２Ｐを形成するための写真製版工程（図２４及び
図２５参照）においてマスク等にアライメントずれが生
じると、両Ｐウエル１１Ｐ，１２Ｐが離れて形成される
場合がある（図３０の断面図を参照）。しかしながら、
かかる場合であっても、半導体装置１Ｐでは各Ｐウエル
１１Ｐ，１２Ｐ毎にＰ型層２１Ｐ又は２２Ｐとコンタク
ト３１Ｐ又は３２Ｐとが設けられているので、両Ｐウエ
ル１１Ｐ，１２Ｐを所定の電位に固定可能である。
【００１８】また、図３１の断面図及び図３２の平面図
に示すように両Ｐウエル１１Ｐ，１２ＰがボトムＮウエ
ル１３Ｐ及びＮウエル１４Ｐで囲まれた構造において
も、両Ｐウエル１１Ｐ，１２Ｐが離れて形成されうる。
このとき、両Ｐウエル１１Ｐ，１２Ｐが電気的に接続さ
れないと、Ｐウエル１１Ｐ，１２Ｐの電位が浮いた状態
になりやすい。このため、上述のボトムＮウエル１３Ｐ
及びＮウエル１４Ｐを有する半導体装置においても、各
Ｐウエル１１Ｐ，１２Ｐ毎にＰ型層２１Ｐ又は２２Ｐろ
コンタクト３１Ｐ又は３２Ｐとが設けられる。
【００１９】ところで、従来の半導体装置１Ｐ等では、
各ＭＯＳＦＥＴの形成領域が素子分離膜５１Ｐで区画さ
れていると共にＰウエル１１Ｐ，１２Ｐの境界にも素子
分離膜５１ＢＰが形成されているので、各ウエルの電位
を固定するための拡散層，コンタクト及び配線を各ウエ
ル毎に設けなければならない。このため、半導体装置全
体において上記拡散層等の形成領域の割合が高くなって
しまう。特に、各ウエル１１Ｐ，１２のＰ型層２１Ｐ，
２２Ｐが近接して配置されていない場合には、配線４０
Ｐのレイアウト面積が上記割合を増大させる。
【００２０】本発明はかかる点に鑑みてなされたもので
あり、ウエルの電位を安定的に固定しうると共に上記電
位を固定するための要素のレイアウト面積が縮小された
半導体装置を提供することを主たる目的とする。
【００２１】
【課題を解決するための手段】（１）請求項１に記載の
発明に係る半導体装置は、半導体基板と、前記半導体基
板の表面内に選択的に形成された所定の導電型の第１ウ
エル及び前記所定の導電型と同じ導電型の第２ウエル
と、前記半導体基板の前記表面内に前記表面を低抵抗化
して形成され、一方端が前記第１ウエル上に設けられる
と共に他方端が前記第２ウエル上に設けられて前記第１
ウエルと前記第２ウエルとの間に渡って形成された第１
導電層と、前記第１ウエルと電気的に接続された第１コ
ンタクトとを備えることを特徴とする。
【００２２】（２）請求項２に記載の発明に係る半導体
装置は、請求項１に記載の半導体装置であって、前記第
１コンタクトは前記第１導電層に接していることを特徴
とする。
【００２３】（３）請求項３に記載の発明に係る半導体
装置は、請求項２に記載の半導体装置であって、前記第
１導電層に接する第２コンタクトを更に備えることを特
徴とする。
【００２４】（４）請求項４に記載の発明に係る半導体
装置は、請求項３に記載の半導体装置であって、前記第
１コンタクトは前記第１導電層を介して前記第１ウエル
と対面して配置されている一方で、前記第２コンタクト
は前記第１導電層を介して前記第２ウエルと対面して配
置されていることを特徴とする。
【００２５】（５）請求項５に記載の発明に係る半導体
装置は、請求項１に記載の半導体装置であって、前記半
導体基板の前記表面内に前記表面を低抵抗化して形成さ
れ、前記第２ウエルに接することなく前記第１ウエル上
に設けられた第２導電層を更に備え、前記第１コンタク
トは前記第２導電層に接していることを特徴とする。
【００２６】（６）請求項６に記載の発明に係る半導体
装置は、請求項１乃至５のいずれかに記載の半導体装置
であって、前記第１導電層は、前記所定の導電型と同じ
導電型の不純物導入層と、前記半導体基板の材料と金属
との化合物層との少なくとも一方を含んで成ることを特
徴とする。
【００２７】（７）請求項７に記載の発明に係る半導体
装置は、請求項６に記載の半導体装置であって、前記第
１導電層は前記第１ウエル及び前記第２ウエルよりも低
抵抗であることを特徴とする。
【００２８】（８）請求項８に記載の発明に係る半導体
装置は、請求項５に記載の半導体装置であって、前記第
２導電層は、前記所定の導電型と同じ導電型の不純物導
入層と、前記半導体基板の材料と金属との化合物層との
少なくとも一方を含んで成ることを特徴とする。
【００２９】（９）請求項９に記載の発明に係る半導体
装置は、請求項８に記載の半導体装置であって、前記第
２導電層は前記第１ウエルよりも低抵抗であることを特
徴とする。
【００３０】（１０）請求項１０に記載の発明に係る半
導体装置は、請求項１乃至９のいずれかに記載の半導体
装置であって、前記第１ウエルと前記第２ウエルとは異
なる不純物プロファイルを有することを特徴とする。
【００３１】
【発明の実施の形態】＜実施の形態１＞図１に実施の形
態１に係る半導体装置１の断面図を示し、又、図２に半
導体装置１の要部を説明するための模式的な平面図ない
しはレイアウト図を示す。半導体装置１は半導体基板
（以下「基板」とも呼ぶ）５０を基材とし、当該半導体
基板５０の表面（ないしは主面）５０Ｓ内及び表面５０
Ｓ上に後述の構造が形成されて成る。なお、以下の説明
では「基板５０の表面５０Ｓ」とは種々の処理が施され
る前の状態（後述の図３参照）の当初の表面及びかかる
当初の表面に相当する表面を含むものとする。ここで
は、半導体基板５０がＮ型のシリコンから成り、後述の
各半導体層がシリコンの場合を説明するが、半導体材料
はこれに限られない。
【００３２】図１に示すように、半導体装置１の領域Ａ
Ｒ１内にＮ型のＭＯＳＦＥＴ（以下「ＮＭＯＳＦＥＴ」
とも呼ぶ）９１が形成されており、領域ＡＲ１に隣接し
た領域ＡＲ２内にＮＭＯＳＦＥＴ９１とは異なる特性を
有するＮＭＯＳＦＥＴ９２が形成されている。なお、図
１では両領域ＡＲ１，ＡＲ２が接している場合を図示し
ている。ここで、両領域ＡＲ１，ＡＲ２及び後述の領域
ＡＲ３等はそれぞれ基板５０の表面５０Ｓの所定の領域
を含むと共に当該所定の領域を表面５０Ｓに対して垂直
に伸延した３次元的な領域をも含むものとする。
【００３３】まず、領域ＡＲ１内の構造を説明する。領
域ＡＲ１において、基板５０の表面５０Ｓ内に所定の深
さのＰ型のウエル（第１ウエル）（以下「Ｐウエル」と
も呼ぶ）１１が形成されている。ここでは、説明の簡単
のため、Ｐウエル１１は領域ＡＲ１内の表面５０Ｓ全域
に渡って形成されているものとする。なお、Ｐウエル１
１はレトログレードウエル，チャネルカット層及び閾値
制御層を含んで成るが、図面の煩雑化を避けるため図１
等中ではこれらの詳細な図示化は省略している。
【００３４】更に、表面５０Ｓ内には例えばシリコン酸
化膜から成る素子分離絶縁膜（以下「素子分離膜」とも
呼ぶ）５１が形成されており、素子分離膜５１によりＮ
ＭＯＳＦＥＴ９１が形成される素子形成領域が区画され
ている。
【００３５】かかる素子形成領域内において、Ｎ型の半
導体層から成るＮＭＯＳＦＥＴ９１のソース／ドレイン
領域６１が表面５０Ｓ内にＰウエル１１よりも浅く形成
されている。更に、表面５０Ｓ上に例えばシリコン酸化
膜から成る、ＮＭＯＳＦＥＴ９１のゲート絶縁膜６３
（後述の図７参照）が形成されている。ゲート絶縁膜６
３は両ソース／ドレイン領域６１の隙間にあたる領域に
形成されている。ゲート絶縁膜６３上に例えばポリシリ
コンから成る、ＮＭＯＳＦＥＴ９１のゲート電極６２が
形成されている。また、表面５０Ｓ上にゲート電極６２
の側壁面を覆ってサイド・ウォール・スペーサ（以下
「スペーサ」とも呼ぶ）６４（後述の図７参照）が形成
されている。
【００３６】そして、表面５０Ｓ上にゲート電極６２等
を覆って例えばシリコン酸化膜から成る層間絶縁膜７０
が形成されている。上述のゲート絶縁膜６３及びスペー
サ６４は層間絶縁膜７０と一体化している。なお、層間
絶縁膜７０は領域ＡＲ１のみならず領域ＡＲ２，ＡＲ３
内にも、即ち表面５０Ｓの全体を覆って形成されてい
る。層間絶縁膜７０には表面５０Ｓに接しない側の表面
７０Ｓから各ソース／ドレイン領域６１へ至るコンタク
トホール７０Ｈが形成されており、各コンタクトホール
７０Ｈ内にはそれぞれ例えば金属やポリシリコン等の導
電材料から成るコンタクト６５がソース／ドレイン領域
６１に接して充填されている。更に、層間絶縁膜７０の
表面７０Ｓ上にコンタクト６５と接して配線６６が形成
されている。
【００３７】次に、領域ＡＲ２内の構造を説明する。な
お、両領域ＡＲ１，ＡＲ２内の構造は基本的には同じで
あるので既述の構成要素と同等のものには同一の符号を
付す。領域ＡＲ２内において、基板５０の表面５０Ｓ内
に所定の深さのＰウエル（第２ウエル）１２が形成され
ている。Ｐウエル１２は上述のＰウエル１１よりも深く
又Ｐウエル１１とは異なる不純物プロファイルを有す
る。ここでは、説明の簡単のため、Ｐウエル１２は領域
ＡＲ２内の表面５０Ｓ全域に渡って形成されているもの
とする。なお、Ｐウエル１２はＰウエル１１と同様にレ
トログレードウエル，チャネルカット層及び閾値制御層
を含んで成るが、図１等中ではこれらの詳細な図示化は
省略している。
【００３８】そして、領域ＡＲ２内には、既述の領域Ａ
Ｒ１と同様に、素子分離膜５１が形成されており、ＮＭ
ＯＳＦＥＴ９２のソース／ドレイン領域６１，ゲート電
極６２及びゲート絶縁膜６３が形成されている。更に、
領域ＡＲ２内には、スペーサ６４，コンタクトホール７
０Ｈを有する層間絶縁膜７０，コンタクト６５及び配線
６６が形成されている。
【００３９】特に、半導体装置１は、隣接する両領域Ａ
Ｒ１，ＡＲ２間を最短に跨ぐ領域ＡＲ３を有している。
領域ＡＲ３は各領域ＡＲ１，ＡＲ２と重複する各領域を
含んでおり、領域ＡＲ３内には各Ｐウエル１１，１２の
一部分が配置されている。領域ＡＲ３内の表面５０Ｓ内
に両Ｐウエル１１，１２間に渡って（跨って）導電層
（第１導電層）２０が形成されている。詳細には、導電
層２０の一方端はＰウエル１１上に設けられると共に他
方端はＰウエル１２上に設けられており、かかる導電層
２０により両Ｐウエル１１，１２が電気的に接続され
る。
【００４０】導電層２０は半導体基板５０の表面５０Ｓ
を低抵抗化して両Ｐウエル１１，１２よりも浅い領域に
形成され（後述する）、両Ｐウエル１１，１２よりも低
抵抗の（換言すれば導電性の）Ｐ型の半導体層（不純物
導入層）から成る（このため導電層２０を「Ｐ型層２
０」とも呼ぶ）。導電層２０のシート抵抗は例えば１０
０〜１０ｋΩ／□程度である。
【００４１】なお、両Ｐウエル１１，１２に渡って形成
され両Ｐウエル１１，１２を電気的に接続しうる限り、
Ｐ型層２０をＰウエル１１よりも又は両Ｐウエル１１，
１２よりも深く形成しても構わない。また、ここでは、
説明の簡単のため、Ｐ型層２０は領域ＡＲ３内の表面５
０Ｓ全域に渡って形成されているものとする。
【００４２】上述の層間絶縁膜７０は領域ＡＲ３内にも
形成されており、表面７０ＳからＰ型層２０に至るコン
タクトホール７０Ｈ１，７０Ｈ２を有している。詳細に
は、コンタクトホール７０Ｈ１は両領域ＡＲ１，ＡＲ３
が重複した領域内にＰ型層２０を介してＰウエル１１と
対面して形成されており、他方、コンタクトホール７０
Ｈ２は両領域ＡＲ２，ＡＲ３が重複した領域内にＰ型層
２０を介してＰウエル１２と対面して形成されている。
【００４３】そして、コンタクトホール７０Ｈ１内に例
えば金属やポリシリコン等の導電材料から成るから成る
コンタクト（第１コンタクト）３１がＰ型層２０に接し
て形成されており、コンタクトホール７０Ｈ２内に同様
のコンタクト（第２コンタクト）３２がＰ型層２０に接
して形成されている。これにより、両コンタクト３１，
３２はＰ型層２０を介して両Ｐウエル１１，１２に電気
的に接続されている。更に、層間絶縁膜７０の表面７０
Ｓ上に両コンタクト３１，３２の双方に接して配線４０
が形成されている。
【００４４】半導体装置１では、配線４０を所定の電位
に接続することによって、コンタクト３１，３２及びＰ
型層２０を介して、両Ｐウエル１１，１２を所定の電位
に固定する。
【００４５】なお、図１等への図示化は省略するが、半
導体装置１はＮＭＯＳＦＥＴ９１，９２と同様の関係を
有するＰ型のＭＯＳＦＥＴ（以下「ＰＭＯＳＦＥＴ」と
も呼ぶ）１９１，１９２を備えている。そして、ＰＭＯ
ＳＦＥＴ１９１が形成されるＮ型のウエル（第１ウエ
ル）（以下「Ｎウエル」とも呼ぶ）１１１とＰＭＯＳＦ
ＥＴ１９２が形成されるＮウエル（第２ウエル）１１２
とに渡って、Ｐ型層２０に対応する導電層（第１導電
層）１２０が形成されている。導電層１２０は両Ｐウエ
ル１１１，１１２よりも低抵抗の（換言すれば導電性
の）Ｎ型の半導体層（不純物導入層）から成り（このた
め導電層１２０を「Ｎ型層１２０」とも呼ぶ）、Ｎ型層
１２０を介してＮウエル１１１，１１２が電気的に接続
される。更に、上述のコンタクト３１，３２と同様のコ
ンタクト（第１コンタクト及び第２コンタクト）１３
１，１３２がＮ型層１２０に接して形成されている。
【００４６】次に、図３〜図１１に半導体装置１の製造
方法を説明するための断面図を示し、これらを参照しつ
つ半導体装置１の製造方法を説明する。ここでは、図１
中に図示された要素（ＮＭＯＳＦＥＴ９１，９２等）を
中心に説明する。
【００４７】まず、半導体基板５０を準備する（図３参
照）。そして、表面５０Ｓ内に素子分離膜５１を形成し
て（図４参照）、素子分離膜５１でＮＭＯＳＦＥＴ９
１，９２及びＰ型層２０を形成する領域を区画する。な
お、ＮＭＯＳＦＥＴ９１，９２及びＰ型層２０を形成す
る各領域内の表面５０Ｓ内に例えばシリコン酸化膜から
成る絶縁膜５２を形成する。
【００４８】次に、表面５０Ｓ上に領域ＡＲ２を開口さ
せてレジスト８１を配置し、当該レジスト８１をマスク
として表面５０Ｓ内にＰ型の不純物をイオン注入する
（図５参照）。これにより領域ＡＲ２内にＰウエル１２
を形成する。具体的には、Ｐウエル１２を成すレトログ
レードウエル，チャネルカット層及び閾値制御層をそれ
ぞれに以下のように形成する。即ち、例えばボロンを３
００ｋｅＶ〜１．５ＭｅＶ，１×１０12〜１×１０14／
ｃｍ2の条件で注入してレトログレードウエルを形成
し、更に例えば８０ｋｅＶ〜１６０ｋｅＶ，１×１０12
〜５×１０12／ｃｍ 2の注入条件で以てチャネルカット
層を形成し、又、例えば１５ｋｅＶ〜７０ｋｅＶ，３×
１０12〜５×１０13／ｃｍ2の注入条件で以て閾値制御
層を形成する。その後、レジスト８１を除去する。
【００４９】続いて、表面５０Ｓ上に領域ＡＲ１を開口
させてレジスト８２を配置し、当該レジスト８２をマス
クとして表面５０Ｓ内にＰ型の不純物をイオン注入する
（図６参照）。これにより領域ＡＲ１内にＰウエル１１
を形成する。具体的には、Ｐウエル１１を成すレトログ
レードウエル，チャネルカット層及び閾値制御層をそれ
ぞれに以下のように形成する。即ち、例えばボロンを２
００ｋｅＶ〜５００ｋｅＶ，５×１０12〜１×１０14／
ｃｍ2の条件で注入してレトログレードウエルを形成
し、更に例えば８０ｋｅＶ〜１６０ｋｅＶ，３×１０12
〜２×１０13／ｃｍ2の注入条件で以てチャネルカット
層を形成し、又、例えば１５ｋｅＶ〜７０ｋｅＶ，５×
１０12〜１×１０14／ｃｍ2の注入条件で以て閾値制御
層を形成する。その後、レジスト８２を除去する。
【００５０】この後、ＰＭＯＳＦＥＴ１９１，１９２を
形成する領域にＮ型のウエル１１１，１１２を形成す
る。
【００５１】次に、ゲート絶縁膜６３，ゲート電極６
２，エクステンション層（図示せず）及びスペーサ６４
を形成する（図７参照）。詳細には、ゲート絶縁膜６３
及びゲート電極６２用の各膜を形成し、これらを所定の
形状にパターニングすることによりゲート絶縁膜６３及
びゲート電極６２を形成する。そして、ＮＭＯＳＦＥＴ
のソース／ドレイン領域にＮ型のエクステンション層を
形成し、又、ＰＭＯＳＦＥＴのソース／ドレイン領域に
Ｐ型のエクステンション層を形成する。このとき、領域
ＡＲ３内の表面５０Ｓ内にＰ型のエクステンション層２
９を形成するが、当該エクステンション層２９の形成は
省略しても構わない。その後、ゲート絶縁膜６３及びゲ
ート電極６２を覆って表面５０Ｓ上に絶縁膜を形成し、
これを異方性エッチングするによってスペーサ６４を形
成する。
【００５２】次に、表面５０Ｓ上にＮＭＯＳＦＥＴ９
１，９２及びＮ型層１２０に対応する領域を開口させて
レジスト８３を形成し、当該レジスト８３をマスクとし
て表面５０Ｓ内にＮ型の不純物をイオン注入する（図８
参照）。例えば５ｋｅＶ〜１００ｋｅＶ，１×１０15〜
６×１０15／ｃｍ2の条件で砒素を注入する。これによ
り、ＮＭＯＳＦＥＴ９１，９２の各ソース／ドレイン領
域６１及びＮ型層１２０を形成する。その後、レジスト
８３を除去する。
【００５３】続いて、表面５０Ｓ上にＰＭＯＳＦＥＴ１
９１，１９２及びＰ型層２０に対応する領域を開口させ
てレジスト８４を形成し、当該レジスト８４をマスクと
して表面５０Ｓ内にＰ型の不純物をイオン注入する（図
９参照）。例えば１ｋｅＶ〜２０ｋｅＶ，１×１０15〜
６×１０15／ｃｍ2の条件でボロンを注入する。これに
より、ＰＭＯＳＦＥＴ１９１，１９２の各ソース／ドレ
イン領域及びＰ型層２０を形成する。その後、レジスト
８４を除去することにより、図１０に示す状態の基板な
いしは半導体装置が得られる。
【００５４】次に、ゲート電極６２等を覆って表面５０
Ｓの全面に層間絶縁膜７０を形成し、所定の位置にコン
タクトホール７０Ｈ，７０Ｈ１，７０Ｈ２を形成する
（図１１参照）。その後、層間絶縁膜７０の全体を覆っ
て例えば金属やポリシリコン等の導電材料を堆積する。
これにより、コンタクトホール７０Ｈ，７０Ｈ１，７０
Ｈ２内に導電材料を充填することによってコンタクト３
１，３２，６５を形成する。また、層間絶縁膜７０の表
面７０Ｓ上に堆積した導電材料をパターニングして配線
４０，６６を形成する。なお、コンタクト３１，３２，
６５と配線４０，６６とを別々の材料及び工程で形成し
ても構わない。以上の工程により、図１に示す半導体装
置１が完成する。
【００５５】なお、ＮＭＯＳＦＥＴ９１，９２に加えて
又は変えて、領域ＡＲ１，ＡＲ２内にＤＲＡＭ（Dynami
c Random Access Memory）やＥＥＰＲＯＭ（Erasable a
nd Programable Read Only Memory）等のメモリセルを
形成しても良い。そのような場合にはメモリキャパシタ
の形成工程が追加される。また、必要に応じて複数の配
線層を形成してＬＳＩが完成する。
【００５６】半導体装置１によれば、以下の効果を得る
ことができる。即ち、Ｐ型層２０が両Ｐウエル１１，１
２に渡って（跨って）形成されているので、両Ｐウエル
１１，１２がＰ型層２０を介して電気的に接続されてい
る。また、コンタクト３１，３２はＰ型層２０に接して
配置されているので、コンタクト３１，３２はＰ型層２
０を介してＰウエル１１，１２に確実に電気的に接続さ
れている。しかも、Ｐ型層２０はＰウエル１１，１２よ
りも低抵抗なので、コンタクト３３とＰウエル１１，１
２とが良好にオーミック接続される。従って、コンタク
ト３１，３２及びＰ型層２０を介してＰウエル１１，１
２の電位を同時に又安定的に固定することできる。
【００５７】このとき、異なるマスクを用いて両Ｐウエ
ル１１，１２を形成することに起因してアライメントず
れが生じた場合であっても、即ち図１２の断面図及び図
１３の平面図に示すように両Ｐウエル１１，１２が接触
していない場合であっても、Ｐ型層２０を介してＰウエ
ル１２の電位を安定的に固定することができる。
【００５８】更に、従来の半導体層１Ｐ（図２２参照）
のように各Ｐウエル１１Ｐ，１２Ｐに対してＰ型層２１
Ｐ，２２Ｐ及びコンタクト３１Ｐ，３２Ｐを設ける必要
がない。更に、領域ＡＲ３内に従来の素子分離膜５１Ｂ
Ｐを設けることなく、Ｐ型層２０を隣接のＰウエル１
１，１２間を最短で結ぶようにＰ型層２０が設けられて
いる。従って、従来の半導体装置１Ｐと比較して、Ｐ型
層２０，コンタクト３１，３２及び配線４０のレイアウ
ト面積を小さくすることができる。これにより、半導体
装置（チップ）１の全体のサイズを小さくすることがで
き、その結果、単位ウエハから取れる半導体装置の個数
が増加し、コストを削減することができる。
【００５９】更に、半導体装置１は２つのコンタクト３
１，３２を備えるので、いずれか一方の場合と比較し
て、Ｐウエル１１，１２の電位を固定するためのコンタ
クト全体の抵抗を低減することができる。また、コンタ
クト３１はＰウエル１１に対面して配置されており、コ
ンタクト３２はＰウエル１２に対面して配置されてい
る。これにより、コンタクト３１を介してＰウエル１１
の電位をより安定的に固定することができると共に、コ
ンタクト３２を介してＰウエル１２の電位をより安定的
に固定することができる。
【００６０】＜実施の形態２＞図１４に実施の形態２に
係る半導体装置２の断面図を示し、又、図１５に半導体
装置２の要部を説明するための模式的な平面図ないしは
レイアウト図を示す。なお、以下の説明では、既述の構
成要素と同等のものには同一の符号を付して重複の説明
を省略する。かかる点は後述の実施の形態３等において
も同様とする。
【００６１】半導体装置２の領域ＡＲ３内には既述の半
導体装置１（図１及び図２参照）と同様に両Ｐウエル１
１，１２に跨るＰ型層２０が形成されている一方、半導
体装置１とは異なり領域ＡＲ３内にコンタクトホール７
０Ｈ２及びコンタクト３２が形成されていない。即ち、
領域ＡＲ３内においてコンタクト３１のみがＰ型層２０
に接して配置されており、Ｐ型層２０を介してＰウエル
１１，１２を電気的に接続されている。半導体装置２の
その他の構成は半導体装置１と同様である。
【００６２】なお、コンタクトホール７０Ｈ２を形成し
ない点を除いて既述の製造方法を適用して半導体装置２
を製造することができる。
【００６３】半導体装置２によれば、既述の半導体装置
１とは異なりコンタクト３１のみがＰ型層に接して配置
されている。このため、半導体装置１と比較して、Ｐ型
層２０の領域ＡＲ２内のレイアウト面積を小さくするこ
とができる（図１５及び図２を参照）ので、半導体装置
の小型化，単位ウエハから取れる半導体装置の個数の増
大及びコストの削減をより推進することができる。更
に、Ｐ型層２０上方に配線４０以外の配線をも配置する
ことができる。即ち、半導体装置１と比較して、レイア
ウトの自由度が向上する。
【００６４】なお、コンタクト３１を例えばＰウエル１
１，１２の境界上に設けても構わない。また、Ｐウエル
１１，１２が接していない場合（図１２及び図１３参
照）における両Ｐウエル１１，１２間の領域上方にコン
タクト３１に設けても構わない（かかる場合、コンタク
ト３１はＰウエル１１，１２に対面しない）。
【００６５】なお、コンタクト３１に変えてコンタクト
３２のみを設けても良く、かかる場合にはコンタクト３
１が「第１コンタクト」にあたり、Ｐウエル１２が「第
１ウエル」にあたり、Ｐウエル１１が「第２ウエル」に
あたる。
【００６６】＜実施の形態３＞図１６に実施の形態３に
係る半導体装置３の断面図を示し、又、図１７に半導体
装置３の要部を説明するための模式的な平面図ないしは
レイアウト図を示す。
【００６７】半導体装置３の領域ＡＲ３内には既述の半
導体装置１（図１及び図２参照）と同様に両Ｐウエル１
１，１２に跨るＰ型層２０が形成されている一方、半導
体装置１とは異なり領域ＡＲ３内にコンタクトホール７
０Ｈ１，７０Ｈ２及びコンタクト３１，３２がいずれも
形成されていない。
【００６８】特に、半導体装置３では、領域ＡＲ１内の
領域ＡＲ４内の表面５０Ｓ内にＰウエル１１に接して導
電層（第２導電層）２１が形成されている。なお、導電
層２１はＰウエル１１上に設けられているがＰウエル１
２には接していない。導電層２１は領域ＡＲ４内の表面
５０Ｓを低抵抗化してＰウエル１１よりも浅い領域に形
成され、Ｐウエル１１よりも低抵抗の（換言すれば導電
性の）Ｐ型の半導体層（不純物導入層）から成る（この
ため導電層２１を「Ｐ型層２１」とも呼ぶ）。導電層２
１のシート抵抗は例えば１００〜１０ｋΩ／□程度であ
る。
【００６９】なお、Ｐウエル１１に接する限り、Ｐ型層
２１をＰウエル１１よりも深く形成しても構わない。ま
た、ここでは、説明の簡単のため、Ｐ型層２１は領域Ａ
Ｒ４内の表面５０Ｓ全域に渡って形成されているものと
する。
【００７０】更に、領域ＡＲ４内の層間絶縁膜７０に表
面７０ＳからＰ型層２１へ至るコンタクトホール７０Ｈ
３が形成されており、コンタクトホール７０Ｈ３内に既
述のコンタクト３１，３２等と同様のコンタクト（第１
コンタクト）３３がＰ型層２１に接して形成されてい
る。更に、層間絶縁膜７０の表面７０Ｓ上にコンタクト
３３と接して配線４３が形成されている。半導体装置３
のその他の構成は半導体装置１と同様である。
【００７１】なお、Ｐ型層２１，コンタクトホール７０
Ｈ３，コンタクト３３及び配線４３をＰ型層２０，コン
タクトホール７０Ｈ，コンタクト３１及び配線４０と同
様に形成することによって、既述の製造方法を適用して
半導体装置３を製造することができる。
【００７２】半導体装置３によれば、以下の効果を得る
ことができる。即ち、コンタクト３３とＰウエル１１と
をＰ型層２１を介して確実にオーミック接続することが
できるので、Ｐウエル１１の電位を安定的に固定するこ
とができる。このとき、両Ｐウエル１１，１２の接触／
非接触に関わらず、Ｐ型層２０を介してＰウエル１２の
電位を安定的に固定することができる。
【００７３】更に、Ｐ型層２０に対してコンタクトを設
ける必要が無い。このため、既述の半導体装置１，２と
比較して、Ｐ型層２０のレイアウト面積を更に小さくす
ることができる（図１７，図２及び図１５を参照）の
で、半導体装置の小型化，単位ウエハから取れる半導体
装置の個数の増大及びコストの削減をより推進すること
ができる。このとき、配線４０（図１参照）をＰ型層２
０付近に設ける必要が全く無いので、Ｐ型層２０上方に
他の配線を配置することができる。即ち、半導体装置
１，２と比較して、レイアウトの自由度がいっそう向上
する。
【００７４】なお、Ｐ型層２０及びコンタクト３３をＰ
ウエル１２に対して設けても良く、かかる場合にはＰウ
エル１２が「第１ウエル」にあたり、Ｐウエル１１が
「第２ウエル」にあたる。
【００７５】＜実施の形態４＞図１８に実施の形態４に
係る半導体装置４の断面図を示す。半導体装置４は基本
的に既述の半導体装置３（図１６参照）と同様の構造を
有するが、半導体装置３のＰ型層（導電層）２０，２
１，ソース／ドレイン領域６１及びゲート電極６２に変
えて、（第１）導電層２０Ｂ，（第２）導電層２１Ｂ，
ソース／ドレイン領域６１Ｂ及びゲート電極６２Ｂを備
える。既述のＰ型層（導電層）２０，２１，ソース／ド
レイン領域６１及びゲート電極６２は単一の材料（シリ
コン）から成るのに対して、導電層２０Ｂ，２１Ｂ，ソ
ース／ドレイン領域６１Ｂ及びゲート電極６２Ｂはそれ
ぞれＰウエル１１，１２と同じ導電型であるＰ型の半導
体層（不純物導入層）と、基板５０の材料（ここではシ
リコン）と金属との化合物層とを含んで成る。上記金属
として例えばＴｉ，Ｎｉ，Ｃｏ等が適用可能であり、こ
のとき上記化合物はいわゆるシリサイドにあたる。
【００７６】詳細には、（第１）導電層２０Ｂ及び（第
２）導電層２１Ｂは、基板５０の表面５０Ｓ内に形成さ
れたシリサイド層（化合物層）２０ｂと、当該シリサイ
ド層２０ｂに接するシリコン層２０ａとで構成される。
シリコン層２０ａはＰ型層２０，２１と同様にＰウエル
１１，１２よりも低抵抗のＰ型の半導体から成る。
【００７７】ここでは、シリコン層２０ａの全体がシリ
サイド層２０ｂよりも表面５０Ｓから深い位置に形成さ
れている場合を説明するが、シリコン層２０ａが表面５
０Ｓ内においてシリサイド層２０ｂを取り囲んで形成さ
れていても、換言すればシリコン層２０ａ内にシリサイ
ド層２０ｂが形成されていても構わない。なお、半導体
装置４では導電層２１Ｂのシリサイド層２１ｂに接して
コンタクト３３が配置される。
【００７８】ソース／ドレイン領域６１Ｂは、基板５０
の表面５０Ｓ内に形成されたシリサイド層６１ｂと、当
該シリサイド層６１ｂに接するシリコン層６１ａとで構
成される。なお、シリコン層６１ａは既述のソース／ド
レイン領域６１と同様の材料から成る。また、ゲート電
極６２Ｂは、基板５０の表面５０Ｓ上に形成されたシリ
コン（例えばポリシリコン）層６２ａと、シリコン層６
２ａ上に基板５０と共にシリコン層６２ａを挟んで形成
されたシリサイド層６２ｂとで構成される。なお、半導
体装置４の他の構成は半導体装置３と同様である。
【００７９】次に、図１９及び図２０に半導体装置４の
製造方法を説明するための断面図を示し、これらを参照
しつつ半導体装置４の製造方法を説明する。まず、既述
の製造方法等を用いて図１０に示す状態の基板ないしは
半導体装置を準備する。ここではゲート電極６２はポリ
シリコンから成るものとする。
【００８０】次に、Ｐ型層２０，２１等を覆って表面５
０Ｓ上にＴｉ，Ｎｉ，Ｃｏ等の金属膜６７を形成する
（図１９参照）。続いて、熱処理を施すことによって、
金属膜６７と当該金属膜６７に接するシリコンから成る
Ｐ型層２０，２１等との間でシリサイド反応を生じさせ
る。これにより、Ｐ型層２０，２１がシリサイド化して
シリサイド層２０ｂ，６１ｂ，６２ｂが形成される。こ
のとき、各層２０，２１，６１，６２の残存した部分が
シリコン層２０ａ，６１ａ，６２ａを成す。かかる工程
により、導電層２０Ｂ，２１Ｂ，ソース／ドレイン領域
６１Ｂ及びゲート電極６２Ｂが形成される。その後、金
属膜６７の未反応部分を除去する（図２０参照）。な
お、表面５０Ｓ上にシリサイドを堆積することによシり
リサイド層２０ｂを形成し、これによって表面５０Ｓを
低抵抗化することも可能である。
【００８１】その後、既述の製造方法等を用いて層間絶
縁膜７０，コンタクト３３，６５及び配線４３，６６を
形成することによって、図１８の半導体装置４が完成す
る。
【００８２】半導体装置４によれば、導電層２０Ｂ，２
１Ｂがシリサイド層２０ｂ（半導体と金属との化合物）
を含むので、Ｐ型層２０，２１よりも抵抗を大幅に低減
することができる。従って、半導体装置３と比較してよ
り安定的にＰウエル１１，１２の電位を固定することが
できる。なお、半導体装置３のＰ型層２０，２１のいず
れか一方のみを導電層２０Ｂ又は２１Ｂに変えても上述
の効果を得ることができる。また、導電層２１ＢはＰウ
エル１１よりも低抵抗なので、Ｐウエル１１とコンタク
ト３３とを良好にオーミック接続することができる。
【００８３】＜実施の形態４の変形例１＞なお、図２１
の断面図に示す半導体装置５のように半導体装置１のＰ
型層（導電層）２０等に変えて上述の導電層２０Ｂ等を
適用しても良い。このとき、導電層２０Ｂのシリサイド
層２０ｂに接してコンタクト３１，３２が配置される。
半導体装置５によっても、Ｐウエル１１，１２の電位を
安定的に固定することができるし、Ｐウエル１１，１２
とコンタクト３１，３２とを良好にオーミック接続する
ことができる。同様に、半導体装置２のＰ型層（導電
層）２０等に変えて導電層２０Ｂ等を適用しても構わな
い。
【００８４】＜実施の形態４の変形例２＞また、導電層
２０Ｂ，２１Ｂ，ソース／ドレイン領域６１Ｂ及びゲー
ト電極６２Ｂの全体をシリサイド（化合物層）で以て構
成しても良く、半導体装置４と同様の効果を得ることが
できる。
【００８５】一般的にシリサイドはシリコンよりも低抵
抗であるので、Ｐ型層２０，２１よりも高抵抗のＰウエ
ル１１，１２又は基板５０をシリサイド化しても低抵抗
の導電層２０Ｂ，２１Ｂを形成することができる。即
ち、半導体装置５の製造工程では予めＰ型層２０，２１
を形成する必要が無い。かかる点に鑑みれば、導電層２
０，２１のシリサイド部分の原料となるシリコンは不純
物がドーピングされていなくても構わない。
【００８６】＜実施の形態１〜４の共通の変形例１＞な
お、２つのＰウエル１１，１２が同じ不純物プロファイ
ルを有する場合であっても、導電層２０，２１による既
述の効果が発揮される。
【００８７】＜実施の形態１〜４の共通の変形例２＞ま
た、上述の各半導体装置において導電型を反対にして
も、即ちＮ型とＰ型とを互いに入れ替えても、既述の各
半導体装置と同様の効果が得られる。
【００８８】
【発明の効果】（１）請求項１に係る発明によれば、第
１ウエルと第２ウエルとが第１導電層を介して電気的に
接続されているので、第１コンタクトを介して第１ウエ
ルの電位を固定することによって第２ウエルの電位を固
定することができる。換言すれば第１コンタクトによっ
て第１ウエル及び第２ウエルの電位を同時に固定するこ
とができる。このとき、第１ウエルと第２ウエルとの接
触／非接触に関わらず、第１導電層を介して第２ウエル
の電位を安定的に固定することができる。
【００８９】更に、当該半導体装置によれば、第１ウエ
ル及び第２ウエルのそれぞれに対して導電層及びコンタ
クトを設ける必要がない。このため、第１ウエル及び第
２ウエルのそれぞれに対して導電層及びコンタクトを設
けた従来の半導体装置と比較して、第１ウエル及び第２
ウエルの電位を固定するための要素のレイアウト面積を
小さくすることができる。特に、隣接する第１ウエルと
第２ウエルとの間を最短に結ぶように第１導電層を設け
ることによって、上述のレイアウト面積を大幅に削減す
ることができる。従って、半導体装置（チップ）の全体
のサイズを小さくすることができ、その結果、単位ウエ
ハから取れる半導体装置の個数が増加し、コストを削減
することができる。
【００９０】このとき、第１導電層に接するコンタクト
を第１コンタクトのみとすることによって、第１導電層
付近に、第１ウエル及び第２ウエルの電位を固定するた
めの配線以外の配線を配置することができる。即ち、第
１導電層に接して複数のコンタクトを設ける場合と比較
して、レイアウトの自由度が向上する。
【００９１】（２）請求項２に係る発明によれば、第１
コンタクトは第１導電層を介して第１ウエルと確実に電
気的に接続することができるので、第１ウエル及び第２
ウエルの電位を安定的に固定することができる。
【００９２】（３）請求項３に係る発明によれば、第１
コンタクトのみの場合と比較して、第１ウエル及び第２
ウエルの電位を固定するためのコンタクト全体の抵抗を
低減することができる。
【００９３】（４）請求項４に係る発明によれば、第１
コンタクトは第１導電層を介して第１ウエルと近接し、
第２コンタクトは第２導電層を介して第２ウエルと近接
する。これにより、第１コンタクトを介して第１ウエル
の電位をより安定的に固定することができると共に、第
２コンタクトを介して第２ウエルの電位をより安定的に
固定することができる。
【００９４】（５）請求項５に係る発明によれば、第１
コンタクトと第１ウエルとを第２導電層を介して確実に
電気的に接続することができるので、第１ウエルの電位
を安定的に固定することができる。このとき、第１ウエ
ルと第２ウエルとの接触／非接触に関わらず、第１導電
層を介して第２ウエルの電位を安定的に固定することが
できる。
【００９５】このとき、第１導電層に対してコンタクト
を設ける必要性を無くすることができる。このため、第
１導電層に対してコンタクトを設ける場合と比較して第
１導電層のレイアウト面積を小さくすることができるの
で、半導体装置の小型化，単位ウエハから取れる半導体
装置の個数の増大及びコストの削減を図ることができ
る。更に、第１導電層に接続されるコンタクト用の配線
を第１導電層付近に設ける必要が全く無いので、第１導
電層付近に他の配線を配置することができる。即ち、レ
イアウトの自由度がいっそう向上する。
【００９６】（６）請求項６に係る発明によれば、第１
導電層に確実に導電性を付与することができる。特に、
第１導電層が化合物層を含むことによって、第１導電層
の抵抗を大幅に低減することができ、第１導電層が不純
物導入層のみから成る場合と比較してより安定的に第１
ウエル及び第２ウエルの電位を固定することができる。
【００９７】（７）請求項７に係る発明によれば、ウエ
ルとコンタクトとを良好にオーミック接続することがで
きる。
【００９８】（８）請求項８に係る発明によれば、第２
導電層に確実に導電性を付与することができる。特に、
第２導電層が化合物層を含むことによって、第２導電層
の抵抗を大幅に低減することができ、第２導電層が不純
物導入層のみから成る場合と比較してより安定的に第１
ウエル及び第２ウエルの電位を固定することができる。
【００９９】（９）請求項９に係る発明によれば、ウエ
ルとコンタクトとを良好にオーミック接続することがで
きる。
【０１００】（１０）請求項１０に係る発明によれば、
第１ウエルと第２ウエルとは異なる不純物プロファイル
を有するので、一般的に第１ウエルと第２ウエルとは異
なるマスクを用いて別々の工程で形成される。このと
き、異なるマスクを用いることに起因してアライメント
ずれが生じ第１ウエルと第２ウエルとが接しない形態に
形成された場合であっても、上述の（１）乃至（９）の
いずれかの効果を得ることができる。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体装置の断面図であ
る。
【図２】 実施の形態１に係る半導体装置の要部を説明
するための模式的な平面図である。
【図３】 実施の形態１に係る半導体装置の製造方法を
説明するための断面図である。
【図４】 実施の形態１に係る半導体装置の製造方法を
説明するための断面図である。
【図５】 実施の形態１に係る半導体装置の製造方法を
説明するための断面図である。
【図６】 実施の形態１に係る半導体装置の製造方法を
説明するための断面図である。
【図７】 実施の形態１に係る半導体装置の製造方法を
説明するための断面図である。
【図８】 実施の形態１に係る半導体装置の製造方法を
説明するための断面図である。
【図９】 実施の形態１に係る半導体装置の製造方法を
説明するための断面図である。
【図１０】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
【図１１】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
【図１２】 実施の形態１に係る半導体装置を説明する
ための断面図である。
【図１３】 図１２に示す半導体装置の要部を説明する
ための模式的な平面図である。
【図１４】 実施の形態２に係る半導体装置の断面図で
ある。
【図１５】 実施の形態２に係る半導体装置の要部を説
明するための模式的な平面図である。
【図１６】 実施の形態３に係る半導体装置の断面図で
ある。
【図１７】 実施の形態３に係る半導体装置の要部を説
明するための模式的な平面図である。
【図１８】 実施の形態４に係る半導体装置の断面図で
ある。
【図１９】 実施の形態４に係る半導体装置の製造方法
を説明するための断面図である。
【図２０】 実施の形態４に係る半導体装置の製造方法
を説明するための断面図である。
【図２１】 実施の形態４の変形例１に係る半導体装置
の断面図である。
【図２２】 従来の半導体装置の断面図である。
【図２３】 従来の半導体装置の要部を説明するための
模式的な平面図である。
【図２４】 従来の半導体装置の製造方法を説明するた
めの断面図である。
【図２５】 従来の半導体装置の製造方法を説明するた
めの断面図である。
【図２６】 従来の半導体装置の製造方法を説明するた
めの断面図である。
【図２７】 従来の半導体装置の製造方法を説明するた
めの断面図である。
【図２８】 従来の半導体装置の製造方法を説明するた
めの断面図である。
【図２９】 従来の半導体装置の製造方法を説明するた
めの断面図である。
【図３０】 従来の半導体装置を説明するための断面図
である。
【図３１】 従来の他の半導体装置の断面図である。
【図３２】 従来の他の半導体装置の要部を説明するた
めの模式的な平面図である。
【符号の説明】
１〜５ 半導体装置、１１ Ｐウエル（第１ウエル）、
１２ Ｐウエル（第２ウエル）、２０ Ｐ型層（第１導
電層）、２０Ｂ （第１）導電層、２０ａ シリコン層
（不純物導入層）、２０ｂ シリサイド層（化合物
層）、２１ Ｐ型層（第２導電層）、２１Ｂ （第２）
導電層、３１，３３ コンタクト（第１コンタクト）、
３２ コンタクト（第２コンタクト）、５０ 半導体基
板、５０Ｓ表面、１１１ Ｎウエル（第１ウエル）、１
１２ Ｎウエル（第２ウエル）、１２０ Ｎ型層（第１
導電層）、１３１ コンタクト（第１コンタクト）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀田 勝之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F048 AA01 AC03 BA01 BB05 BC07 BD04 BE01 BE03 BE05 BE06 BE09 BF03 BF06 BF11 BF17 BF18 BG13 BH07 BH09 DA25

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の表面内に選択的に形成された所定の導
    電型の第１ウエル及び前記所定の導電型と同じ導電型の
    第２ウエルと、 前記半導体基板の前記表面内に前記表面を低抵抗化して
    形成され、一方端が前記第１ウエル上に設けられると共
    に他方端が前記第２ウエル上に設けられて前記第１ウエ
    ルと前記第２ウエルとの間に渡って形成された第１導電
    層と、 前記第１ウエルと電気的に接続された第１コンタクトと
    を備えることを特徴とする、半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置であって、 前記第１コンタクトは前記第１導電層に接していること
    を特徴とする、半導体装置。
  3. 【請求項３】 請求項２に記載の半導体装置であって、 前記第１導電層に接する第２コンタクトを更に備えるこ
    とを特徴とする、半導体装置。
  4. 【請求項４】 請求項３に記載の半導体装置であって、 前記第１コンタクトは前記第１導電層を介して前記第１
    ウエルと対面して配置されている一方で、前記第２コン
    タクトは前記第１導電層を介して前記第２ウエルと対面
    して配置されていることを特徴とする、半導体装置。
  5. 【請求項５】 請求項１に記載の半導体装置であって、 前記半導体基板の前記表面内に前記表面を低抵抗化して
    形成され、前記第２ウエルに接することなく前記第１ウ
    エル上に設けられた第２導電層を更に備え、 前記第１コンタクトは前記第２導電層に接していること
    を特徴とする、半導体装置。
  6. 【請求項６】 請求項１乃至５のいずれかに記載の半導
    体装置であって、 前記第１導電層は、前記所定の導電型と同じ導電型の不
    純物導入層と、前記半導体基板の材料と金属との化合物
    層との少なくとも一方を含んで成ることを特徴とする、
    半導体装置。
  7. 【請求項７】 請求項６に記載の半導体装置であって、 前記第１導電層は前記第１ウエル及び前記第２ウエルよ
    りも低抵抗であることを特徴とする、半導体装置。
  8. 【請求項８】 請求項５に記載の半導体装置であって、 前記第２導電層は、前記所定の導電型と同じ導電型の不
    純物導入層と、前記半導体基板の材料と金属との化合物
    層との少なくとも一方を含んで成ることを特徴とする、
    半導体装置。
  9. 【請求項９】 請求項８に記載の半導体装置であって、 前記第２導電層は前記第１ウエルよりも低抵抗であるこ
    とを特徴とする、半導体装置。
  10. 【請求項１０】 請求項１乃至９のいずれかに記載の半
    導体装置であって、 前記第１ウエルと前記第２ウエルとは異なる不純物プロ
    ファイルを有することを特徴とする、半導体装置。
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