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JPH10284589A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH10284589A
JPH10284589A JP9085082A JP8508297A JPH10284589A JP H10284589 A JPH10284589 A JP H10284589A JP 9085082 A JP9085082 A JP 9085082A JP 8508297 A JP8508297 A JP 8508297A JP H10284589 A JPH10284589 A JP H10284589A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
layer
groove
concentration
depth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9085082A
Other languages
English (en)
Inventor
Kazushi Nishikawa
一志 西川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP9085082A priority Critical patent/JPH10284589A/ja
Priority to TW087105221A priority patent/TW373291B/zh
Priority to KR1019980011595A priority patent/KR100279102B1/ko
Publication of JPH10284589A publication Critical patent/JPH10284589A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/761PN junctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】トレンチ(溝)によって素子分離されたMOS
トランジスタを有する半導体装置において、素子を微細
化した場合であっても、MOSトランジスタのサブスレ
ッショルド特性を劣化させることなく、素子分離特性を
向上させる。 【解決手段】p型シリコン基板1の全面にボロンイオン
3のイオン注入を行うことにより、基板表面から一定の
深さのところに、チャネルストッパとなるp-層4を形
成する。その後、トレンチ分離のための溝部7をその底
面がp-層4に達するように形成し、溝部7で囲まれた
素子形成領域内にMOSトランジスタを形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体基板上にM
OS(Metal-Oxide-Semiconductor)電界効果トランジ
スタを有する半導体装置に関し、特に、素子サイズを微
細化した際にトランジスタのサブスレッショルド特性が
劣化しない半導体装置及びその製造方法に関する。
【0002】
【従来の技術】半導体基板上にMOSトランジスタを有
する半導体装置では、従来、選択酸化膜[LOCOS(L
ocal Oxidation of Silicon)膜]を形成して素子分離を
行っていた。その際、半導体基板のLOCOS膜の下面
に接する部位には、その半導体基板の導電型と同じ導電
型の不純物を基板での不純物濃度よりも濃く注入してチ
ャネルストッパ領域を形成し、寄生チャネルによる影響
がMOSトランジスタなどに及ばないようにしている。
近年、半導体装置における素子の微細化が積極的に進め
られているが、LOCOS膜による素子分離では素子間
の間隔をそれほど狭くすることができず、また、チャネ
ルストッパを深い位置に形成できないため、LOCOS
膜形成以外の方法による素子分離の方法が実施されるよ
うになってきた。例えば、特開平4−354148号公
報には、半導体基板の全面に酸化膜を形成した後、素子
分離領域となる部分の半導体基板に酸化膜を介してチャ
ネルストッパ用の不純物をイオン注入し、その後、素子
形成領域の酸化膜を除去する技術が開示されている。し
かしながら、この技術では、チャネルストッパ領域を深
い位置に形成できないので、サイドウォールを形成する
必要があり、また、パンチスルーが起こる可能性があ
る。
【0003】また、トレンチ(溝)を形成して素子分離
を行う技術も知られている。トレンチで素子分離を行う
場合、トレンチを十分に深く形成することができるので
あれば、トレンチだけで十分な素子分離特性を得ること
ができる。しかしながら、トレンチを深く形成すること
は、製造プロセスのスループットを低下させるなど好ま
しくない。そこで、トレンチを比較的浅く形成すること
が考えられるが、トレンチを比較的浅く形成した場合に
は、寄生チャネルによる影響を防ぐため、LOCOS膜
で素子分離する場合と同様に、トレンチの底部にチャネ
ルストッパ領域を形成する必要がある。
【0004】例えば、特開昭57−23240号公報に
は、高性能であって集積度の高い半導体装置を製造する
ことを目的として、半導体基板の所望の部分に溝(トレ
ンチ)を形成し、溝内が絶縁膜で充填されるように基板
上に絶縁膜を堆積させ、その後、溝内部のみに絶縁膜が
残存するようにこの絶縁膜をエッチバックし、フィール
ド領域を形成することが開示されている。この公報で
は、絶縁膜を堆積する前に、溝の部分のみに選択的に、
基板と同じ導電型の不純物をイオン注入し、溝の底部に
チャネルストッパ領域を形成することが示されている。
また、特開平2−119137号公報には、表面が平坦
であってバーズビーグがない素子分離用酸化膜を形成で
きる方法を提供することを目的として、半導体基板の表
面に所定の深さの溝を形成して素子形成領域を画定し、
溝の底部に選択的にイオン注入を行ってチャネルストッ
パ領域を形成し、その後、溝部のみを選択酸化して溝を
酸化シリコンで埋め戻し、素子分離用酸化膜とすること
が開示されている。
【0005】図9(a)〜(c)及び図10(a)〜(c)は、この
ように半導体基板にトレンチを形成するとともに、トレ
ンチの底部にチャネルストッパ領域を形成して半導体装
置を製造する従来の方法での各工程を順を追って説明す
る断面図である。ここでは、nチャネルMOSトランジ
スタを製造するものとする。
【0006】まず、図9(a)に示すように、p型シリコ
ン基板51上に、溝を形成すべき部分のみが開口したレ
ジストパターン52を設け、図9(b)に示すように、レ
ジストパターン52をマスクとしたイオンエッチングに
より、p型シリコン基板51に溝部53を形成する。溝
部53を形成したら、レジストパターン52をマスクと
してボロンのイオン注入を行い、図9(c)に示すよう
に、溝部53の底部にあたる領域のp型シリコン基板5
1内に、チャネルストッパ領域となるp-領域54を形
成する。このp-領域54は、底面として溝部53内で
露出している。
【0007】次に、レジストパターン52を除去し、図
10(a)に示すように、溝部53内が酸化シリコンで充
填されるように、CVD(化学的気相成長)法により、
p型シリコン基板51の全面に酸化シリコン膜55を成
膜する。そして、図10(b)に示すように、溝部53以
外の領域でp型シリコン基板51の表面が露出するよう
に酸化シリコン膜55をエッチバックする。このとき、
溝部53の内部は酸化シリコン膜55が充填された状態
のままであり、p型シリコン基板51の表面は平坦とな
っている。その後、ゲート酸化膜57及びゲート電極5
8を形成し、イオン注入によってドレイン領域及びソー
ス領域となるn+領域60を形成し、層間絶縁膜62を
設け、ドレイン電極及びソース電極となるアルミニウム
(Al)電極63を設けて、図10(c)に示すように半
導体装置が完成する。
【0008】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置では、微細化を進めて分離溝(トレ
ンチ)が細くなった場合、基板と同じ導電型の不純物を
分離溝の底面にイオン注入しようとしても、注入濃度を
高めることができずに所望のチャネルストッパ領域が形
成されないという問題点がある。さらに、分離溝が細い
場合には、イオン注入での工程上の問題から、溝の底面
のみのイオン注入を行うことが難しく、どうしても、溝
の側壁にも、基板と同導電型の不純物が注入されてしま
うことになる。溝の側壁でのこのように不純物が注入さ
れた領域は、チャネルストッパ領域と同様に作用し、こ
の領域とMOSトランジスタのソース領域やドレイン領
域が接近しているため、サブスレッショルド特性の悪化
をもたらす。さらに、溝形状の部分へのイオン注入は、
シミュレーションなどによる評価が難しいという問題点
もある。
【0009】本発明の目的は、微細化を推し進めた場合
であっても、寄生チャネルの影響なく素子分離を十分に
行え、かつ、サブスレッショルド特性も悪化しない半導
体装置とその製造方法を提供することにある。
【0010】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面から所定の深さの位置に帯状に形成さ
れた前記半導体基板と同一導電型で前記半導体基板より
高濃度の不純物層と、前記半導体基板の表面から前記不
純物層に向けて、少なくとも一部が前記不純物層まで届
くように形成された分離溝とを有する。
【0011】本発明の半導体装置においては、不純物層
はイオン注入によって形成することが好ましい。また、
不純物層は、少なくとも分離溝で囲まれた領域(素子形
成領域)において、一定の深さの位置に濃度ピークを有
するように一様に形成されていることが好ましい。一定
の深さの深さとは、典型的には、導入された不純物によ
りMOSトランジスタのサブスレッショルド特性が劣化
することがない深さであり、所定の不純物濃度とは、不
純物層がチャネルストッパとして機能するような濃度、
典型的には、溝と半導体基板との界面に反転層を生じさ
せない濃度である。
【0012】本発明の半導体装置の製造方法は、半導体
基板の一主面側から前記半導体基板の内部に前記半導体
基板と同一導電型の不純物をイオン注入する工程と、前
記イオン注入の後に、前記主面側から素子形成領域を囲
むように前記半導体基板に溝を形成する工程とを有し、
前記溝の深さは、前記イオン注入によって形成された不
純物層において前記不純物の濃度が所定の濃度となる深
さ以上の深さである。
【0013】本発明の半導体装置の製造方法において
は、半導体基板の一主面に第1の絶縁膜を形成する工程
と、イオン注入された不純物を活性化するために熱処理
を行う工程と、溝の露出面に第2の絶縁膜を形成する工
程とを備え、第1の絶縁膜を介してイオン注入が行われ
るようにすることが好ましい。その場合、溝は、第1の
絶縁膜を選択的に除去してから異方性エッチングを行う
ことにより形成できる。さらに、第2の絶縁膜の形成
後、溝の内部及び主面上に多結晶シリコン層を形成する
工程と、多結晶シリコン層をエッチバックして溝の内部
のみに多結晶シリコンを残存させる工程とを設け、エッ
チバックを行った後にMOSトランジスタを形成するこ
とが好ましい。イオン注入時の注入エネルギーは、深さ
方向の不純物分布によってMOSトランジスタのサブス
レッショルド特性が劣化することがないように制御する
ことが好ましい。また、所定の濃度は、イオン注入によ
って形成される層がチャネルストッパとして機能するよ
うな濃度であり、具体的には、溝と半導体基板との界面
に反転層を生じさせない濃度とすることが好ましい。
【0014】本発明では、シリコン基板などの半導体基
板の内部の一定の深さのところにイオン注入などにより
チャネルストッパ領域となる層を予め形成し、その後、
素子分離領域を構成する溝(トレンチ)を形成する。そ
の結果、チャネルストッパ領域の形成時には溝が存在し
ていないので、チャネルストッパでの不純物濃度を十分
に高めることができる。また、溝の側壁へのイオン注入
に伴うサブスレッショルド特性の悪化が起こらず、イオ
ン注入のシミュレーションも簡単に行うことができるよ
うになる。
【0015】本発明の構成の場合、MOSトランジスタ
のチャネル領域の下方にもチャネルストッパが存在する
ことになるが、イオン注入のエネルギーなどを制御する
ことにより、チャネル領域とチャネルストッパとを十分
に離すことが可能であり、したがって、サブスレッショ
ルド特性が悪化することを十分に予防できる。
【0016】
【発明の実施の形態】次に、本発明の実施の好ましい形
態について、図面を参照して説明する。ここでは、p型
シリコン基板に、トレンチによって素子分離されたnチ
ャネルMOSトランジスタを形成する場合について説明
する。図1(a)〜(d)、図2(a)〜(d)、図3(a)〜(d)及び
図4(a)〜(c)は、本発明の実施の一形態の半導体装置の
製造方法を順を追って説明する断面図である。
【0017】本実施の形態の半導体装置は、p型シリコ
ン基板の一方の主面(以下、単に表面という)にLDD
(Lightly Doped Drain)構造のnチャネルMOSトラン
ジスタが形成された構造のものであり、このnチャネル
MOSトランジスタを囲むように素子分離領域が設けら
れ、素子分離領域には溝部(トレンチ)が形成され、こ
の溝部によってMOSトランジスタの素子分離が行われ
ている。「従来の技術」の欄でも述べたように、溝部の
底部に接するようにチャネルストッパ領域を設ける必要
があるが、本実施の形態の半導体装置では、溝部の底部
だけでなく、MOSトランジスタのチャネル領域の下方
にあたる位置にもチャネルストッパ領域が設けられてい
る。具体的には、p型シリコン基板の内部であって、p
型シリコン基板の表面から一定の深さのところに、一様
に、チャネルストッパ領域となるべきp-層が形成され
ている。このp-層は、溝部を形成する前に基板に対し
てイオン注入を行うことによって形成される。溝部の底
面はp-層にまで達しており、これにより、p-層が、素
子分離用の溝部に対するチャネルストッパ領域として作
用することになる。なお、この半導体装置においては、
MOSトランジスタのチャネル領域の下方にもチャネル
ストッパ領域が存在することから、サブスレッショルド
特性を悪化させないように、チャネルストッパ領域の深
さやチャネルストッパ領域における不純物の深さ方向の
分布を適切に制御する必要がある。この深さや不純物分
布については後述する。
【0018】この半導体装置の製造工程について、詳細
に説明する。
【0019】まず、図1(a)に示すように、表面に薄い
酸化膜2が形成されたp型シリコン基板1に対し、その
酸化膜2を介してボロン(B)イオン3を全面にイオン注
入し、p型シリコン基板1の表面からほぼ一定の深さの
ところに、チャネルストッパ領域となるp-層4を形成
する。このとき、ボロンイオン3の注入エネルギーを制
御して、このp-層4の形成深さを制御し、できあがる
MOSトランジスタのサブスレッショルド特性を制御す
るようにする。詳細については後述する。その後、酸化
膜2を除去する。図1(b)は、イオン注入が終了し酸化
膜2が除去された状態を示している。
【0020】次に、p型シリコン基板1の表面の全面に
酸化シリコンなどで構成した薄い絶縁膜5を形成し、絶
縁膜5上にフォトレジスト層6を設け、フォトリゾグラ
フィ技術を用いて、素子分離領域となる部分(トレンチ
を形成する部分)だけ、図1(c)に示すようにフォトレ
ジストを除去する。なお、本実施の形態では、図1(b)
にしめすようにp型シリコン基板1の表面の酸化膜2を
除去してから、図1(c)に示すように絶縁膜5をp型シ
リコン基板1の表面に改めて形成しているが、酸化膜2
を除去せずに、この酸化膜2をそのまま絶縁膜5として
用いてもよい。
【0021】次に、フォトレジスト層6をマスクとして
絶縁膜5をエッチングすることにより、素子分離領域と
なる部分のみ、絶縁膜5を除去する。そして、残存して
いるフォトレジストを全て除去し、上述したようにパタ
ーニングされている絶縁膜5をマスクとして、例えば、
異方性イオンエッチングなどによりp型シリコン基板1
をエッチングし、図1(d)に示すように、素子分離領域
となる部分に溝部7を形成する。溝部7は、素子形成領
域(MOSトランジスタが形成される領域)を囲むよう
に、例えば、ロの字型の平面形状で設けられる。エッチ
ングの条件は、溝部7の底面の位置が少なくともp-
4に達するように、具体的には、ボロン濃度が所定の濃
度となる深さよりも深い位置に達するように、設定され
る。この所定の濃度は、チャネルストッパとして有効に
作用するようなボロン濃度として定められる。溝部7を
形成したら、p型シリコン基板1上の絶縁膜5上、及び
溝部7の底面及び側面に、窒化シリコンからなる窒化膜
8を例えばCVD法によって堆積する。この窒化膜8
は、トレンチ分離での素子分離用絶縁物となるものであ
るから、特に溝部7の内部において、ピンホールなどが
生じないように形成する。さらに、窒化膜8上に、溝部
7を充填するとともにp型シリコン基板1の表面全体を
覆うように、比較的厚い多結晶シリコン(ポリシリコ
ン)層9を形成する。多結晶シリコン層9が形成された
状態を図2(a)に示す。
【0022】次に、溝部7以外では窒化膜8が露出する
ように、多結晶シリコン層9をエッチバックする。溝部
7の内部では、多結晶シリコンが残存するようにする。
具体的には、図2(b)に示すように、溝部7では、窒化
膜8の下の絶縁膜5の断面位置とほぼ同じレベルの位置
に多結晶シリコンの表面が位置するようにする。次に、
熱酸化法により、図2(c)に示すように、溝部7内部の
多結晶シリコンの表面に熱酸化膜10を形成する。そし
て、図2(d)に示すように、窒化膜8をエッチングして
溝部7以外の部分にある窒化膜8を除去し、さらに、絶
縁膜5を除去し、溝部7以外でp型シリコン基板1の表
面を露出させる。
【0023】続いて、このように露出させた表面の全面
にゲート酸化膜11を形成し、このゲート酸化膜11上
に、多結晶シリコン層12を形成する。多結晶シリコン
層12の上には、ゲート電極を形成すべき位置にのみ、
フォトリソグラフィ法によってフォトレジスト層13を
形成する。この状態を図3(a)に示す。このフォトレジ
スト層13をマスクとして多結晶シリコン層12のエッ
チングを行い、ゲート電極12aを形成する。
【0024】ゲート電極12aが形成されたら、今度
は、このゲート電極12をマスクとして、LDD領域形
成のために、図3(b)に示すように、リン(P)イオン1
4をイオン注入し、ゲート電極12の下の部分を除い
て、p型シリコン基板1の最表面にn-層15を形成す
る。リンのイオン注入の後、図3(c)に示すように表面
の全面に酸化膜16を形成し、この酸化膜16をエッチ
バックすることにより、図3(d)に示すように、ゲート
電極12aの側面部分に、サイドウォール16aを形成
する。
【0025】次に、全面に比較的薄い酸化膜17を形成
し、図4(a)に示すように、この酸化膜17を介し、ゲ
ート電極12aとサイドウォール16aをマスクとし
て、ヒ素(As)イオン18をp型シリコン基板1にイオ
ン注入し、ドレイン領域及びソース領域を構成するn+
層19を形成する。その後、図4(b)に示すように、酸
化膜17上の全面に層間絶縁膜20を形成し、さらに、
層間絶縁膜20上にフォトレジスト層21を設け、電極
形成位置のフォトレジストを除去されるようにフォトレ
ジスト層21のパターニングを行う。最後に、図4(c)
に示すように、パターニングされたフォトレジスト層2
1をマスクとして層間絶縁膜20及び酸化膜17のエッ
チングを行ってドレイン電極及びソース電極用の開口を
設け、アルミニウムあるいは多結晶シリコンなどからな
る電極22を設ける。電極22は、ソース領域、ドレイ
ン領域のぞれぞれに設けられ、対応するn+層19とオ
ーミック接合を形成している。
【0026】以上のようにして、本実施の形態の半導体
装置が完成する。なお、上述の工程においては、例えば
熱酸化によって絶縁膜5を形成するものとすると、この
際の熱処理によって、p-層4として導入されたボロン
の活性化や拡散も行われる。具体的には、溝部7の底面
の位置でのボロン濃度が、溝部7とp型シリコン基板1
との界面に反転層が生じないようなボロン濃度になるよ
うな拡散条件での熱処理が行われるようにする。絶縁膜
5を形成する際に熱酸化を用いないものとしても、熱酸
化膜10の形成の際の熱処理によって、ボロンの活性化
や拡散が行われる。以上の説明では、n-層15やn+
19の活性化については特に触れていないが、当然のこ
とながら、これら層の活性化の工程も実施されている。
【0027】次に、チャネルストッパ領域となるp-
4について説明する。本実施の形態半導体装置では、p
型シリコン基板1の全面に対し、ある一定の深さのとこ
ろに不純物濃度のピークが位置するようにボロンイオン
を打ち込み、p-層4としている。イオン注入を用いて
いるので、ピーク深さ(イオン注入したボロンの濃度が
最大となる深さ)を中心にして深さ方向にある広がりを
もって分布する。ここでイオン注入するボロン量を増や
し、ピーク深さでのボロン濃度を高めると、不純物分布
の裾にあたる部分での濃度も増加する。この半導体装置
では、MOSトランジスタのチャネル領域の真下の位置
にもp-層4が存在するため、ピーク深さでのボロン濃
度を高くしすぎると、チャネル領域近傍でのボロン濃度
も高くなり、結果としてMOSトランジスタのサブスレ
ッショルド係数が大きくなって、サブスレッショルド特
性が悪化する。
【0028】図5(a)は、以上のような観点からボロン
濃度の最適値を説明する図である。チャネルストッパの
ボロン濃度(例えばピーク深さでのボロン濃度)と、素
子間分離耐圧及びサブスレッショルド係数との関係を模
式的に示している。ここではピーク深さは一定であると
している。ボロン濃度を高めるほど素子間分離耐圧は高
まる。一方、サブスレッショルド係数は、ボロン濃度が
ある値以下ではほぼ一定であるが、ボロン濃度がこの値
を上回ると、急速に大きくなる。したがって、本実施の
形態では、所望の分離耐圧が得られるボロン濃度以上で
あって、サブスレッショルド係数が立ち上がるボロン濃
度以下のボロン濃度がイオン注入での適正なボロン濃度
となる。
【0029】図5(b)は、ボロン濃度が適正であるとき
の、MOSトランジスタの動作に伴う空乏層30とp-
層4との関係を示す図である。ハッチング(斜線)が付
された破線ではさまれた領域は、サブスレッショルド特
性を劣化させてしまうようなボロン濃度(例えば図5
(a)でサブスレッショルド係数が立ち上がる点のボロン
濃度)の領域である。図5(b)の場合では、サブスレッ
ショルド特性を劣化させてしまうようなボロン濃度の領
域が空乏層30から十分に離れているため、MOSトラ
ンジスタのサブスレッショルド特性が劣化することがな
い。なお、溝部7の底面は、サブスレッショルド特性が
劣化するようなボロン濃度の領域であって、所望の素子
間分離耐圧を実現できるようなボロン濃度の位置(この
ようなボロン濃度の位置は不純物分布の両側に考えられ
るが、ここでは、p型シリコン基板1の表面に近い側の
位置)か、それよりも深い位置に達している。ここで溝
部7の底面の位置とは、p型シリコン基板1をエッチン
グしてその溝部7を形成する際に、p型シリコン基板1
のエッチング表面のうちエッチングされていない表面か
らの距離が最大(最深)である点の位置のことである。
【0030】図5(c)は、ボロン濃度が高すぎる場合に
おける空乏層30とp-層4との関係を示す図である。
ボロン濃度が高すぎるため、サブスレッショルド特性を
劣化させるようなボロン濃度の領域がp型シリコン基板
1の表面近くまで広がっており、この領域内に空乏層3
0の一部がかかっている。その結果、MOSトランジス
タのサブスレッショルド特性が劣化する。
【0031】次に、p-層4の深さについて検討する。
図6(a)は、基板表面からチャネルストッパ領域である
層4までの距離dと、サブスレッショルド係数Sと
関係を示すグラフである。ここでは、ボロンのドーズ量
は一定であり、注入エネルギーを変えることによってピ
ーク深さを制御し、距離dを変化させているものとす
る。距離dが小さいほどサブスレッショルド係数Sは大
きくなり、サブスレッショルド特性が悪化するが、距離
dがある値より大きい場合には、サブスレッショルド係
数はほぼ一定となっている。ここで距離dは、図6(b)
に示すように、p型シリコン基板1の表面からイオン注
入されたボロンの濃度がある所定の値以上の領域(図
示、ハッチングが付された破線ではさまれた領域)まで
距離とする。図6(c)はイオンの注入エネルギーが小さ
くて距離dが小さすぎる場合の空乏層30とp-層4と
の関係を示している。この場合は、チャネルストッパが
浅いので溝部7も浅く形成することができるが、空乏層
30が形成される領域でのボロン濃度が高く、サブスレ
ッショルド特性が劣化する。
【0032】図7は、p型シリコン基板に対するボロン
の注入エネルギーと、注入されたボロンの濃度が最大に
なる深さ(ピーク深さ)との関係をシミュレーションに
よって求めた結果を示している。図示するように、注入
エネルギーを変えることによってピーク深さをかなり広
範に変化させることができ、所望の深さのところにチャ
ネルストッパ領域となるp-層を形成することができ
る。
【0033】以下、具体例を挙げて、ボロンのドーズ量
や溝部(トレンチ溝)の深さの決定方法について説明す
る。
【0034】図8は、p型シリコン基板にボロンをドー
ズ量1×1013cm-2、注入エネルギー100keVで
イオン注入した場合のボロンの深さ方向分布(デプスプ
ロファイル)をシミュレーションによって求めた結果を
示している。p型シリコン基板1には、そもそも1×1
15cm-3の濃度でボロンが含まれているものとする。
この注入条件では、ピーク深さは0.32μmとなり、
ピーク深さでのボロン濃度(ピーク濃度)は6×1017
cm-3となる。そして、ピーク濃度の6割(3.6×1
17cm-3)以上の濃度の領域は、深さが0.25〜0.
36μmの範囲となる。もし、深さ0.25μmの位置
に3.6×1017cm-3の濃度でボロンが存在していて
もサブスレッショルド特性に影響を及ぼさないとすれ
ば、ドーズ量1×1013cm-2、注入エネルギー100
keVでボロンをイオン注入するとともに、深さが0.
32μmとなるように溝部を開口すればよいことにな
る。
【0035】もし、形成するMOSトランジスタが、基
板表面から深さ0.25μmの位置に3.6×1017cm
-3の濃度でボロンが存在するとサブスレッショルド特性
に影響が及ぼされるようなものである場合には、第2ス
レッショルド電圧VT2を持つ程度にボロンのドーズ量を
下げるか、あるいは、イオン注入時のエネルギーを高め
てサブスレッショルド特性が劣化しない深さにボロンを
注入し、かつ、それにあわせて溝部7も深く開口するす
ればよい。
【0036】以上、本発明の実施の一形態を説明した
が、本発明は上述した形態のものに限定されるものでは
ない。例えば、n型シリコン基板にpチャネルMOSト
ランジスタを形成する場合であれば、溝部の形成の前
に、n型不純物として例えばヒ素(As)を基板にイオン
注入して、n型シリコン基板の一定の深さのところに一
様に、チャネルストッパ領域となるn-層を形成するよ
うにすればよい。
【0037】
【発明の効果】以上説明したように本発明は、シリコン
基板などの半導体基板の内部の一定の深さのところにイ
オン注入などによりチャネルストッパ領域となる層を予
め形成し、その後、素子分離領域を構成する溝(トレン
チ)を形成することにより、チャネルストッパ領域の形
成時には溝が存在していないので、素子が微細化した場
合であっても、サブスレッショルド特性を劣化させるこ
となく素子分離特性を向上させることができるという効
果がある。
【図面の簡単な説明】
【図1】本発明の実施の一形態の半導体装置の製造工程
を示す断面図である。
【図2】本発明の実施の一形態の半導体装置の製造工程
を示す断面図であって、図1に示した工程に引き続く工
程を示すものである。
【図3】本発明の実施の一形態の半導体装置の製造工程
を示す断面図であって、図2に示した工程に引き続く工
程を示すものである。
【図4】本発明の実施の一形態の半導体装置の製造工程
を示す断面図であって、図3に示した工程に引き続く工
程を示すものである。
【図5】(a)はチャネルストッパのボロン濃度と素子間
分離耐圧及びサブスレッショルド係数との関係を模式的
に示すグラフであり、(b),(c)は空乏層とp-層との関係
を模式的に示す断面図である。
【図6】(a)は基板表面からp層までの距離dとサブス
レッショルド係数Sと関係を示すグラフであり、(b)は
距離dを説明する断面図であり、(c)は距離dが小さす
ぎるときの空乏層とp-層との関係を模式的に示す断面
図である。
【図7】ボロンの注入エネルギーとピーク深さとの関係
を示すグラフである。
【図8】イオン注入されたボロンの深さ方向分布の一例
を示す図である。
【図9】(a)〜(c)は、従来の半導体装置の製造工程を示
す断面図である。
【図10】(a)〜(c)は、従来の半導体装置の製造工程を
示す断面図であって、図9に示す工程に引き続く構成を
示すものである。
【符号の説明】
1 p型シリコン基板 2,16,17 酸化膜 3 ボロンイオン 4 p-層 5 絶縁膜 6,13,21 フォトレジスト層 7 溝部 8 窒化膜 9,12 多結晶シリコン層 10 熱酸化膜 11 ゲート酸化膜 12a ゲート電極 14 リンイオン 15 n-層 16a サイドウォール 18 ヒ素イオン 19 n+層 20 層間絶縁膜 22 電極

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板の表面から所定の深さの位置
    に帯状に形成された前記半導体基板と同一導電型で前記
    半導体基板より高濃度の不純物層と、前記半導体基板の
    表面から前記不純物層に向けて、少なくとも一部が前記
    不純物層まで届くように形成された分離溝とを有するこ
    とを特徴とする半導体装置。
  2. 【請求項2】 前記不純物層が前記同一導電型の不純物
    のイオン注入によって形成された層である請求項1に記
    載の半導体装置。
  3. 【請求項3】 前記不純物層が、前記一定の深さの位置
    に濃度ピークを有するように一様に形成されている請求
    項1または2に記載の半導体装置。
  4. 【請求項4】 不純物濃度が、前記分離溝と前記半導体
    基板との界面に反転層を生じさせない濃度である、請求
    項1に記載の半導体装置。
  5. 【請求項5】 前記不純物層の一定の深さが、前記分離
    溝で囲まれた半導体基板上に形成された少なくとも1つ
    のMOSトランジスタのサブスレッショルド特性が劣化
    することがない深さである、請求項1乃至4いずれか1
    項に記載の半導体装置。
  6. 【請求項6】 半導体基板の一主面側から前記半導体基
    板の内部に前記半導体基板と同一導電型の不純物をイオ
    ン注入する工程と、前記イオン注入の後に、前記主面側
    から素子形成領域を囲むように前記半導体基板に溝を形
    成する工程とを有し、 前記溝の深さは、前記イオン注入によって形成された不
    純物層において前記不純物の濃度が所定の濃度となる深
    さ以上の深さであることを特徴とする半導体装置の製造
    方法。
  7. 【請求項7】 所定の導電型の半導体基板上に少なくと
    も1つのMOSトランジスタを有する半導体装置の製造
    方法において、 前記半導体基板の一主面に第1の絶縁膜を形成する工程
    と、前記第1の絶縁膜を介して前記半導体基板の内部に
    前記所定の導電型の不純物をイオン注入する工程と、前
    記イオン注入の後に、前記主面側から素子形成領域を囲
    むように前記半導体基板に溝を形成する工程と、前記イ
    オン注入された不純物を活性化するために熱処理を行う
    工程と、前記溝の露出面に第2の絶縁膜を形成する工程
    と、前記素子形成領域にMOSトランジスタを形成する
    工程とを有し、 前記溝の深さは、前記イオン注入によって形成された不
    純物層において前記不純物の濃度が所定の濃度となる深
    さ以上の深さであることを特徴とする半導体装置の製造
    方法。
  8. 【請求項8】 前記第1の絶縁膜を選択的に除去してか
    ら異方性エッチングを行うことにより前記溝が形成され
    る請求項6または7に記載の半導体装置の製造方法。
  9. 【請求項9】 前記第2の絶縁膜の形成後、前記溝の内
    部及び前記主面上に多結晶シリコン層を形成する工程
    と、前記多結晶シリコン層をエッチバックして前記溝の
    内部のみに多結晶シリコンを残存させる工程とを有し、
    前記エッチバックを行った後に前記MOSトランジスタ
    を形成する請求項6または7に記載の半導体装置の製造
    方法。
  10. 【請求項10】 深さ方向の不純物分布によって前記M
    OSトランジスタのサブスレッショルド特性が劣化する
    ことがないように、前記所定の導電型の不純物をイオン
    注入する際の注入エネルギーを制御する、請求項6また
    は7に記載の半導体装置の製造方法。
  11. 【請求項11】 前記所定の濃度が、前記溝と前記半導
    体基板との界面に反転層を生じさせない濃度である、請
    求項6または7に記載の半導体装置の製造方法。
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